JP2007053124A - 半導体装置 - Google Patents

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Abstract

【課題】 半導体装置に形成した容量素子のＱ値を向上させる。
【解決手段】 同一の半導体基板４１上に電力増幅回路用のＬＤＭＯＳＦＥＴと、整合回路用の容量素子６６ａ，６６ｂとを形成する。両方の電極がグランド電位以外に接続されるべき容量素子６６ａは、下部電極６７ａをプラグ７３を介して下部電極６７ａよりも上層の配線８１に接続する。一方の電極がグランド電位以外に接続され、他方の電極がグランド電位に接続されるべき容量素子６６ｂは、下部電極６７ｂを下部電極６７ｂの直下のプラグ６３ｂを介して、ｐ＋型半導体領域５６ｂに接続し、更にｐ型打抜き層５５ｂを介して半導体基板４１に接続する。裏面電極９７からグランド電位が供給される。下部電極６７ａ，６７ｂはタングステン膜からなり、配線８１はアルミニウム配線からなる。
【選択図】 図４

Description

本発明は、半導体装置に関し、特に、同じ半導体基板上に電力増幅回路用のＭＩＳＦＥＴと整合回路用の容量素子とを形成した半導体装置に適用して有効な技術に関する。
一般に、移動体通信装置（いわゆる携帯電話）は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給するＲＦパワーモジュール、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成されている。
移動体通信装置の小型化の要求に伴い、それに用いられるＲＦパワーモジュールの小型化も要求されている。ＲＦパワーモジュールは、電界効果トランジスタなどの能動素子を半導体チップで構成し、受動素子を半導体チップとは別にチップ部品として構成し、これら半導体チップとチップ部品を配線基板上に搭載して形成することができる。しかしながら、このような外付け部品を多数使用するモジュールは小型化が難しく、移動体通信装置の小型化への要求に対応することができない。
そこで、１つの半導体チップ内に能動素子と受動素子とを形成したＭＭＩＣをＲＦパワーモジュールに用いることが検討されている。
特開２００４−２２１３１７号公報（特許文献１）には、同じ半導体基板上に能動素子と受動素子を一体に形成したＭＭＩＣに関する技術が記載されている。
特開２００４−２２１３１７号公報
本発明者の検討によれば、次のことが分かった。
ＲＦパワーモジュールの電力増幅回路は、ＬＤＭＯＳＦＥＴのような増幅素子と、整合回路用の受動素子を有しており、整合回路用の受動素子は容量素子やインダクタ素子などからなる。ＲＦパワーモジュールのような製品の寸法（モジュールサイズ）を縮小するためには、増幅素子を形成した半導体チップ内に整合回路を構成する受動素子も形成することが要求される。
この整合回路用の容量素子には、一方の電極をグランド電位に接続するものと、両方の電極をグランド電位以外に接続するものとがある。チップ部品の数を減らしてモジュールサイズを縮小するためには、これら接続関係が異なる２つの種類の容量素子を同じ半導体チップ内に形成することが望ましい。
しかしながら、増幅素子を形成した半導体チップ内に整合回路用の容量素子を形成したとしても、半導体チップ内に形成された容量素子のＱ値が低いと、ＲＦパワーモジュールの電力付加効率が低下してしまう。このため、半導体チップ内に形成したＭＩＭ型の容量素子においても、チップコンデンサ並みのＱ値を確保することが求められる。従って、増幅素子を形成した半導体チップ内に整合回路用の容量素子を形成する場合には、容量素子の接続関係やＱ値を総合的に勘案した設計が必要となる。
本発明の目的は、半導体装置に形成した容量素子のＱ値を向上できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
本発明は、半導体基板の主面に電力増幅用のＭＩＳＦＥＴが形成され、前記半導体基板上にそれぞれ下部電極と前記下部電極上の容量絶縁膜と前記容量絶縁膜上の上部電極とを有する整合回路用の複数の容量素子が形成され、前記複数の容量素子のうち、２つの電極の両方がグランド電位以外に接続されるべき容量素子の下部電極は、その下部電極よりも上層の配線に電気的に接続され、２つの電極の一方がグランド電位に接続されるべき容量素子の下部電極は、その下部電極よりも上層の配線を介さないで前記半導体基板に電気的に接続されているものである。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
半導体装置に形成した容量素子のＱ値を向上することができる。
また、半導体装置の性能を向上することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
本実施の形態は、例えばＷ−ＣＤＭＡ（Wideband Code Division Multiple Access）方式またはＧＳＭ方式などのネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信装置）に使用されるＲＦ（Radio Frequency）パワーモジュール（高周波電力増幅モジュール）などに搭載（使用）される半導体装置（半導体チップ）である。
図１は、本実施の形態のＲＦパワーモジュール（電力増幅モジュール、ＨＰＡ（High Power Amplifier）、パワーアンプモジュール、高周波電力増幅モジュール、電力増幅器モジュール、高周波電力増幅装置、電子装置）１を構成する増幅回路（電力増幅回路）の回路ブロック図を示している。
図１に示されるように、ＲＦパワーモジュール１の回路構成は、２つの増幅段（増幅回路、増幅器、電力増幅回路）１０２Ａ１，１０２Ａ２からなる電力増幅回路と、この電力増幅回路の整合回路１０４，１０６，１０７と、増幅段１０２Ａ１，１０２Ａ２の増幅動作の制御や補佐などを行う制御回路（周辺回路）１０８とを有している。整合回路（入力整合回路）１０４は、入力端子（ＲＦ信号入力端子）１０３と前段の増幅段１０２Ａ１との間に設けられた入力用の整合回路であり、整合回路（出力整合回路）１０６は、出力端子（ＲＦ信号出力端子）１０５と後段の増幅段１０２Ａ２の間に設けられた出力用の整合回路である。整合回路（段間整合回路）１０７は、増幅段１０２Ａ１と増幅段１０２Ａ２との間に設けられた段間用の整合回路である。各整合回路１０４，１０６，１０７はインピーダンスの整合などを行う回路である。また、本実施の形態では、２段の増幅段１０２Ａ１，１０２Ａ２が接続（多段接続、多段階接続）されて電力増幅回路が形成されているが、他の形態として、３段またはそれ以上の増幅段を接続（多段接続、多段階接続）して電力増幅回路を形成することもでき、この場合、段間用の整合回路（１０７）が各増幅段の間に配置される。
制御回路１０８は、入力端子１０３などから制御信号を入力し、入力した制御信号に基づいて、各増幅段１０２Ａ１，１０２Ａ２を制御するように構成されており、例えば、各増幅段１０２Ａ１，１０２Ａ２に印加する所望の電圧（例えば電源電圧）を発生する回路（電源回路、電源制御回路）や、増幅段１０２Ａ１，１０２Ａ２にバイアス電圧を印加するバイアス回路などを有している。制御回路１０８は、例えばＭＩＳＦＥＴ素子（能動素子）および受動素子などから構成されている。
図１の回路のうち、同じ半導体装置２内に（すなわち半導体装置２を構成する半導体基板に）形成される部分を、点線で囲んで示してある。増幅段１０２Ａ１，１０２Ａ２は、それぞれ、半導体装置２内に形成されたＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、ここではＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)により形成されている。このため、ＲＦパワーモジュール１（半導体装置２）の電力増幅回路は、複数のＬＤＭＯＳＦＥＴ（ここでは増幅段１０２Ａ１を構成するｎチャネル型ＬＤＭＯＳＦＥＴと増幅段１０２Ａ２を構成するｎチャネル型ＬＤＭＯＳＦＥＴ）が従属接続（多段接続、多段階接続）した回路構成となっている。
図１では、各整合回路１０４，１０６，１０７を構成するための受動素子が、一点鎖線で囲まれて示されている。図１に示されるように、各整合回路１０４，１０６，１０７は受動素子、ここでは容量素子Ｃｐ１〜Ｃｐ９、インダクタ素子Ｉｄ１，Ｉｄ２およびマイクロストリップラインＭＳＬ１，ＭＳＬ２により構成されているが、整合回路（入力整合回路）１０４と、整合回路（出力整合回路）１０６の一部と、整合回路（段間整合回路）１０７の一部は、半導体装置２内に形成されている。すなわち、整合回路１０４を構成する容量素子Ｃｐ１，Ｃｐ２，Ｃｐ３およびインダクタ素子Ｉｄ１、整合回路１０６の一部を構成する容量素子Ｃｐ４，Ｃｐ５、および整合回路１０７の一部を構成する容量素子Ｃｐ６が、半導体装置２内に形成されている。このうち、容量素子Ｃｐ１〜Ｃｐ６は、半導体装置２内に（すなわち半導体装置２を構成する半導体基板上に）形成されたＭＩＭ（Metal Insulator Metal）型の容量素子（後述する容量素子６６ａ，６６ｂに対応）により形成されている。
また、制御回路１０８のうちの一部または全部も、半導体装置２に形成されている。また、図１の回路のうち、半導体装置２内に形成されない部分、例えば、整合回路１０６の他の一部を構成する容量素子Ｃｐ７，Ｃｐ８、インダクタ素子Ｉｄ２およびマイクロストリップラインＭＳＬ１と、整合回路１０７の他の一部を構成する容量素子Ｃｐ９およびマイクロストリップラインＭＳＬ２は、半導体装置２の外部、例えば後述する受動部品５や配線基板４のマイクロストリップラインにより形成される。
ＲＦパワーモジュール１の入力端子１０３に入力されたＲＦ入力信号（ＲＦ送信信号）は、半導体装置２に入力され、入力用の整合回路１０４を経て半導体装置内の２つの増幅段１０２Ａ１，１０２Ａ２で増幅されて半導体装置から出力され、出力用の整合回路１０８を経て出力端子１０５からＲＦ出力信号（増幅されたＲＦ送信信号）として出力される。なお、段間用の整合回路１０７が半導体装置外部の受動部品により形成されている場合は、半導体装置２に入力されて増幅段１０２Ａ１で増幅されたＲＦ信号は、半導体装置２から一旦出力されて整合回路１０７を経て再度半導体装置２に入力され、次は増幅段１０２Ａ２で増幅されてから半導体装置２から出力される。
図２は、本実施の形態のＲＦパワーモジュール１の構造を示す概念的な断面図（側面断面図）である。
図２に示される本実施の形態のＲＦパワーモジュール１は、配線基板（モジュール基板）４と、配線基板４上に搭載（実装）された半導体装置（半導体チップ）２と、配線基板４上に搭載（実装）された受動部品（受動素子、チップ部品）５と、半導体装置２および受動部品５を含む配線基板４の上面４ａを覆う封止樹脂（封止樹脂部）６とを有している。半導体装置２および受動部品５の各電極は、配線基板４の導体層に電気的に接続されている。また、ＲＦパワーモジュール１は、例えば図示しない外部回路基板またはマザーボードなどに実装することもできる。
配線基板４は、例えば、複数の絶縁体層（誘電体層）１１と、複数の導体層または配線層（図示せず）とを積層して一体化した多層基板（多層配線基板）である。図２では、４つの絶縁体層１１が積層されて配線基板４が形成されているが、積層される絶縁体層１１の数はこれに限定されるものではなく種々変更可能である。配線基板４の絶縁体層１１を形成する材料としては、例えばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板４はセラミック多層基板である。配線基板４の絶縁体層１１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、例えばガラスエポキシ樹脂などを用いても良い。
配線基板４の上面（表面、主面）４ａ上と下面（裏面、主面）４ｂ上と絶縁体層１１間とには、配線形成用の導体層（配線層、配線パターン、導体パターン）が形成されている。配線基板４の最上層の導体層によって、配線基板４の上面４ａに導電体からなる基板側端子（端子、電極、伝送線路、配線パターン、ストリップライン）１２が形成され、配線基板４の最下層の導体層によって、配線基板４の下面４ｂに導電体からなる外部接続端子（端子、電極、モジュール電極）１３が形成されている。外部接続端子１３は、例えば、図１における入力端子１０３や出力端子１０５などに対応するものである。配線基板４の内部、すなわち絶縁体層１１の間にも導体層（配線層、配線パターン、導体パターン）が形成されているが、図２では簡略化のために図示を省略している。また、配線基板４の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（例えば配線基板４の下面４ｂの基準電位供給用端子１３ａなど）は、絶縁体層１１の配線形成面の大半の領域を覆うような矩形パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。また、上記マイクロストリップラインＭＳＬ１，ＭＳＬ２は、配線基板４の導体層のパターン（配線パターン）により形成されている。
配線基板４を構成する各導体層（配線層）は、必要に応じて絶縁体層１１に形成されたビアホール（スルーホール）１４内の導体または導体膜を通じて電気的に接続されている。従って、配線基板４の上面４ａの基板側端子１２は、必要に応じて配線基板４の上面４ａおよび／または内部の配線層（絶縁体層１１間の配線層）やビアホール１４内の導体膜などを介して、配線基板４の下面４ｂの外部接続端子１３に電気的に接続されている。なお、ビアホール１４のうち、半導体装置２の下方に設けられたビアホール１４ａは、半導体装置２で生じた熱を配線基板４の下面４ｂ側に伝導させるためのサーマルビアとして機能することもできる。
半導体装置２は、図１の回路ブロック図において半導体装置２を示す点線で囲まれた回路構成に対応する回路（半導体集積回路）が形成された半導体装置（半導体チップ）である。従って、半導体装置２内（または表層部分）には、増幅段１０２Ａ１，１０２Ａ２を構成するＬＤＭＯＳＦＥＴ素子と、整合回路１０４，１０６，１０７を構成する受動素子の一部、例えば容量素子Ｃｐ１〜Ｃｐ６およびインダクタ素子Ｉｄ１と、制御回路１０８を構成する半導体素子などを含む半導体集積回路が形成されている。半導体装置２は、例えば、単結晶シリコンなどからなる半導体基板（半導体ウエハ）に半導体集積回路を形成した後、必要に応じて半導体基板の裏面研削を行ってから、ダイシングなどにより半導体基板を各半導体装置２に分離したものである。
図２に示されるように、半導体装置２は配線基板４の上面４ａの導体層１５に、例えば半田などの接合材（接着材）１６によりフェイスアップでダイボンディングされている。接合材１６には、半田の代わりに銀ペーストなどを用いることもできる。半導体装置２の表面に形成された複数の電極（ボンディングパッド、パッド電極、表面電極）２ａは、複数のボンディングワイヤ８を介して配線基板４の上面４ａの複数の基板側端子１２に電気的に接続されている。また、半導体チップ２の裏面には裏面電極２ｂが形成されており、この半導体チップ２の裏面電極２ｂは、配線基板４の上面４ａの導体層１５に半田などの接合材１６により接続（接合）され、更にビアホール１４内の導体膜などを介して、配線基板４の下面４ｂの基準電位供給用端子１３ａに電気的に接続されている。これにより、基準電位供給用端子１３ａから供給された基準電位、例えばグランド電位（接地電位）が、半導体装置２の裏面電極２ｂに供給されるようになっている。また、配線基板４の半導体装置２搭載領域には、キャビティと称する平面矩形状の窪み（凹部）を設け、この窪みの底面に半導体装置２を搭載することもでき、これにより、ＲＦパワーモジュール１をより薄型化することができる。
受動部品５は、抵抗素子（例えばチップ抵抗）、容量素子（例えばチップコンデンサ）またはインダクタ素子（例えばチップインダクタ）などの受動素子からなり、例えばチップ部品からなる。受動部品５は、例えば整合回路１０４，１０６，１０７のうち、半導体装置２内に形成されなかった受動素子（例えば容量素子Ｃｐ７，Ｃｐ８，Ｃｐ９やインダクタ素子Ｉｄ２）や制御回路１０８の一部などを構成する受動部品である。受動部品５は、配線基板４の上面４ａの基板側端子１２に半田などの導電性の接合材１７により実装されている。
半導体装置２または受動部品５が電気的に接続された配線基板４の上面４ａの基板側端子１２間は、必要に応じて配線基板４の上面４ａまたは内部の配線層やビアホール１４内の導体膜などを介して結線され、配線基板４の下面４ｂの外部接続端子１３または基準電位供給用端子１３ａに電気的に接続されている。
封止樹脂６は、半導体装置２、受動部品５およびボンディングワイヤ８を覆うように配線基板４の上面４ａ上に形成されている。封止樹脂６は、例えばエポキシ樹脂またはシリコーン樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
図３は、半導体装置（半導体チップ）２の平面図（平面レイアウト図）であり、半導体装置２の回路配置例（素子配置例）が示されている。なお、図２は平面図であるが、図面を見易くするために、容量素子３３ａ〜３３ｆおよびＬＤＭＯＳＦＥＴ回路３１Ａ１，３１Ａ２についてはハッチングを付してある。
本実施の形態の半導体装置２は、増幅素子としてＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴを用いた半導体装置である。図３に示されるように、半導体装置２は、上記増幅段１０２Ａ１，１０２Ａ２にそれぞれ対応するＬＤＭＯＳＦＥＴ回路（ＬＤＭＯＳＦＥＴ形成領域、増幅素子形成領域）３１Ａ１，３１Ａ２と、バイアス制御回路（制御回路、周辺回路）３２と、容量素子（容量素子形成領域）３３ａ〜３３ｆと、インダクタ素子（インダクタ素子形成領域）３４とを有している。バイアス制御回路３２は上記制御回路１０８（の一部）などに対応するものである。容量素子３３ａは上記容量素子Ｃｐ１に対応し、容量素子３３ｂは上記容量素子Ｃｐ２に対応し、容量素子３３ｃは上記容量素子Ｃｐ３に対応し、容量素子３３ｄは上記容量素子Ｃｐ４に対応し、容量素子３３ｅは上記容量素子Ｃｐ５に対応し、容量素子３３ｆは上記容量素子Ｃｐ６に対応するものである。インダクタ素子３４は上記インダクタ素子Ｉｄ１に対応するものである。半導体装置２の表面には、複数のボンディングパッド（パッド電極、電極パッド、パッド部、表面電極）３５が形成されている。ボンディングパッド３５は、上記電極２ａに対応するものである。また、各回路、各素子およびボンディングパッド３５間は、必要に応じて内部配線３６により電気的に接続されている。なお、図２では、内部配線３６の一部が図示されている。
また、半導体装置２において、各ＬＤＭＯＳＦＥＴ回路３１Ａ１，３１Ａ２、バイアス制御回路３２、各容量素子３３ａ〜３３ｆおよびインダクタ素子３４がそれぞれ形成された領域は、各領域間に形成された埋込酸化膜などからなる素子分離領域によってそれぞれ他の領域から電気的に分離され、また、必要に応じて半導体装置２の内部配線により電気的に接続されている。
次に、半導体装置２の具体的な構造について説明する。図４は、半導体装置２の要部断面図である。図４では、半導体装置２（を構成する半導体基板）のうち、上記容量素子３３ａ〜３３ｆのいずれかが形成された領域に対応する容量素子形成領域４０Ａ，４０Ｂと、上記ＬＤＭＯＳＦＥＴ回路３１Ａ１またはＬＤＭＯＳＦＥＴ回路３１Ａ２が形成された領域に対応するＬＤＭＯＳＦＥＴ形成領域４０Ｃと、インダクタ素子３４が形成された領域に対応するインダクタ素子形成領域４０Ｄの要部断面図が示されている。
図４に示されるように、ｐ＋型単結晶シリコンからなる半導体基板４１の主面には、ｐ−型単結晶シリコンからなるエピタキシャル層４２が形成されている。エピタキシャル層４２の主面には、絶縁体からなる素子分離領域４３が形成されている。素子分離領域４３により、ＬＤＭＯＳＦＥＴ形成領域４０Ｃおよび容量素子形成領域４０Ａの活性領域は、それぞれ他の領域と電気的に分離されている。また、容量素子形成領域４０Ｂおよびインダクタ素子形成領域４０Ｄは、それぞれ全体に素子分離領域４３が形成されている。
ＬＤＭＯＳＦＥＴ形成領域４０Ｃにおいて、エピタキシャル層４２の主面の一部には、ＬＤＭＯＳＦＥＴのドレインからソースへの空乏層の延びを抑えるパンチスルーストッパとして機能するｐ型ウエル４４が形成されている。ｐ型ウエル４４の表面には、酸化シリコンなどからなるゲート絶縁膜４５を介してＬＤＭＯＳＦＥＴのゲート電極４６が形成されている。ゲート電極４６は、例えばｎ型の多結晶シリコン膜（ドープトポリシリコン膜）などからなり、ゲート電極４６の側壁には、酸化シリコンなどからなるサイドウォールスペーサ（側壁絶縁膜）４７が形成されている。ゲート電極４６をｎ型の多結晶シリコン膜と金属シリサイド膜の積層膜などにより形成することもできる。
ＬＤＭＯＳＦＥＴ形成領域４０Ｃにおいて、エピタキシャル層４２の内部のチャネル形成領域を挟んで互いに離間する領域には、ＬＤＭＯＳＦＥＴのソース、ドレインが形成されている。ドレインは、チャネル形成領域に接するｎ−型オフセットドレイン領域４８と、ｎ−型オフセットドレイン領域４８に接し、チャネル形成領域から離間して形成されたｎ型オフセットドレイン領域４９と、ｎ型オフセットドレイン領域４９に接し、チャネル形成領域からさらに離間して形成されたｎ＋型ドレイン領域５０とからなる。これらｎ−型オフセットドレイン領域４８、ｎ型オフセットドレイン領域４９およびｎ＋型ドレイン領域５０のうち、ゲート電極４６に最も近いｎ−型オフセットドレイン領域４８は不純物濃度が最も低く、ゲート電極４６から最も離間したｎ＋型ドレイン領域５０は不純物濃度が最も高い。
ＬＤＭＯＳＦＥＴのソースは、チャネル形成領域に接するｎ−型ソース領域５１と、ｎ−型ソース領域５１に接し、チャネル形成領域から離間して形成され、ｎ−型ソース領域５１よりも不純物濃度が高いｎ＋型ソース領域５２とからなる。ｎ−型ソース領域５１の下部（周囲）に、ｐ型ハロー領域（図示せず）を形成することもできる。
ＬＤＭＯＳＦＥＴ形成領域４０Ｃにおいて、ｎ＋型ソース領域５２の端部（ｎ−型ソース領域５１と接する側と反対側の端部）には、ｎ＋型ソース領域５２と接するｐ型打抜き層５５が形成されている。ｐ型打抜き層５５の表面近傍には、ｐ＋型半導体領域５６が形成されている。ｐ型打抜き層５５は、ＬＤＭＯＳＦＥＴのソースと半導体基板４１とを電気的に接続するための導電層であり、例えばエピタキシャル層４２に形成した溝５４の内部に埋め込んだｐ型多結晶シリコン膜（導電体層）によって形成されている。
エピタキシャル層４２の全面上には、層間絶縁膜としての絶縁膜６１が形成されている。絶縁膜６１は、例えば、相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる。ＬＤＭＯＳＦＥＴ形成領域４０Ｃにおいて、ＬＤＭＯＳＦＥＴのｐ型打抜き層５５（ｐ＋型半導体領域５６）、ソース（ｎ＋型ソース領域５２）およびドレイン（ｎ＋型ドレイン領域５０）のそれぞれの上部には、絶縁膜６１に形成されたコンタクトホール（開口部）６２内を埋めるプラグ（導電体部）６３が接続されている。
プラグ６３が埋め込まれた絶縁膜６１上には、タングステン（Ｗ）膜を主体とした配線（第１配線層）６４が形成されている。配線６４により、ＬＤＭＯＳＦＥＴ形成領域４０Ｃにおいて、ソース電極６５ａおよびドレイン電極６５ｂが形成されている。ｐ型打抜き層５５（ｐ＋型半導体領域５６）およびソース（ｎ＋型ソース領域５２）には、プラグ６３を介してソース電極６５ａが接続され、ドレイン（ｎ＋型ドレイン領域５０）には、プラグ６３を介してドレイン電極６５ｂが接続されている。また、配線６４により、容量素子形成領域４０Ａに容量素子６６ａの下部電極６７ａが形成され、容量素子形成領域４０Ｂに容量素子６６ｂの下部電極６７ｂが形成されている。また、容量素子形成領域４０Ｂにおいては、下部電極６７ｂの下方にプラグ６３ｂ、ｐ＋型半導体領域５６ｂおよびｐ型打抜き層５５ｂが形成されているが、これらについては、後でより詳細に説明する。
配線６４を覆うように絶縁膜６１の全面上に、酸化シリコン膜などからなる絶縁膜７１が形成されている。絶縁膜７１にはその底部で配線６４を露出するスルーホール（開口部）７２が形成され、スルーホール７２内にはタングステン（Ｗ）膜を主体とするプラグ（導電体部）７３が埋め込まれている。また、容量素子形成領域４０Ａ，４０Ｂにおいて、絶縁膜７１にはその底部で下部電極６７ａ，６７ｂを露出する開口部７４が形成され、開口部７４の底部および側壁上に、容量素子６６ａ，６６ｂの容量絶縁膜用の絶縁膜７５が形成されている。
絶縁膜７１上には、アルミニウム（Ａｌ）合金膜などを主体とする配線（第２層配線）８１が形成されている。配線８１により、ソース配線８２ａおよびドレイン配線８２ｂが形成され、ソース配線８２ａはプラグ７３を介してソース電極６５ａに電気的に接続され、ドレイン配線８２ｂはプラグ７３を介してドレイン電極６５ｂに電気的に接続されている。また、配線８１により、容量素子形成領域４０Ａに容量素子６６ａの上部電極８３ａが形成され、容量素子形成領域４０Ｂに容量素子６６ｂの上部電極８３ｂが形成されている。上部電極８３ａ，８３ｂは、開口部７４内を含む絶縁膜７１上に形成されており、開口部７４の底部で、それぞれ絶縁膜７５を介して下部電極６７ａ，６７ｂ上に形成されている。
絶縁膜７１の全面上には、配線８１を覆うように、酸化シリコン膜などからなる絶縁膜９１が形成されている。絶縁膜９１上には、アルミニウム（Ａｌ）合金膜などを主体とする配線（第３層配線）９２が形成されている。配線９２は、絶縁膜９１に形成されたスルーホール（開口部）９３内に埋め込まれたタングステン（Ｗ）膜を主体とするプラグ（導電体部）９４を介して、配線８１と電気的に接続されている。インダクタ素子形成領域４０Ｄにおいては、配線９２のスパイラルパターンにより、インダクタ（スパイラルインダクタ）素子９５が形成されている。半導体基板４１上に多層配線構造（複数の配線層）を形成し、このうちの最上層配線（ここでは配線９２）によりインダクタ素子９５を形成することがより好ましく、これにより、半導体基板４１がインダクタ素子９５に及ぼす影響を抑制または防止できる。
絶縁膜９１の全面上には、配線９２を覆うように、酸化シリコン膜の単体膜または窒化シリコン膜と酸化シリコン膜の積層膜などからなる絶縁膜（保護膜、パッシベーション膜）９６が形成されている。
半導体基板４１の裏面の全面には、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、Ｎｉ膜および金（Ａｕ）膜の積層膜などからなる裏面電極９７が形成されている。裏面電極９７は、上記裏面電極２ｂに対応するものであり、ｐ型打抜き層５５、ｐ＋型半導体領域５６、プラグ６３、ソース電極６５ａおよびプラグ６３を介して、ＬＤＭＯＳＦＥＴのソース（ｎ＋型ソース領域５２）に電気的に接続されている。従って、裏面電極９７（２ｂ）は、裏面ソース電極として機能することができる。ＬＤＭＯＳＦＥＴのソースを裏面電極９７（２ｂ）から引き出すことで、ソースのインダクタンスや抵抗を低減でき、高周波での使用に有利となる。また、裏面電極９７（２ｂ）にソース電位としてグランド電位を供給することで、ＬＤＭＯＳＦＥＴのソースにソース電位としてのグランド電位を供給するとともに、後述するように容量素子６６ｂの下部電極６７ｂにグランド電位を供給することができる。
また、半導体装置２には、絶縁膜９６の開口部から露出する配線９２などからなるボンディングパッド（上記ボンディングパッド３５に対応するもの）なども形成されているが、ここではその図示および説明は省略する。このように、半導体装置２は、同じ半導体基板４１上に能動素子（ここではＬＤＭＯＳＦＥＴ）と受動素子（ここでは容量素子６６ａ，６６ｂおよびインダクタ素子９５）を形成した半導体装置であり、例えばＭＭＩＣ（Monolithic Microwave Integrated Circuit：モノリシックマイクロ波集積回路）である。
本実施の形態の半導体装置２は、上記のようにＭＩＳＦＥＴ（ここではＬＤＭＯＳＦＥＴ）により形成された電力増幅回路（増幅段１０２Ａ１，１０２Ａ２）を含む半導体装置であり、この電力増幅回路の整合回路１０４，１０６，１０７は、図１に示されるように、複数の容量素子Ｃｐ１〜Ｃｐ９を含んでいる。これら整合回路１０４，１０６，１０７用の複数の容量素子Ｃｐ１〜Ｃｐ９は、図１からも分かるように、容量素子を構成する２つの電極（端子）の両方がグランド電位（接地電位）以外に接続されるべき第１種類の容量素子Ｃｐ１，Ｃｐ６，Ｃｐ７と、容量素子を構成する２つの電極（端子）の一方がグランド電位（接地電位）に接続されるべき第２種類の容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５，Ｃｐ８，Ｃｐ９とからなる。すなわち、第１種類の容量素子Ｃｐ１，Ｃｐ６，Ｃｐ７は、容量素子の両方の端子（電極）をグランド（接地）以外の回路または端子に接続する場合の容量素子に対応し、第２種類の容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５，Ｃｐ８，Ｃｐ９は、容量素子の一方の端子（電極）をグランド（接地）以外の回路または回路に接続し、他方の端子（電極）をグランド接続（接地）する場合の容量素子に対応する。
このように２種類（第１種類および第２種類）の容量素子からなる整合回路１０４，１０６，１０７用の容量素子Ｃｐ１〜Ｃｐ９のうち、図１および図３に示されるように、複数の容量素子Ｃｐ１〜Ｃｐ６（３３ａ〜３３ｆ）が同一の半導体装置２内（半導体基板４１上）に形成されている。このため、同一の半導体装置２内（半導体基板４１上）に形成された複数の容量素子Ｃｐ１〜Ｃｐ６（３３ａ〜３３ｆ）は、容量素子を構成する２つの電極の両方がグランド電位以外に接続されるべき第１種類の容量素子Ｃｐ１，Ｃｐ６（３３ａ，３３ｆ）と、容量素子を構成する２つの電極の一方がグランド電位に接続されるべき第２種類の容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５（３３ｂ，３３ｃ，３３ｄ，３３ｅ）とからなる。
図４に示される容量素子形成領域４０Ａに形成された容量素子６６ａは、第１の種類の容量素子Ｃｐ１，Ｃｐ６（両方の電極がグランド電位以外に接続されるべき容量素子）に対応し、容量素子形成領域４０Ｂに形成された容量素子６６ｂは、第２の種類の容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５（一方の電極がグランド電位以外に接続され、他方の電極がグランド電位に接続されるべき容量素子）に対応する。すなわち、容量素子Ｃｐ１，Ｃｐ６（３３ａ，３３ｆ）は、容量素子６６ａと同様の構造の容量素子により形成され、容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５（３３ｂ，３３ｃ，３３ｄ，３３ｅ）は、容量素子６６ｂと同様の構造の容量素子により形成され、これら２種類の容量素子６６ａ（Ｃｐ１，Ｃｐ６）および容量素子６６ｂ（Ｃｐ２〜Ｃｐ５）が同じ半導体装置２に形成（混載）されている。
次に、容量素子形成領域４０Ａに形成される容量素子６６ａ（Ｃｐ１，Ｃｐ６）と、容量素子形成領域４０Ｂに形成される容量素子６６ｂ（Ｃｐ２〜Ｃｐ５）の構造について、より詳細に説明する。
図５は、半導体装置２の要部断面図であり、図６は、その要部平面図であり、上記容量素子形成領域４０Ａが示されている。図６のＡ−Ａ線の断面が図５にほぼ対応する。
容量素子形成領域４０Ａでは、図５および図６に示されるように、容量素子６６ａが形成されている。容量素子６６ａの下部電極６７ａは、絶縁膜６１上に形成した配線６４により形成されており、タングステン膜（タングステンを主体とする導電膜）からなる。下部電極６７ａ上の絶縁膜７１には開口部７４ａ（７４）が形成され、開口部７４ａの底部で露出する下部電極６７ａ上と開口部７４ａの側壁上に、容量素子６６ａの容量絶縁膜としての絶縁膜７５が形成されている。絶縁膜７５は、窒化シリコン膜であれば、より好ましい。酸化シリコンの比誘電率が約４であるのに対して窒化シリコンの比誘電率はそれよりも高い約７であることから、絶縁膜７５を酸化シリコン膜により形成した場合に比べて、絶縁膜７５を窒化シリコン膜により形成することで、容量素子６６ａの容量（容量密度）を高くすることができ、また容量値が同じ場合は、より小さなレイアウトで容量素子６６ａを形成することができる。
容量素子６６ａの上部電極８３ａは、絶縁膜７１上に形成した配線８１により形成されており、配線８１のうちの開口部７４ａ内に位置する部分、すなわち配線８１のうちの絶縁膜７５を介して下部電極６７ａ上に位置する部分が、容量素子６６ａの上部電極８３ａとなっている。下部電極６７ａ、上部電極８３ａおよびそれらの間の絶縁膜（容量絶縁膜、誘電体膜）７５によって、ＭＩＭ（Metal Insulator Metal）型の容量素子６６ａが形成されている。図６では、下部電極６７ａ、開口部７４ａおよび上部電極８３ａの平面形状は、例えば矩形状のパターンとされているが、これに限定されるものではなく、矩形状以外の形状、例えば円形状などとすることもできる。また、下部電極６７ａおよび上部電極８３ａの平面パターンは、それぞれ、開口部７４ａを含むように、開口部７４ａよりも大きく形成されている。
容量素子形成領域４０Ａでは、図５に示されるように、エピタキシャル層４２の主面に素子分離領域４３が形成されており、容量素子６６ａは素子分離領域４３の上方に形成されている。下部電極６７ａを構成する導体膜（タングステン膜）パターンは、容量素子６６ａの横に引き出されて延在しており、上部電極８３ａの直下の領域の外部において、プラグ（導電体部）７３ａ（７３）を介して上部電極８３ａ以外の配線８１と電気的に接続されている。配線８１と下部電極６７ａとを接続するプラグ７３ａは、タングステン（Ｗ）膜を主体とする導電体からなり、上部電極８３ａの直下の領域の外部において、配線８１と下部電極６７ａの一部との間の絶縁膜７１に形成されたスルーホール（開口部）７２ａ（７２）内に形成されている。
従って、容量素子６６ａの下部電極６７ａは、プラグ７３ａを介して配線８１に電気的に接続され、配線８１や更に上層の配線９２を介して、半導体装置２内の他の素子（能動素子または受動素子、例えばＬＤＭＯＳＦＥＴ、容量素子またはインダクタ素子）または半導体装置２の端子（上記電極２ａ、すなわち上記ボンディングパッド３５）と電気的に接続されている。また、容量素子６６ａの上部電極８３ａは、上部電極８３ａと一体的に形成されている配線８１や更に上層の配線９２を介して、半導体装置２内の他の素子（回路、能動素子または受動素子、例えばＬＤＭＯＳＦＥＴ、容量素子またはインダクタ素子）または半導体装置２の端子（上記電極２ａ、すなわち上記ボンディングパッド３５）と電気的に接続されている。このため、容量素子６６ａのような構造を有する第１の種類の容量素子Ｃｐ１，Ｃｐ６（３３ａ，３３ｆ）は、両方の電極（下部電極６７ａおよび上部電極８３ａ）をグランド電位以外に接続することができる。
図７は、半導体装置２の要部断面図であり、図８は、その要部平面図であり、上記容量素子形成領域４０Ｂが示されている。図８のＢ−Ｂ線の断面が図７にほぼ対応する。
容量素子形成領域４０Ｂでは、図７および図８に示されるように、容量素子６６ｂが形成されている。容量素子６６ｂの下部電極６７ｂは、絶縁膜６１上に形成した配線６４により形成されており、タングステン膜（タングステンを主体とする導電膜）からなる。下部電極６７ｂ上の絶縁膜７１には開口部７４ｂ（７４）が形成され、開口部７４ｂの底部で露出する下部電極６７ｂ上と開口部７４ｂの側壁上に、容量素子６６ｂの容量絶縁膜としての絶縁膜７５が形成されている。容量素子６６ａと同様、容量素子６６ｂにおいても、絶縁膜７５が窒化シリコン膜であれば、より好ましく、これにより、容量素子６６ｂの容量（容量密度）を高くすることができ、また容量値が同じ場合は、より小さなレイアウトで容量素子６６ｂを形成することができる。
容量素子６６ｂの上部電極８３ｂは、絶縁膜７１上に形成した配線８１により形成されており、配線８１のうちの開口部７４ｂ内に位置する部分、すなわち配線８１のうちの絶縁膜７５を介して下部電極６７ｂ上に位置する部分が、容量素子６６ｂの上部電極８３ｂとなっている。下部電極６７ｂ、上部電極８３ｂおよびそれらの間の絶縁膜（容量絶縁膜、誘電体膜）７５によって、ＭＩＭ型の容量素子６６ｂが形成されている。図８では、下部電極６７ｂ、開口部７４ｂおよび上部電極８３ｂの平面形状は、例えば矩形状のパターンとされているが、これに限定されるものではなく、矩形状以外の形状、例えば円形状などとすることもできる。また、下部電極６７ｂおよび上部電極８３ｂの平面パターンは、それぞれ、開口部７４ｂを含むように、開口部７４ｂよりも大きく形成されている。
容量素子形成領域４０Ｂでは、図７に示されるように、エピタキシャル層４２の主面に素子分離領域４３が形成されているが、素子分離領域４３に規定された（囲まれた）活性領域に、ｐ型打抜き層５５ｂが形成され、ｐ型打抜き層５５ｂの表面近傍に、ｐ＋型半導体領域５６ｂが形成されている。ｐ型打抜き層５５ｂは、エピタキシャル層４２を貫通し、その底部が半導体基板４１に達するように形成されており、容量素子６６ｂの下部電極６７ｂを半導体基板４１に電気的に接続するための導電層である。ｐ型打抜き層５５ｂは、上記ｐ型打抜き層５５と同様に、例えばエピタキシャル層４２に形成した溝５４ｂの内部に埋め込んだｐ型多結晶シリコン膜（導電体層）によって形成されている。容量素子６６ｂの下部電極６７ｂの下の絶縁膜６１、すなわち半導体基板４１と容量素子６６ｂの下部電極６７ｂとの間に形成された絶縁膜６１には、コンタクトホール（開口部）６２ｂ（６２）が形成されており、コンタクトホール６２ｂ内にはプラグ６３ｂ（６３）が形成されている。コンタクトホール６２ｂの底部では、ｐ＋型半導体領域５６ｂが露出され、コンタクトホール６２ｂ内に埋め込まれているプラグ６３ｂは、その底部でｐ＋型半導体領域５６ｂと接続されている。また、コンタクトホール６２ｂおよびプラグ６３ｂは、下部電極６７ｂの下（直下）に配置（位置）されており、プラグ６３ｂは、その上面で下部電極６７ｂと接続している。すなわち、コンタクトホール６２ｂおよびプラグ６３ｂは、容量素子６６ｂの下部電極６７ｂと絶縁膜７５（容量絶縁膜）とが接する領域の下に位置している。
このように、容量素子６６ｂの下部電極６７ｂは、プラグ６３ｂを介してｐ＋型半導体領域５６ｂに電気的に接続され、更にｐ型打抜き層５５ｂを介して半導体基板４１に電気的に接続されており、それによって、半導体装置２の裏面電極９７（２ｂ）に電気的に接続されている。半導体装置２の裏面電極９７（２ｂ）には、グランド電位（接地電位）のような基準電位が供給される。例えば図２に示されるＲＦパワーモジュール１では、配線基板４の基準電位供給用端子１３ａから供給された基準電位、例えばグランド電位（接地電位）が、半導体装置２の裏面電極２ｂに供給されるようになっている。このため、容量素子６６ｂの下部電極６７ｂをグランド電位（接地電位）のような基準電位に電気的に接続することができる。また、容量素子６６ｂの上部電極８３ｂは、上部電極８３ｂと一体的に形成されている配線８１や更に上層の配線９２を介して、半導体装置２内の他の素子（回路、能動素子または受動素子、例えばＬＤＭＯＳＦＥＴ、容量素子またはインダクタ素子）または半導体装置２の端子（上記電極２ａ、すなわち上記ボンディングパッド３５）と電気的に接続されている。従って、容量素子６６ｂのような構造を有する第２種類の容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５（３３ｂ，３３ｃ，３３ｄ，３３ｅ）は、一方の電極（上部電極８３ｂ）をグランド電位以外に接続し、他方の電極（下部電極６７ｂ）をグランド電位に接続することができる。
本実施の形態では、電力増幅回路（増幅段１０２Ａ１，１０２Ａ２）用のＭＩＳＦＥＴ（ここではＬＤＭＯＳＦＥＴ）と、整合回路（１０４，１０６，１０７）用の容量素子（Ｃｐ１〜Ｃｐ６）とを同一の半導体装置２内（半導体基板４１上）に形成しているので、半導体装置２の外部の受動素子（受動部品５）により構成される整合回路用の容量素子の数を低減できる。更に、同じ半導体装置２内（半導体基板４１上）に第１種類の容量素子Ｃｐ１，Ｃｐ６と、第２種類の容量素子Ｃｐ２，Ｃｐ３，Ｃｐ４，Ｃｐ５を混載することにより、半導体装置２の外部の受動部品５により構成される整合回路用の容量素子の数をより低減することができる。このため、半導体装置２を用いた電子装置（ここではＲＦパワーモジュール１）に使用される部品点数を低減できる。従って、半導体装置２を用いた電子装置、ここではＲＦパワーモジュール１の小型化（モジュールサイズの縮小）が可能になる。
しかしながら、両方の電極がグランド電位以外に接続されるべき容量素子（第１の種類の容量素子に相当するもの）と、一方の電極がグランド電位以外に接続され、他方の電極がグランド電位に接続されるべき容量素子（第２の種類の容量素子に相当するもの）とを、単に同じ半導体装置内に形成しただけでは、半導体装置内に形成した容量素子の性能が低下する可能性がある。
図９は、比較例の半導体装置の要部断面図であり、上記図７に対応するものである。
図９に示される比較例の半導体装置では、下部電極１６７、上部電極１８３およびそれらの間の容量絶縁膜としての絶縁膜７５によって容量素子１６６が形成されている。下部電極１６７は容量素子１６６の横に引き出されて延在しており、上部電極１８３の直下の領域の外部において、プラグ７３を介して配線８１と接続されている。下部電極１６７がプラグ７３を介して接続された配線８１は、容量素子１６６から所定の距離だけ離れた位置で他のプラグ７３を介して配線６４に接続され、更にプラグ６３を介してｐ＋型半導体領域１５６に接続され、ｐ型打抜き層１５５を介して半導体基板４１に電気的に接続されている。このように、比較例の容量素子１６６の下部電極１６７は、プラグ７３、配線８１、プラグ７３、配線６４、ｐ＋型半導体領域１５６およびｐ型打抜き層１５５を介して半導体基板４１に電気的に接続され、グランド電位に接続できるようになっている。また、上部電極１８３は、上部電極１８３と一体的に形成されている配線８１や更に上層の配線を介して、半導体装置内の他の素子または端子と電気的に接続されている。
図９に示される比較例の半導体装置では、容量素子１６６の下部電極１６７は、プラグ７３、配線８１、プラグ７３および配線６４を介してｐ＋型半導体領域１５６（ｐ型打抜き層１５５）に電気的に接続されているので、導電経路が長くなり、不要な寄生抵抗が生じてしまう。また、下部電極１６７と半導体基板４１（エピタキシャル層４２）との間に不要な寄生容量が生じてしまう。このため、容量素子１６６のＱ値が低下してしまう。これは、半導体装置またはそれを使用するＲＦパワーモジュールの電力付加効率を低下させる。
それに対して、本実施の形態では、一方の電極がグランド電位以外に接続され、他方の電極がグランド電位に接続されるべき第２の種類の容量素子６６ｂにおいては、容量素子６６ｂの下部電極６７ｂは、容量素子６６ｂの下部電極６７ｂよりも上層の配線８１，９２を介さないで半導体基板４１に電気的に接続されている。すなわち、容量素子６６ｂの下部電極６７ｂは、下部電極６７ｂの下に位置している導体部であるプラグ６３ｂを介してｐ＋型半導体領域５６ｂに電気的に接続され、更にｐ型打抜き層５５ｂを介して半導体基板４１に電気的に接続された構造となっている。このため、容量素子６６ｂの下部電極６７ｂを最短経路で半導体基板４１に電気的に接続することができ、容量素子６６ｂの下部電極６７ｂと半導体基板４１との間に不要な寄生抵抗や寄生容量が付加されるのを抑制または防止することができる。これにより、半導体装置２に形成された容量素子６６ｂのＱ値を向上させることができる。従って、半導体装置２の性能を向上でき、半導体装置２またはそれを使用するＲＦパワーモジュール１の電力付加効率を向上させることが可能となる。
図１０は、本実施の形態の容量素子６６ｂと比較例の容量素子１６６のＱ値の電磁界シミュレーション結果を示すグラフである。図１０に示されるように、本実施の形態の容量素子６６ｂは、図９に示されるような比較例の容量素子１６６に比べて、Ｑ値を大きくする（例えば４倍程度にする）ことができる。
また、本発明者の検討によれば、アルミニウム合金膜により下部電極を形成した場合、下部電極の直下にタングステンプラグを配置すると、その構造により下部電極表面の平坦度が悪くなることが分かった。そのため、容量素子の容量値のばらつきが、層間絶縁膜厚（絶縁膜６１）の厚みのばらつきに加えて、下部電極表面の平坦度の影響も受けることになり、高周波用の整合回路に用いるには、容量素子の容量値のばらつきが大きくなりすぎる。このため、アルミニウム合金膜からなる下部電極をその直下のタングステンプラグを介して半導体基板に接続する構造のＭＩＭ型容量素子を電力増幅回路の整合回路に用いると、このＭＩＭ型容量素子の容量値がばらつくことにより半導体装置の製造歩留まりが低下してしまい、半導体装置の製造コストが増大する。
本実施の形態では、下部電極６７ｂはタングステン膜、すなわちタングステンを主成分とする導電体膜により形成している。本発明者の検討によれば、下部電極６７ｂの材料をアルミニウム合金ではなくタングステンとすることで下部電極６７ｂの直下にプラグ６３ｂが配置された場合の下部電極６７ｂの表面（上面）の平坦度を向上（改善）することができる。これにより、容量素子６６ｂの容量値のばらつきは、ほぼ層間絶縁膜厚（絶縁膜６１）の膜厚のばらつきのみに起因するようになり、高周波用の整合回路に使える程度の小さなばらつきに抑えることができる。このため、下部電極６７ｂをタングステン膜により形成することで、下部電極６７ｂをその直下のプラグ６３ｂを介して半導体基板４１に接続する構造のＭＩＭ型の容量素子６６ｂを電力増幅回路の整合回路に用いても、容量素子６６ｂの容量値がばらつかず、半導体装置の性能を向上でき、また、半導体装置の製造歩留まりを向上できる。また、半導体装置の製造コストを低下させることもできる。第１層配線である配線６４をタングステン配線とし、この配線６４により下部電極６７ａ，６７ｂを形成することで、下部電極６７ｂをタングステン膜により形成することができる。
また、本発明者の検討によれば、上記のように下部電極６７ｂをタングステン膜で形成し、更に下部電極６７ｂの膜厚ｔ１を薄くすることによって、下部電極６７ｂの直下にプラグ６３ｂが配置された場合の下部電極６７ｂの表面（上面）の平坦度をより向上させることができ、容量素子６６ｂの容量値のばらつきをより抑制することができることが分かった。タングステン膜はアルミニウム合金膜に比べて堆積膜厚を薄くし易いので、この点でも下部電極６７ｂをタングステン膜により形成することは有利である。容量素子６６ｂの容量値のばらつきをより抑制するには、下部電極６７ｂの膜厚ｔ１は、５０〜３００ｎｍであることが好ましく、１００〜２００ｎｍであれば、更に好ましい。下部電極６７ｂの膜厚ｔ１を、３００ｎｍ以下、より好ましくは２００ｎｍ以下とすることで下部電極６７ｂの表面の平坦度をより向上させることができる。また、下部電極６７ｂの膜厚ｔ１を、５０ｎｍ以上、より好ましくは１００ｎｍ以上とすることで配線６４が高抵抗化するのを防止できる。
また、本実施の形態では、下部電極６７ａ，６７ｂを含む配線６４を高融点金属であるタングステンにより形成したことにより、配線６４の後に形成する絶縁膜７５（容量絶縁膜）として、成膜温度が高い（例えば７００℃程度）窒化シリコン膜を用いることが可能になる。比誘電率が酸化シリコンよりも高い窒化シリコン膜を絶縁膜７５として用いることができるので、容量素子６６ａ，６６ｂの容量を高くすることができ、また容量値が同じ場合は、より小さなレイアウトで容量素子６６ａ，６６ｂを形成することができる。
また、本実施の形態では、両方の電極がグランド電位以外に接続されるべき第１の種類の容量素子６６ａにおいては、容量素子６６ａの下部電極６７ａは、その下部電極６７ａよりも上層の配線８１にプラグ７３ａを介して電気的に接続している。本実施の形態では、上記のように、下部電極６７ａ，６７ｂの表面の平坦度を向上させるために下部電極６７ａ，６７ｂを含む配線６４をタングステン膜により形成しているが、タングステン膜はアルミニウム合金膜よりも抵抗率が高い。このため、容量素子６６ａの下部電極６７ａをタングステン膜からなる配線６４により半導体装置２内の他の素子または端子と電気的に接続すると、容量素子６６ａの下部電極６７ａと半導体装置２の他の素子または端子との間の寄生抵抗が大きくなる可能性がある。これは、容量素子６６ａのＱ値を低下させる可能性がある。このため、本実施の形態では、容量素子６６ａの下部電極６７ａを、その下部電極６７ａよりも上層の配線８１にプラグ７３ａを介して電気的に接続することで、この配線８１や更に上層の配線９２を介して半導体装置２の他の素子または端子と電気的に接続するようにしている。このため、容量素子６６ａの下部電極６７ａと半導体装置２の他の素子または端子との間の寄生抵抗を低減でき、容量素子６６ａのＱ値を向上させることができる。従って、配線８１は、タングステン膜よりも抵抗率が低い導電体膜により形成されていることが好ましく、アルミニウム膜またはアルミニウム合金膜により形成されていれば、より好ましい。
また、高周波設計においては、回路特性への寄生成分の影響が大きいため、試作品を評価した後に、特性調整のために回路定数に変更が加えられるのが好ましい。Ｓｉ−ＭＭＩＣなどにおいては、回路定数の変更はアルミニウム合金による配線層の修正により行い、具体的にはレーザカットあるいは配線層マスクの変更により実現することができる。半導体チップに整合回路用のＭＩＭ容量素子と伝送線路を形成する場合、Ｑ値を低下させないためには半導体チップの伝送線路の近くにＭＩＭ容量素子を配置し、余計な寄生成分がつかないように設計するが、特性調整のために伝送線路からＭＩＭ容量素子を切り離す場合には、ＭＩＭ容量素子が伝送線路に近いがために伝送線路に接続する配線を切断しても切断した配線間の寄生容量により伝送線路に影響を与えてしまう。このため、半導体チップに形成した伝送線路からＭＩＭ容量素子を完全に切り離したい場合は、ＭＩＭ容量素子の両側の端子とも配線を切断し、ＭＩＭ容量素子を回路上完全に浮かせた状態とする。ここで、ＭＩＭ容量素子の下部電極を半導体基板に接続する場合、配線層の修正でＭＩＭ容量素子を完全に回路上浮かせることができるようにするためには、上記図９のような比較例の構造がとられる。
ＲＦパワーモジュールのような製品の寸法（パッケージサイズ）を引き下げるために、これまで積層セラミックによるチップコンデンサ（チップ容量）を用いて実現されてきた出力整合回路のＳｉ−ＭＭＩＣ上への取り込みが求められてきている。しかしながら、上記図９のような比較例の構造のように下部電極１６７を直接半導体基板に接続しない構造のＭＩＭ型の容量素子１６６では、チップコンデンサに比較してＱ値が低くなるため、チップコンデンサを用いた場合と同等の回路特性は得られない。そして、入力整合回路、段間整合回路および出力整合回路のうち、特に出力整合回路で用いられる容量素子でＱ値が低いと、電力付加効率の低下を招き易い。本実施の形態のように、配線を介することなく、下部電極６７ｂを、下部電極６７ｂの下のプラグ６３ｂを介して直接的に半導体基板４１に接続する構造のＭＩＭ型の容量素子６６ｂを用いることによってのみ、チップコンデンサ並みの高いＱ値が得られ、チップ部品を用いるのと同等の回路特性を得ることができる。
本実施の形態では、整合回路用の伝送線路（マイクロストリップラインＭＳＬ１，ＭＳＬ２）は、図１に示されるように、半導体装置２内ではなく、半導体装置２の外部に形成することが好ましく、半導体装置２を搭載する配線基板４上または内部のマイクロストリップラインＭＳＬ１，ＭＳＬ２により形成すればより好ましい。特に、出力用の整合回路１０６において、第２種類の容量素子Ｃｐ４，Ｃｐ５として、下部電極６７ｂを配線を介さずに半導体基板に直接的に接続する構造のＭＩＭ型の容量素子６６ｂを用い、この容量素子Ｃｐ４，Ｃｐ５（６６ｂ）の上部電極８３ｂを接続すべき伝送線路を、半導体装置２に形成せずに、半導体装置２を搭載する配線基板４に形成することがより好ましい。すなわち、容量素子Ｃｐ４，Ｃｐ５（６６ｂ）の上部電極８３ｂを接続すべき伝送線路として、配線基板４に作られるマイクロストリップラインＭＳＬ２を用いることがより好ましい。そして、半導体装置２内のＭＩＭ型の容量素子６６ｂと伝送線路（マイクロストリップラインＭＳＬ２）の接続を、ワイヤボンディング（ボンディングワイヤ８）にて行なう。これにより、容量素子６６ｂを伝送線路から切り離す場合には、ワイヤボンディングを打たない（すなわち、その容量素子６６ｂが接続されたボンディングパッド３５にボンディングワイヤ８を接続しない）ことにより伝送線路からこの容量素子６６ｂを完全に切り離すことができる。このようにすることで、伝送線路とＭＩＭ型容量素子との間の寄生容量の問題を生じることなく、下部電極を配線を介さずに直接的に半導体基板に接続する構造のＭＩＭ型の容量素子６６ｂを用いることができる。
また、図７では、一つのプラグ６３ｂを介して下部電極６７ｂをｐ＋型半導体領域５６ｂに接続し、更にｐ型打抜き層５５ｂを介して半導体基板４１に電気的に接続しているが、他の形態として、複数のプラグ６３ｂを介して下部電極６７ｂをｐ＋型半導体領域５６ｂに接続し、更にｐ型打抜き層５５ｂを介して半導体基板４１に電気的に接続することもできる。図１１は、他の実施の形態の半導体装置の容量素子形成領域４０Ｂの要部断面図であり、上記図７に対応するものである。図１１に示されるように、下部電極６７ｂの直下に複数のコンタクトホール６２ｂおよびそれを埋め込む複数のプラグ６３ｂが配置されており、下部電極６７ｂは複数のプラグ６３ｂを介してｐ＋型半導体領域５６ｂに接続され、更にｐ型打抜き層５５ｂを介して半導体基板４１に電気的に接続されている。このように、下部電極６７ｂの下に複数のプラグ６３ｂを配置して、ｐ＋型半導体領域５６ｂに接続することで、下部電極６７ｂから半導体基板４１までの抵抗を低減するとともに、各コンタクトホール６２ｂの開口寸法（各プラグ６３ｂの平面寸法）を低減できるので、プラグ６３ｂ形成時のディッシングなどを防止し、下部電極６７ｂの平坦性をより向上することが可能になる。
次に、半導体装置２の製造工程を図面を参照して説明する。図１２〜図１９は、半導体装置２の製造工程中の要部断面図であり、上記図４に対応する領域が示されている。
まず、図１２に示されるように、例えばｐ＋型のシリコン（Ｓｉ）単結晶からなり、その抵抗率（比抵抗）が例えば１〜１０ｍΩ・ｃｍ程度の低抵抗基板とされている半導体基板４１を準備する。それから、半導体基板４１の主面上にエピタキシャル成長法を用いて、例えば抵抗率が２０Ωｃｍ程度で膜厚が２μｍ程度のｐ型単結晶シリコンからなるエピタキシャル層４２を形成する。エピタキシャル層４２の不純物濃度は基板４１の不純物濃度よりも低く、エピタキシャル層４２の抵抗率は基板４１の抵抗率よりも高い。
次に、フォトリソグラフィ技術およびドライエッチング技術を用いてエピタキシャル層４２の一部（打抜き層形成領域）をエッチングし、半導体基板４１に達する溝５４，５４ｂを形成する。この際、溝５４はＬＤＭＯＳＦＥＴ形成領域４０Ｃに形成され、溝５４ｂは容量素子形成領域４０Ｂに形成される。それから、溝５４，５４ｂの内部を含む半導体基板４１(エピタキシャル層４２)上にＣＶＤ（Chemical Vapor Deposition）法などを用いてｐ型多結晶シリコン膜を溝５４，５４ｂ内を埋めるように堆積した後、溝５４，５４ｂの外部のｐ型多結晶シリコン膜をエッチバック法などで除去することにより、溝５４，５４ｂの内部にｐ型多結晶シリコン膜からなるｐ型打抜き層５５，５５ｂを形成する。ｐ型打抜き層５５，５５ｂは、エピタキシャル層４２を貫通し、ｐ型打抜き層５５，５５ｂの底部は半導体基板４１に到達している。このように、不純物をドープしたｐ型多結晶シリコン膜を溝５４，５４ｂの内部に埋め込むことにより、寄生抵抗の小さいｐ型打抜き層５５，５５ｂを形成することができる。なお、多結晶シリコン膜に代えて溝５４，５４ｂの内部に金属膜を埋め込むことにより、さらに寄生抵抗の小さい打抜き層を形成することもできる。また、寄生抵抗の小さい打ち抜き層が不要である場合には、高濃度かつ高エネルギーのｐ型不純物のイオン注入によりｐ型打抜き層５５，５５ｂを形成してもよい。その後、エピタキシャル層４２の主面に、例えばＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidization of Silicon ）法などにより絶縁体からなる素子分離領域４３を形成する。
次に、図１３に示されるように、フォトレジストパターン（図示せず）をマスクにしてエピタキシャル層４２の一部にホウ素（Ｂ）などのｐ型の不純物をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル４４を形成する。ｐ型ウエル４４は、ＬＤＭＯＳＦＥＴ形成領域４０Ｃの一部に形成され、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。また、ｐ型ウエル４４はＬＤＭＯＳＦＥＴの閾値調整用としても用いられる。
次に、エピタキシャル層４２の表面をフッ酸などで洗浄した後、半導体基板４１を熱処理（熱酸化処理）することなどによって、エピタキシャル層４２の表面に例えば膜厚１１ｎｍ程度の酸化シリコン膜などからなるゲート絶縁膜形成用の絶縁膜４５ａを形成する。絶縁膜４５ａは、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。
次に、絶縁膜４５ａの上部にゲート電極４６を形成する。ゲート電極４６を形成するには、例えば、エピタキシャル層４２の主面上（すなわち絶縁膜４５ａ上）にＣＶＤ法などによりｎ型多結晶シリコン膜（ドープトポリシリコン膜）を堆積し、フォトリソグラフィ技術およびドライエッチング技術を用いてｎ型多結晶シリコン膜をパターニングする。これにより、パターニングされたｎ型多結晶シリコン膜からなるゲート電極４６が、ｐ型ウエル４４の表面に絶縁膜４５ａを介して形成される。ゲート電極４６の下の絶縁膜４５ａが、ＬＤＭＯＳＦＥＴのゲート絶縁膜４５となる。
次に、エピタキシャル層４２の一部にリン（Ｐ）などのｎ型の不純物をイオン注入することによって、ｎ−型オフセットドレイン領域４８を形成する。ｎ−型オフセットドレイン領域４８は、その端部がチャネル形成領域と接するように、ゲート電極４６の側壁下部で終端する。
次に、ｐ型ウエル４４の表面にヒ素（Ａｓ）などのｎ型の不純物をイオン注入することによって、ｎ−型ソース領域５１を形成する。ｎ−型ソース領域５１は、その端部がチャネル形成領域と接するように、ゲート電極４６の側壁下部で終端する。ｎ−型ソース領域５１の形成後、ｐ型ウエル４４の表面にホウ素（Ｂ）などのｐ型の不純物をイオン注入（例えば斜めイオン注入）することなどにより、ｎ−型ソース領域５１の下部にｐ型ハロー領域（図示せず）を形成することもできる。
次に、ゲート電極４６の側壁に酸化シリコン（絶縁膜）などからなるサイドウォールスペーサ（側壁絶縁膜）４７を形成する。サイドウォールスペーサ４７は、例えば、半導体基板４１上にＣＶＤ法などで酸化シリコン膜（絶縁膜）を堆積した後、この酸化シリコン膜（絶縁膜）を異方性エッチングして形成することができる。
次に、ｎ−型オフセットドレイン領域４８の一部にリン（Ｐ）などのｎ型の不純物をイオン注入する。これにより、ｎ−型オフセットドレイン領域４８の一部には、ゲート電極４６のドレイン側の側壁に形成されたサイドウォールスペーサ４７に対して自己整合的にｎ型オフセットドレイン領域４９が形成される。ｎ型オフセットドレイン領域４９の不純物濃度は、ｎ−型オフセットドレイン領域４８の不純物濃度よりも高く、ｎ型オフセットドレイン領域４９は、ｎ−型オフセットドレイン領域４８よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。また、ｎ−型オフセットドレイン領域４８は、ゲート電極４６に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域４９は、ゲート電極４６の側壁のサイドウォールスペーサ４７に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域４９は、ゲート長方向に沿ったサイドウォールスペーサ４７の膜厚に相当する分、ゲート電極４６から離間して形成される。
次に、ｎ型オフセットドレイン領域４９とｐ型ウエル４４のそれぞれの一部にヒ素（Ａｓ）などのｎ型の不純物をイオン注入する。このイオン注入により、ｎ型オフセットドレイン領域４９の一部には、ｎ型オフセットドレイン領域４９よりも不純物濃度が高く、かつｎ型オフセットドレイン領域４９よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域５０が形成される。また、このイオン注入により、ｐ型ウエル４４には、ｎ−型ソース領域５１よりも不純物濃度が高く、かつｎ−型ソース領域５１よりも底部の位置が深いｎ＋型ソース領域５２が、ｎ−型ソース領域５１に接し、チャネル形成領域から離間して形成される。ｎ＋型ソース領域５２は、ゲート電極４６の側壁のサイドウォールスペーサ４７に対して自己整合的に形成され、ｎ−型ソース領域５１に接して形成される。このため、ｎ＋型ソース領域５２は、ゲート長方向に沿ったサイドウォールスペーサ４７の膜厚に相当する分、チャネル形成領域から離間して形成される。
ここまでの工程により、ｎ−型オフセットドレイン領域４８とｎ型オフセットドレイン領域４９とｎ＋型ドレイン領域５０とからなるドレイン（ドレイン領域）、ｎ−型ソース領域５１とｎ＋型ソース領域５２とからなるソース（ソース領域）、およびゲート電極４６を有するＬＤＭＯＳＦＥＴのようなＭＩＳＦＥＴ素子がＬＤＭＯＳＦＥＴ形成領域４０Ｃ（のエピタキシャル層４２の主面）に形成される。なお、本実施の形態でＭＯＳＦＥＴというときは、ゲート絶縁膜に酸化膜（酸化シリコン膜）を用いたＭＩＳＦＥＴだけでなく、酸化膜（酸化シリコン膜）以外の絶縁膜をゲート絶縁膜に用いたＭＩＳＦＥＴも含むものとする。
次に、ｐ型打抜き層５５，５５ｂの上部に開口を有するフォトレジスト膜（図示せず）をマスクにしてｐ型打抜き層５５，５５ｂの表面にフッ化ホウ素（ＢＦ2）などのｐ型の不純物をイオン注入することにより、ｐ型打抜き層５５，５５ｂの上部領域にｐ＋型半導体領域５６，５６ｂを形成する。ｐ型打抜き層５５，５５ｂの上部領域にｐ＋型半導体領域５６，５６ｂを形成することで、ｐ型打抜き層５５，５５ｂの表面を低抵抗化することができる。
次に、図１４に示されるように、半導体基板４１上にＣＶＤ法などを用いて相対的に薄い窒化シリコン膜とその上の相対的に厚い酸化シリコン膜の積層膜などからなる絶縁膜６１を形成し、必要に応じてその表面をＣＭＰ（Chemical Mechanical Polishing：化学的機械研磨)法などを用いて平坦化する。絶縁膜６１として、酸化シリコン膜などの単体膜を用いることもできる。
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜６１をドライエッチングすることにより、絶縁膜６１にコンタクトホール（開口部）６２（コンタクトホール６２ｂを含む）を形成する。コンタクトホール６２は、ＬＤＭＯＳＦＥＴ形成領域４０Ｃのｐ型打抜き層５５（ｐ＋型半導体領域５６）、ソース（ｎ＋型ソース領域５２）およびドレイン（ｎ＋型ドレイン領域５０）と容量素子形成領域４０Ｂのｐ型打抜き層５５ｂ（ｐ＋型半導体領域５６ｂ）のそれぞれの上部に形成される。
次に、コンタクトホール６２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部）６３を埋め込む。例えば、コンタクトホール６２の内部（底部および側壁上）を含む絶縁膜６１上にバリア膜（例えば窒化チタン膜など）を形成した後、タングステン膜をＣＶＤ法などによってバリア膜上にコンタクトホール６２を埋めるように形成し、絶縁膜６１上の不要なタングステン膜およびバリア膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグ６３（プラグ６３ｂを含む）を形成することができる。
次に、絶縁膜６１上にタングステン（Ｗ）を主体（主成分）とする導電体膜（すなわちタングステン膜）からなる配線（第１層配線）６４を形成する。配線６４は、例えば、絶縁膜６１上にスパッタリング法などによりタングステン膜を形成し、このタングステン膜をフォトリソグラフィ法およびドライエッチング法を用いてパターニングすることにより形成することができる。この配線６４により、ＬＤＭＯＳＦＥＴ形成領域４０Ｃのソース電極６５ａおよびドレイン電極６５ｂ、容量素子形成領域４０Ａの下部電極６７ａ、および容量素子形成領域４０Ｂの下部電極６７ｂなどが形成される。従って、配線６４、ソース電極６５ａ、ドレイン電極６５ｂおよび下部電極６７ａ，６７ｂは、同層の導電体膜により形成されている。
次に、図１５に示されるように、配線６４（ソース電極６５ａ、ドレイン電極６５ｂおよび下部電極６７ａ，６７ｂ）を覆うように絶縁膜６１上に酸化シリコン膜などからなる絶縁膜７１をＣＶＤ法などにより形成する。
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜７１をドライエッチングすることにより、絶縁膜７１にスルーホール（開口部）７２（スルーホール７２ａを含む）を形成する。それから、スルーホール７２の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部）７３（プラグ７３ａを含む）を埋め込む。プラグ７３は、上記プラグ６３とほぼ同様にして形成することができる。
次に、図１６に示されるように、容量素子形成領域４０Ａ，４０Ｂの容量素子６６ａ，６６ｂ形成領域に開口を有するフォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜７１をドライエッチングすることにより、絶縁膜７１に開口部７４（７４ａ，７４ｂ）を形成する。容量素子形成領域４０Ａの開口部７４ａの底部では下部電極６７ａが露出され、容量素子形成領域４０Ｂの開口部７４ｂの底部では下部電極６７ｂが露出される。
次に、開口部７４の底部および側壁上を含む絶縁膜７１上に、容量絶縁膜用の絶縁膜７５を形成する。絶縁膜７５は、窒化シリコン膜などからなり、例えばＣＶＤ法などにより形成することができる。
次に、図１７に示されるように、絶縁膜７５をフォトリソグラフィ法およびドライエッチング法を用いてパターニングし、開口部７４の底部および側壁上に絶縁膜７５を残し、他の領域の不要な絶縁膜７５を除去する。これにより、開口部７４の底部で露出した下部電極６７ａ，６７ｂ上に絶縁膜７５が配置される。
次に、開口部７４内を含む絶縁膜７１上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜８１ａを形成する。
次に、図１８に示されるように、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜８１ａをパターニングすることで、パターニングされた導電体膜（アルミニウム合金膜）８１ａからなる配線（第２層配線）８１を形成する。この配線８１により、ソース配線８２ａ、ドレイン配線８２ｂおよび上部電極８３ａ，８３ｂや、各回路を接続する配線として機能する金属層が形成される。容量素子形成領域４０Ａ，４０Ｂの開口部７４の底部においては、下部電極６７ａ，６７ｂ上に容量絶縁膜として機能する絶縁膜７５を介して上部電極８３ａ，８３ｂが形成される。従って、配線８１、ソース配線８２ａ、ドレイン配線８２ｂおよび上部電極８３ａ，８３ｂは、同層の導電体膜により形成されている。
次に、図１９に示されるように、絶縁膜７１上に、配線８１（上部電極８３ａ，８３ｂを含む）を覆うように、酸化シリコン膜などからなる絶縁膜９１をＣＶＤ法などにより形成する。
次に、フォトレジスト膜（図示せず）をエッチングマスクにして絶縁膜９１をドライエッチングすることにより、絶縁膜９１にスルーホール（開口部）９３を形成する。それから、スルーホール９３の内部にタングステン（Ｗ）膜を主体とするプラグ（導電体部）９４を埋め込む。プラグ９４は、上記プラグ６３，７３とほぼ同様にして形成することができる。
次に、絶縁膜９１上に、アルミニウム（Ａｌ）合金膜を主体とする導電体膜を形成し、フォトリソグラフィ法およびドライエッチング法を用いてこの導電体膜をパターニングすることで、パターニングされた導電体膜（アルミニウム合金膜）からなる配線（第３層配線）９２を形成する。この配線９２により、インダクタ素子９５を形成する配線パターン（スパイラルパターン）や、各回路を接続する配線として機能する金属層が形成される。
次に、絶縁膜９１上に、配線９２を覆うように、パッシベーション膜（表面保護膜）としての絶縁膜９６を形成する。絶縁膜９６は、例えば、酸化シリコン膜の単体膜または窒化シリコン膜と酸化シリコン膜の積層膜などからなる。それから、絶縁膜９６の一部を選択的に除去して配線９２の一部を露出して上記ボンディングパッド３５（図１９では図示せず）を形成した後、半導体基板４１の裏面（エピタキシャル層４２を形成した側とは逆側の主面）を必要に応じて研磨し、続いて半導体基板４１の裏面の全面に裏面電極９７（２ｂ）を形成する。裏面電極９７は、例えばニッケル（Ｎｉ）膜、チタン（Ｔｉ）膜、ニッケル（Ｎｉ）膜および金（Ａｕ）膜をスパッタリング法で順次堆積することによって形成することができる。その後、半導体基板４１はダイシングなどにより切断されて半導体チップ（半導体装置２）に個片化される。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
本発明は、同じ半導体基板上に電力増幅回路用のＭＩＳＦＥＴと整合回路用の容量素子とを形成した半導体装置に適用して好適なものである。
本発明の一実施の形態であるＲＦパワーモジュールを構成する増幅回路の回路ブロック図である。 ＲＦパワーモジュールの構造を示す断面図である。 本発明の一実施の形態である半導体装置の平面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 本発明の一実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置の要部平面図である。 比較例の半導体装置の要部断面図である。 容量素子のＱ値の電磁界シミュレーション結果を示すグラフである。 本発明の他の実施の形態である半導体装置の要部断面図である。 本発明の一実施の形態である半導体装置のの製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１５に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。
符号の説明
１ ＲＦパワーモジュール
２ 半導体装置
２ａ 電極
２ｂ 裏面電極
４ 配線基板
４ａ 上面
４ｂ 下面
５ 受動部品
６ 封止樹脂
８ ボンディングワイヤ
１１ 絶縁体層
１２ 基板側端子
１３ 外部接続端子
１３ａ 基準電位供給用端子
１４ ビアホール
１４ａ ビアホール
１５ 導体層
１６ 接合材
１７ 接合材
３１Ａ１，３１Ａ２ ＬＤＭＯＳＦＥＴ回路
３２ バイアス制御回路
３３ａ〜３３ｆ 容量素子
３４ インダクタ素子
３５ ボンディングパッド
３６ 内部配線
４０Ａ 容量素子形成領域
４０Ｂ 容量素子形成領域
４０Ｃ ＬＤＭＯＳＦＥＴ形成領域
４０Ｄ インダクタ素子形成領域
４１ 半導体基板
４２ エピタキシャル層
４３ 素子分離領域
４４ ｐ型ウエル
４５ ゲート絶縁膜
４５ａ 絶縁膜
４６ ゲート電極
４７ サイドウォールスペーサ
４８ ｎ−型オフセットドレイン領域
４９ ｎ型オフセットドレイン領域
５０ ｎ＋型ドレイン領域
５１ ｎ−型ソース領域
５２ ｎ＋型ソース領域
５４，５４ｂ 溝
５５，５５ｂ，１５５ ｐ型打抜き層
５６，５６ｂ，１５６ ｐ＋型半導体領域
６１ 絶縁膜
６２，６２ｂ コンタクトホール
６３，６３ｂ プラグ
６４ 配線
６５ａ ソース電極
６５ｂ ドレイン電極
６６ａ，６６ｂ，１６６ 容量素子
６７ａ，６７ｂ，１６７ 下部電極
７１ 絶縁膜
７２，７２ａ スルーホール
７３，７３ａ プラグ
７４，７４ａ，７４ｂ 開口部
７５ 絶縁膜
８１ 配線
８２ａ ソース配線
８２ｂ ドレイン配線
８３ａ，８３ｂ，１８３ 上部電極
９１ 絶縁膜
９２ 配線
９３ スルーホール
９４ プラグ
９５ インダクタ素子
９６ 絶縁膜
９７ 裏面電極
１０２Ａ１，１０２Ａ２ 増幅段
１０３ 入力端子
１０４ 整合回路
１０５ 出力端子
１０６ 整合回路
１０７ 整合回路
１０８ 制御回路
Ｃｐ１〜Ｃｐ９ 容量素子
Ｉｄ１，Ｉｄ２ インダクタ素子
ＭＳＬ１，ＭＳＬ２ マイクロストリップライン

Claims (20)

  1. ＭＩＳＦＥＴにより形成された電力増幅回路を含む半導体装置であって、
    半導体基板と、
    前記半導体基板の主面に形成された前記ＭＩＳＦＥＴと、
    前記半導体基板上に形成され、それぞれ、下部電極と前記下部電極上の容量絶縁膜と前記容量絶縁膜上の上部電極とを有する前記電力増幅回路の整合回路用の複数の容量素子と、
    を備え、
    前記複数の容量素子は、容量素子を構成する２つの電極の両方がグランド電位以外に接続されるべき第１種類の容量素子と、容量素子を構成する２つの電極の一方がグランド電位に接続されるべき第２種類の容量素子とからなり、
    前記第１種類の容量素子の前記下部電極は、それよりも上層の配線に電気的に接続され、
    前記第２種類の容量素子の前記下部電極は、それよりも上層の配線を介さないで前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記下部電極は、タングステン膜により形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記下部電極は、５０〜３００ｎｍの厚みのタングステン膜により形成されていることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記容量絶縁膜は、窒化シリコン膜により形成されていることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記上部電極は、アルミニウム膜またはアルミニウム合金膜により形成されていることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記配線は、アルミニウム膜またはアルミニウム合金膜により形成されていることを特徴とする半導体装置。
  7. 請求項１記載の半導体装置において、
    前記半導体基板はグランド電位に接続されることを特徴とする半導体装置。
  8. 請求項１記載の半導体装置において、
    前記半導体基板の裏面に形成された裏面電極を更に有することを特徴とする半導体装置。
  9. 請求項１記載の半導体装置において、
    前記ＭＩＳＦＥＴは、ＬＤＭＯＳＦＥＴであることを特徴とする半導体装置。
  10. 請求項１記載の半導体装置において、
    前記ＭＩＳＦＥＴのソースが前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
  11. 請求項１記載の半導体装置において、
    前記半導体基板と前記第２種類の容量素子の前記下部電極との間に形成された絶縁膜と、前記絶縁膜の開口部内に形成された導電体部とを更に備え、
    前記第２種類の容量素子の前記下部電極は、前記導電体部を介して前記半導体基板に電気的に接続されていることを特徴とする半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記導電体部は前記第２種類の容量素子の前記下部電極の下に位置していることを特徴とする半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記導電体部は、前記第２種類の容量素子の前記下部電極と前記容量絶縁膜とが接する領域の下に位置していることを特徴とする半導体装置。
  14. 請求項１１記載の半導体装置において、
    前記導電体部は、タングステンプラグであることを特徴とする半導体装置。
  15. 請求項１記載の半導体装置において、
    前記第１種類の容量素子の前記下部電極は、それよりも上層の前記配線を介して、前記半導体装置に形成された他の素子または端子に電気的に接続されていることを特徴とする半導体装置。
  16. 請求項１記載の半導体装置において、
    前記第１種類の容量素子の前記下部電極は、前記第１種類の容量素子の前記上部電極と同層の導電体膜により形成された前記配線に電気的に接続されていることを特徴とする半導体装置。
  17. 請求項１記載の半導体装置において、
    前記半導体装置は、高周波電力増幅モジュール用の半導体装置であることを特徴とする半導体装置。
  18. 請求項１記載の半導体装置において、
    前記複数の容量素子は、前記電力増幅回路の出力用の整合回路に用いられる前記第２種類の容量素子を含み、
    前記電力増幅回路の前記出力用の整合回路に用いられる前記第２種類の容量素子の前記上部電極を接続すべき伝送線路は、前記半導体装置には形成されておらず、前記半導体装置を搭載する配線基板に形成されていることを特徴とする半導体装置。
  19. 請求項１記載の半導体装置において、
    前記半導体基板上に形成された複数の配線層を更に備え、
    前記下部電極は、前記複数の配線層のうちの最下層の配線層により形成され、
    前記上部電極は、前記複数の配線層のうちの前記最下層の配線層よりも１つ上層の配線層により形成されていることを特徴とする半導体装置。
  20. 請求項１記載の半導体装置において、
    前記半導体基板上に形成された第１絶縁膜と、前記第１絶縁膜上に形成された第２絶縁膜とを更に備え、
    前記下部電極は前記第１絶縁膜上に形成され、
    前記第２絶縁膜は前記下部電極を覆うように前記第１絶縁膜上に形成され、
    前記第２絶縁膜には、底部で前記下部電極を露出する開口部が形成され、
    前記開口部の底部で露出する前記下部電極上に前記容量絶縁膜が形成され、
    前記開口部内の前記容量絶縁膜上に前記上部電極が形成されていることを特徴とする半導体装置。
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* Cited by examiner, † Cited by third party
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JP2016171170A (ja) * 2015-03-12 2016-09-23 日本電信電話株式会社 集積回路内信号伝播構造
JP2017092275A (ja) * 2015-11-11 2017-05-25 三菱電機株式会社 半導体装置

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8242605B2 (en) 2009-06-29 2012-08-14 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
JP2011040882A (ja) * 2009-08-07 2011-02-24 Sony Corp 高周波デバイス
JP2016171170A (ja) * 2015-03-12 2016-09-23 日本電信電話株式会社 集積回路内信号伝播構造
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