JP5042492B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に、ＲＦ（Radio Frequency）パワーモジュールに搭載される半導体装置に適用して有効な技術に関するものである。
特開平１０−２７８４６号公報（特許文献１）には、隣り合う配線同士を異なる配線層によって形成することによって、両配線を同一配線層によって形成する場合に比べて実際の配線間距離を大きくとることを可能とし、集積度の向上を図りつつ配線間容量の増大を防止する技術が開示されている。
また、特開２０００−３２３７１９号公報（特許文献２）には、半導体支持基板と、半導体支持基板上に絶縁層を介して形成されたウエル領域とを短絡する低抵抗短絡層をゲート電極下の前記絶縁層に貫設し、半導体支持基板をソース電極に電気的に接続して接地することにより、オン抵抗を増大させることなく破壊耐量の向上が可能な半導体装置について開示されている。
また、特開２００２−９４０５４号公報（特許文献３）には、ｎ型半導体領域（ドレイン・オフセット層）の上部にソースと同電位でゲート電極よりも薄い膜厚のシールド導電層を設け、このシールド導電層と他の電極配線とを、ドレイン電極、シールド導電膜、ゲート電極、ソース電極、ゲート短絡用配線の順で配置した、出力電力特性および高周波特性が良好な増幅素子用パワーＭＯＳＦＥＴが開示されている。
また、特開２００１−９４０９４号公報（特許文献４）には、ソース領域、ドレイン領域およびリーチスルー領域上に電極引き出し用の導体プラグを設け、その導体プラグに第１配線層を接続し、さらにそれら第１配線層に対して、導体プラグ上で裏打ち用の第２配線層を接続したドレインオフセット領域を有する高周波増幅用ＭＯＳＦＥＴにおいて、微細化およびオン抵抗低減を図る技術が開示されている。
特開平１０−２７８４６号公報 特開２０００−３２３７１９号公報 特開２００２−９４０５４号公報 特開２００１−９４０９４号公報
近年、ＧＳＭ（Global System for Mobile Communications）方式、ＰＣＳ（Personal Communication Systems）方式、ＰＤＣ（Personal Digital Cellular）方式、およびＣＤＭＡ（Code Division Multiple Access）方式といった通信方式に代表される移動体通信機器が世界的に普及している。一般に、この種の移動体通信機器は、電波の放射と受信をするアンテナ、電力変調された高周波信号を増幅してアンテナへ供給する高周波電力増幅器（ＲＦパワーモジュール）、アンテナで受信した高周波信号を信号処理する受信部、これらの制御を行う制御部、そしてこれらに電源電圧を供給する電池（バッテリー）で構成される。
移動体通信機器のＲＦパワーモジュールの電力増幅回路に用いられる増幅素子としては、ＨＢＴ、ＨＥＭＴなどの化合物半導体デバイス、シリコンバイポーラトランジスタ、ＬＤＭＯＳＦＥＴ(Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor、横方向拡散ＭＯＳＦＥＴ)などが、目的や状況に応じて使用されている。
また、近年、移動体通信機器の多機能化に伴って、ＲＦパワーモジュールの小型化要求が強くなっており、ＲＦパワーモジュールに含まれる増幅素子についてもチップ面積の縮小が求められている。本発明者らは、その増幅素子であるＬＤＭＯＳＦＥＴのチップ面積を縮小する技術について検討している、その中で、本発明者らは、以下のような課題を見出した。その課題について、図３８〜図４２を用いて説明する。
図３８は、本発明者らが検討したＬＤＭＯＳＦＥＴが形成されたチップの要部平面図であり、ＬＤＭＯＳＦＥＴの基本セルを示している。また、図３９は、図３８中のＡ−Ａ線およびＢ−Ｂ線に沿った断面を示したものである。
本発明者らが検討したＬＤＭＯＳＦＥＴは、ソース電極が半導体基板（以下、単に基板と記す）１０１の裏面に形成された金属電極１０２となり、ソース電位を基板１０１の裏面から取得する構造を有している。このような構造は、ソース電極を基板の主面に配置したパッドから形成した場合に比べて、ソースの寄生インダクタンスを低減することができ、電力利得などの高周波特性の面で優れている。ただし、基板１０１の主面のソース領域１０３と金属電極１０２とを電気的に導通させるための打ち抜き層１０４が必要となる。この打ち抜き層１０４は、図３８および図３９中で破線にて示した領域である。基板１０１の主面に形成されたドレイン領域１０５は、上層の配線１０６、１０７、１０８および配線１０８の一部であるドレインパッド（ドレイン電極）１０９と電気的に接続されている。ゲート電極１１０は、配線１０８と同じ配線層に形成されたゲートパッド１１１と電気的に接続されている。
打ち抜き層１０４は、不純物イオンを基板１０１に高濃度かつ高エネルギーで導入することによって形成されている。打ち抜き層１０４をこのような方法で形成した場合には、不純物イオンの注入を行う装置に起因して、不純物イオン導入時のエネルギーおよび濃度には限界がある。そのため、打ち抜き層１０４の寄生抵抗が大きくなってしまう課題が生じる。ＬＤＭＯＳＦＥＴのオン抵抗の増加および相互コンダクタンスの減少といった直流特性の劣化を抑制するためには、打ち抜き層１０４を広く形成して寄生抵抗を低減する手段が考えられる。しかしながら、打ち抜き層１０４が拡大することによってチップ面積の縮小を妨げてしまう課題が生じる。
そこで、ＬＤＭＯＳＦＥＴの基本セルのソース（ソース領域１０３）同士を電気的に接続することによって、打ち抜き層１０４の寄生抵抗を実質的に低減し、打ち抜き層１０４の拡大を抑制する手段が考えられる。すなわち、各ソース領域１０３上に形成され、各ソース領域１０３と電気的に接続する配線１１２、１１３、１１４同士を、配線１１３と同層に形成された配線１１３Ａを介して電気的に接続し、さらに配線１１３Ａ下に配線１１３Ａと電気的に接続する周辺打ち抜き層１０４Ａを形成するものである。ここで、周辺打ち抜き層１０４Ａは、前述の打ち抜き層１０４と同様のものである。
しかしながら、チップ面積を縮小する場合には、ゲート、ドレインおよびソースの各領域を縮小することになる。それに伴って、ソースとドレインとの間に形成される寄生容量が増大し、そのうち、ソース配線である配線１１２、１１３、１１４とドレイン配線である配線１０６、１０７、１０８との間に形成される寄生容量は、平行平板型容量と同様のモデル化ができる。すなわち、図４０に示すように、チップ面積縮小後におけるソース配線とドレイン配線との間の寄生容量Ｃ１は、チップ面積縮小前におけるソース配線とドレイン配線との間の寄生容量Ｃ２より大きくなる。
図４１に示すように、ソース配線とドレイン配線との間隔が狭くなれば、ソース−ドレイン間容量（ＬＤＭＯＳＦＥＴの出力容量）が増加する。さらに、図４２に示すように、ＬＤＭＯＳＦＥＴは、出力容量が増加すると、高周波帯での使用時において電力効率が低下してしまう不具合を招いてしまう。
本発明の目的は、高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小できる技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明による半導体装置は、
第１導電型の半導体基板の主面にて、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、
前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを備えたＬＤＭＯＳＦＥＴを有し、
前記半導体基板の裏面にソース裏面電極が形成され、
前記半導体基板中に、前記ソース領域と前記ソース裏面電極とを電気的に接続する、多結晶シリコンまたは金属を主成分とする第１導電層が形成され、
前記半導体基板の前記主面上に、前記ドレイン領域と電気的に接続する複数層のドレイン配線、および前記ソース領域と電気的に接続する１層以上のソース配線が形成され、
前記ドレイン配線の第１配線層数は、前記ソース配線の第２配線層数より多いものである。
（２）また、本発明による半導体装置は、
第１導電型の半導体基板の主面にて、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、
前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを備えたＬＤＭＯＳＦＥＴを有し、
前記半導体基板の裏面にソース裏面電極が形成され、
前記半導体基板中に、前記ソース領域と前記ソース裏面電極とを電気的に接続する、多結晶シリコンまたは金属を主成分とする第１導電層が形成され、
前記半導体基板の前記主面において、前記ソース領域の表面にはシリコンと金属との化合物層が形成され、
前記半導体基板の前記主面において、前記ドレイン領域と電気的に接続するドレイン電極が形成され、
前記化合物層の鉛直上方には、前記ソース裏面電極と電気的に接続する第１配線は配置されていない。
（３）また、本発明による半導体装置は、
第１導電型の半導体基板の主面にて、チャネル形成領域を挟んで互いに離間して形成された第２導電型のソース領域およびドレイン領域と、
前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを備えたＭＯＳＦＥＴを有し、
前記ドレインは、第２導電型のドレイン低濃度領域と、前記ドレイン低濃度領域と接し、かつ前記チャネル形成領域から離間して形成され、前記ドレイン低濃度領域より不純物濃度が高い第２導電型のドレイン高濃度領域とから形成され、
前記ドレイン低濃度領域は、平面で前記ゲート電極と前記ドレイン高濃度領域との間に配置され、
前記ドレイン高濃度領域は、平面で前記ゲート電極と離間して配置され、
前記半導体基板の裏面にソース裏面電極が形成され、
前記半導体基板中に、前記ソース領域と前記ソース裏面電極とを電気的に接続する、多結晶シリコンまたは金属を主成分とする第１導電層が形成され、
前記半導体基板の前記主面上に、前記ドレイン領域と電気的に接続する第１ドレイン電極と、前記ソース領域と電気的に接続する第１主面ソース電極と、前記ゲート電極、前記第１ドレイン電極および第１主面ソース電極を覆う層間絶縁膜が形成され、
前記層間絶縁膜上に、前記第１ドレイン電極と電気的に接続する第２ドレイン電極が形成され、
前記第２ドレイン電極が配置された配線層では、前記第１主面ソース電極の鉛直上方で前記第１主面ソース電極と電気的に接続する第２主面ソース電極は配置されていない。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
ＬＤＭＯＳＦＥＴを有するチップ内において、ソース・ドレイン間の寄生容量の増加を抑制できるので、高周波特性を低下させることなくＬＤＭＯＳＦＥＴを有するチップの面積を縮小することができる。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。また、実施例等において構成要素等について、「Ａからなる」、「Ａよりなる」と言うときは、特にその要素のみである旨明示した場合等を除き、それ以外の要素を排除するものでないことは言うまでもない。
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
また、本実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
また、本実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。
（実施の形態１）
本実施の形態１の半導体装置は、たとえばＧＳＭ方式のネットワークを利用して情報を伝送するデジタル携帯電話（移動体通信機器）に使用されるＲＦ（Radio Frequency）パワーモジュールなどに搭載されるチップである。
図１は、本実施の形態１のＲＦパワーモジュールＰＭの回路ブロック図である。図１には、たとえばＧＳＭ９００とＤＣＳ１８００との２つの周波数帯が使用可能（デュアルバンド方式）で、それぞれの周波数帯でＧＭＳＫ（Gaussian filtered Minimum Shift Keying）変調方式とＥＤＧＥ（Enhanced Data GSM Environment）変調方式との２つの通信方式を使用可能なＲＦパワーモジュールの回路ブロック図（増幅回路）が示されている。
図１に示されるように、ＲＦパワーモジュールＰＭは、電力増幅回路ＡＭＰ１、ＡＭＰ２、バイアス回路ＢＡＣ１、ＢＡＣ２、電源回路ＰＳＣ１、ＰＳＣ２、整合回路ＡＪＣ１、ＡＪＣ２、ＡＪＣ３、ＡＪＣ４、および検出回路ＤＥＣ１、ＤＥＣ２等を含んでいる。
電力増幅回路ＡＭＰ１は、３つの増幅段ＡＭＰ１１、ＡＭＰ１２、ＡＭＰ１３を含むＧＳＭ９００用の電力増幅回路である。
電力増幅回路ＡＭＰ２は、３つの増幅段ＡＭＰ２１、ＡＭＰ２２、ＡＭＰ２３を含むＤＣＳ１８００用の電力増幅回路である。
バイアス回路ＢＡＣ１は、電力増幅回路ＡＭＰ１の増幅段ＡＭＰ１１〜ＡＭＰ１３にバイアス電圧を印加するバイアス回路である。
バイアス回路ＢＡＣ２は、電力増幅回路ＡＭＰ２の増幅段ＡＭＰ２１〜ＡＭＰ２３にバイアス電圧を印加するバイアス回路である。
電源回路ＰＳＣ１は、電力増幅回路ＡＭＰ１の各増幅段ＡＭＰ１１〜ＡＭＰ１３の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧を生成する電源回路である。
電源回路ＰＳＣ２は、電力増幅回路ＡＭＰ２の各増幅段ＡＭＰ２１〜ＡＭＰ２３の出力用のＬＤＭＯＳＦＥＴのドレイン端子に印加される電源電圧を生成する電源回路である。
整合回路ＡＪＣ１は、ＧＳＭ９００用の入力端子ＩＰＴ１およびＧＳＭ９００用の電力増幅回路ＡＭＰ１（１段目の増幅段ＡＭＰ１１）間の整合回路である。
整合回路ＡＪＣ３は、ＧＳＭ９００用の出力端子ＯＰＴ１およびＧＳＭ９００用の電力増幅回路ＡＭＰ１（３段目の増幅段ＡＭＰ１３）間の出力整合回路である。
整合回路ＡＪＣ２は、ＤＣＳ１８００用の入力端子ＩＰＴ２およびＤＣＳ１８００用の電力増幅回路ＡＭＰ２（１段目の増幅段ＡＭＰ２１）間の整合回路である。
整合回路ＡＪＣ４は、ＤＣＳ１８００用の出力端子ＯＰＴ２およびＤＣＳ１８００用の電力増幅回路ＡＭＰ２（３段目の増幅段ＡＭＰ２３）間の出力整合回路である。
検出回路ＤＥＣ１は、ＧＳＭ９００用の電力増幅回路ＡＭＰ１からの出力（出力信号、出力電力）を検出するための検出回路である。
検出回路ＤＥＣ２は、ＤＣＳ１８００用の電力増幅回路ＡＭＰ２からの出力（出力信号、出力電力）を検出するための検出回路である。
これらの諸回路のうち、ＧＳＭ９００用の電力増幅回路ＡＭＰ１（増幅段ＡＭＰ１１〜ＡＭＰ１３）、ＤＣＳ１８００用の電力増幅回路ＡＭＰ２（増幅段ＡＭＰ２１〜ＡＭＰ２３）、バイアス回路ＢＡＣ１、ＢＡＣ２、検出回路ＤＥＣ１、ＤＥＣ２は、１つのチップＣＨＰ内に形成されている。
また、図示は省略するが、増幅段ＡＭＰ１２〜ＡＭＰ１３間および増幅段ＡＭＰ２１〜ＡＭＰ２３間に整合回路（段間整合回路）を設けることもできる。
ＲＦパワーモジュールＰＭのＧＳＭ９００用の入力端子ＩＰＴ１に入力されたＲＦ入力信号は、整合回路ＡＪＣ１を経てチップＣＨＰに入力され、チップＣＨＰ内の電力増幅回路ＡＭＰ１、すなわち３つの増幅段ＡＭＰ１１〜ＡＭＰ１３で増幅されてチップＣＨＰから出力され、整合回路ＡＪＣ３を経てＧＳＭ９００用の出力端子ＯＰＴ１からＲＦ出力信号として出力される。
ＲＦパワーモジュールＰＭのＤＣＳ１８００用の入力端子ＩＰＴ２に入力されたＲＦ入力信号は、整合回路ＡＪＣ２を経てチップＣＨＰに入力され、チップＣＨＰ内の電力増幅回路ＡＭＰ２、すなわち３つの増幅段ＡＭＰ２１〜ＡＭＰ２３で増幅されてチップＣＨＰから出力され、整合回路ＡＪＣ４を経てＤＣＳ１８００用の出力端子ＯＰＴ２からＲＦ出力信号として出力される。
ＲＦパワーモジュールＰＭのＧＳＭ９００用のバイアス制御信号入力端子ＢＩＴ１に入力されたバイアス制御信号は、バイアス回路ＢＡＣ１に入力され、このバイアス制御信号に基づいて電力増幅回路ＡＭＰ１の増幅段ＡＭＰ１１〜ＡＭＰ１３に印加するバイアス電圧が制御される。
ＲＦパワーモジュールＰＭのＤＣＳ１８００用のバイアス制御信号入力端子ＢＩＴ２に入力されたバイアス制御信号は、バイアス回路ＢＡＣ２に入力され、このバイアス制御信号に基づいて電力増幅回路ＡＭＰ２の増幅段ＡＭＰ２１〜ＡＭＰ２３に印加するバイアス電圧が制御される。
ＧＳＭ９００用の電力増幅回路ＡＭＰ１からの出力（出力信号、出力電力）は、検出回路ＤＥＣ１で検出され、検出回路ＤＥＣ１で検出された検出信号（出力電力検出信号）は、ＲＦパワーモジュールＰＭのＧＳＭ９００用の出力検出信号の出力端子ＯＰＴ３から出力される。
ＤＣＳ１８００用の電力増幅回路ＡＭＰ２からの出力（出力信号、出力電力）は、検出回路ＤＥＣ２で検出され、検出回路ＤＥＣ２で検出された検出信号（出力電力検出信号）は、ＲＦパワーモジュールＰＭのＤＣＳ１８００用の出力検出信号の出力端子ＯＰＴ４から出力される。
上記電力増幅回路ＡＭＰ１、ＡＭＰ２のそれぞれは、上記３段の増幅段ＡＭＰ１１〜ＡＭＰ１３、ＡＭＰ２１〜ＡＭＰ２３として、３個のｎチャネル型ＬＤＭＯＳＦＥＴを順次従属接続した回路構成を有している。すなわち、各増幅段ＡＭＰ１１、ＡＭＰ１２、ＡＭＰ１３、ＡＭＰ２１、ＡＭＰ２２、ＡＭＰ２３がｎチャネル型ＬＤＭＯＳＦＥＴにより形成され、３個のｎチャネル型ＬＤＭＯＳＦＥＴが順次接続されて電力増幅回路ＡＭＰ１が形成され、３個のｎチャネル型ＬＤＭＯＳＦＥＴが順次接続されて電力増幅回路ＡＭＰ２が形成される。
ＲＦパワーモジュールの出力電力を検出する方式のひとつとして、ショットキバリアダイオード（Schottky Barrier Diode：ＳＢＤ、ショットキバリアダイオード）を使用したＳＢＤ検波方式がある。図２は、このＳＢＤ検波方式の検出回路を示す回路図である。本実施の形態１では、ＲＦパワーモジュールＰＭの検出回路ＤＥＣ１、ＤＥＣ２は、図２に示すようなＳＢＤ検波方式の検出回路を用いている。
図２に示すようなＳＢＤ検波方式の検出回路ＤＥＣ１、ＤＥＣ２をＲＦパワーモジュールＰＭに内蔵させることにより、ＲＦパワーモジュールＰＭの電力増幅回路ＡＭＰ１、ＡＭＰ２で増幅され出力される出力電力を、この検出回路ＤＥＣ１、ＤＥＣ２によって高感度で検出することができる。また、マイクロ波帯などで動作させることから、ＰＮ接合ダイオードよりもターンオフ特性の良いショットキバリアダイオードを用いることが好ましい。
ＳＢＤ検波方式の検出回路ＤＥＣ１、ＤＥＣ２は、ショットキバリアダイオード素子ＳＤ１、容量素子Ｃ２２および抵抗素子Ｒ２３により構成されている。もし、ＳＢＤ検波方式の検出回路を構成するこれらの素子を、チップ部品（チップダイオード、チップコンデンサおよびチップ抵抗）などにより形成し、ＲＦパワーモジュールを構成する配線基板（モジュール基板）上に搭載したとすると、ＲＦパワーモジュールの平面寸法が大きくなり、ＲＦパワーモジュールが大型化してしまう不具合が生じる。
ここで、本実施の形態１では、電力増幅回路（ＡＭＰ１、ＡＭＰ２）とともに図２に示すようなＳＢＤ検波方式の検出回路（検出回路ＤＥＣ１、ＤＥＣ２）も同じチップＣＨＰ内に形成（集積化）し、このチップＣＨＰを配線基板（モジュール基板）に搭載して、ＲＦパワーモジュールＰＭを得るものである。
ただし、ＲＦパワーモジュールの出力電力を検出する方式は、本実施の形態１で示したＳＢＤ検波方式に限らず、ＭＯＳＦＥＴを使った検波方式など複数存在し、用途に応じて検波方式を選択することが可能である。
図３は本実施の形態１のＲＦパワーモジュールＰＭの構造を示す上面図（平面図）であり、図４は図３中のＡ−Ａ線に沿った断面を示している。
図３および図４に示される本実施の形態のＲＦパワーモジュールＰＭは、配線基板ＭＢ１と、配線基板ＭＢ１上に搭載（実装）されたチップＣＨＰと、配線基板ＭＢ上に搭載（実装）された受動部品ＰＰ１と、チップＣＨＰおよび受動部品ＰＰ１を含む配線基板ＭＢ１の上面を覆う封止樹脂ＭＲ１とを有している。チップＣＨＰおよび受動部品ＰＰ１は、配線基板ＭＢ１の導体層（伝送線路）に電気的に接続されている。また、ＲＦパワーモジュールＰＭは、たとえば図示しない外部回路基板またはマザーボードなどに実装することもできる。
配線基板ＭＢ１は、たとえば複数の絶縁層（誘電体層）ＩＬ１と、複数の導体層または配線層（図示は省略）とを積層して一体化した多層基板（多層配線基板）である。図４中では、４つの絶縁層ＩＬ１が積層されて配線基板ＭＢ１が形成されているが、積層される絶縁層ＩＬ１の数はこれに限定されるものではなく種々変更可能である。配線基板ＭＢ１の絶縁層ＩＬ１を形成する材料としては、たとえばアルミナ（酸化アルミニウム、Ａｌ２Ｏ３）などのようなセラミック材料を用いることができる。この場合、配線基板ＭＢ１はセラミック多層基板である。配線基板ＭＢ１の絶縁層ＩＬ１の材料は、セラミック材料に限定されるものではなく種々変更可能であり、たとえばガラスエポキシ樹脂などを用いても良い。
配線基板ＭＢ１の上面ＭＢＵ上と下面ＭＢＢ上と絶縁層ＩＬ１間とには、配線形成用の導体層が形成されている。配線基板ＭＢ１の最上層の導体層によって、配線基板ＭＢ１の上面ＭＢＵに導電体からなる基板側端子ＭＢＴが形成され、配線基板３の最下層の導体層によって、配線基板ＭＢ１の下面ＭＢＢに導電体からなる外部接続端子ＯＣＴが形成されている。外部接続端子ＯＣＴは、たとえば図１における入力端子ＩＰＴ１、ＩＰＴ２、出力端子ＯＰＴ１、ＯＰＴ２、バイアス制御信号入力端子ＢＩＴ１、ＢＩＴ２および出力検出信号の出力端子ＯＰＴ３、ＯＰＴ４などに対応するものである。配線基板ＭＢ１の内部、すなわち絶縁層ＩＬ１の間にも導体層が形成されている。また、配線基板ＭＢ１の導体層により形成される配線パターンのうち、基準電位供給用の配線パターン（たとえば配線基板ＭＢ１の下面ＭＢＢの基準電位供給用端子ＧＮＤＴなど）は、絶縁層ＩＬ１の配線形成面の大半の領域を覆うような大きな平面パターンで形成し、伝送線路用の配線パターンは帯状のパターンで形成することができる。
配線基板ＭＢ１を構成する各導体層（配線層）は、必要に応じて絶縁層ＩＬ１に形成されたビアホールＶＨ１内の導体または導体膜を通じて電気的に接続されている。従って、配線基板ＭＢ１の上面ＭＢＵの基板側端子ＭＢＴは、必要に応じて配線基板ＭＢ１の上面ＭＢＵおよび（または）内部の配線層（絶縁層ＩＬ１間の配線層）やビアホールＶＨ１内の導体膜などを介して、配線基板ＭＢ１の下面ＭＢＢの外部接続端子ＯＣＴに電気的に接続されている。なお、ビアホールＶＨ１のうち、チップＣＨＰの下方に設けられたビアホールＶＨＣは、チップＣＨＰで生じた熱を配線基板ＭＢ１の下面ＭＢＢ側に伝導させるためのサーマルビアとして機能させることもできる。
配線基板ＭＢ１のチップＣＨＰ搭載領域には、キャビティと称する平面矩形状の窪みＨＬ１が設けられており、チップＣＨＰは配線基板ＭＢ１の窪みＨＬ１の底面の導体層ＣＮＤ１に、たとえばはんだＳＬＤなどの接合材によりフェイスアップでダイボンディングされている。チップＣＨＰのダイボンディングには、はんだＳＬＤの代わりに銀ペーストなどを用いることもできる。チップＣＨＰの表面（上面）に形成された電極（ボンディングパッド）ＢＰ１は、ボンディングワイヤＢＷ１を介して配線基板ＭＢ１の上面ＭＢＵの基板側端子ＭＢＴに電気的に接続されている。また、チップＣＨＰの裏面には裏面電極ＥＬＢが形成されており、このチップＣＨＰの裏面電極ＥＬＢは、配線基板ＭＢ１の窪みＨＬ１の底面の導体層ＣＮＤ１にはんだＳＬＤなどの接合材により接続（接合）され、さらにビアホールＶＨ１内の導体膜などを介して、配線基板ＭＢ１の下面ＭＢＢの基準電位供給用端子ＧＮＤＴに電気的に接続されている。
受動部品ＰＰ１は、抵抗素子（たとえばチップ抵抗）、容量素子（たとえばチップコンデンサ）またはインダクタ素子（たとえばチップインダクタ）などの受動素子であり、たとえばチップ部品である。受動部品ＰＰ１は、配線基板ＭＢ１の上面ＭＢＵの基板側端子ＭＢＴにはんだＳＬＤ２などの導電性の良い接合材（接着剤）により実装されている。チップＣＨＰまたは受動部品ＰＰ１が電気的に接続された配線基板ＭＢ１の上面ＭＢＵの基板側端子ＭＢＴは、配線基板ＭＢ１の内部の配線層やビアホールＶＨ１内の導体膜などを介して、配線基板ＭＢ１の下面ＭＢＢの外部接続端子ＯＣＴに電気的に接続されている。また、本実施の形態１では、検出回路ＤＥＣ１、ＤＥＣ２用のショットキバリアダイオード素子はチップＣＨＰ内に形成しているので、チップＣＨＰ内に形成されたショットキバリアダイオード以外のショットキバリアダイオード素子は、配線基板ＭＢ１の上面ＭＢＵ上には搭載されていない。
封止樹脂ＭＲ１は、チップＣＨＰ、受動部品ＰＰ１およびボンディングワイヤＢＷ１を覆うように配線基板ＭＢ１上に形成されている。封止樹脂ＭＲ１は、たとえばエポキシ樹脂などの樹脂材料からなり、フィラーなどを含有することもできる。
次に、上記チップＣＨＰ内に形成されたＬＤＭＯＳＦＥＴの製造方法を図５〜図１８を用いて工程順に説明する。本実施の形態１のＬＤＭＯＳＦＥＴの製造方法を説明する図面のうち、図５、図７、図９、図１１、図１３、図１５および図１７は、製造工程中の要部平面図であり、図６、図８、図１０、図１２、図１４、図１６および図１８は、それぞれ図５、図７、図９、図１１、図１３、図１５および図１７中のＢ−Ｂ線に沿った断面を示す要部断面図である。
まず、図５および図６に示すように、ｐ型（第１導電型）単結晶シリコンからなる基板１の主面上に周知のエピタキシャル成長法を用いてｐ型単結晶シリコンからなるエピタキシャル層２を形成する。
続いて、基板１上に膜厚１５０ｎｍ程度の酸化シリコン膜を形成し、その酸化シリコン膜をフォトリソグラフィ技術によってパターニングされたフォトレジスト膜をマスクとしてエッチングする。次いで、残った酸化シリコン膜をマスクとしてエピタキシャル層２の一部をエッチングし、基板１に達する深さ２．２μｍ程度の溝３を形成する。
続いて、高濃度でｐ型不純物（たとえばＢ（ホウ素））がドープされたｐ型多結晶シリコン膜をＣＶＤ法で溝３の内部を含む基板１上に堆積した後、溝３の外部の多結晶シリコン膜をエッチバック法で除去することにより、溝３の内部にｐ型多結晶シリコン膜からなるｐ型打ち抜き層４を形成する。本実施の形態１において、ｐ型打ち抜き層４に含まれるｐ型不純物量は、７×１０２０／ｃｍ３程度とすることを例示できる。このように、不純物を高濃度でドープしたｐ型多結晶シリコン膜を溝３の内部に埋め込むことにより、寄生抵抗の小さいｐ型打ち抜き層（第１導電層）４を形成することができる。また、多結晶シリコン膜に代えて溝３の内部に金属膜（たとえばＷ（タングステン）膜）を埋め込でもよく、その場合にはさらに寄生抵抗の小さい打ち抜き層を形成することができる。
続いて、フォトリソグラフィ技術によりパターニングされた窒化シリコン膜をマスクとしてエピタキシャル層２をエッチングして溝を形成し、その溝内に酸化シリコン膜を埋め込むことによって素子分離領域を形成する。この素子分離領域を形成することにより、基板１の主面ではＬＤＭＯＳＦＥＴのセルが形成される活性領域Ｌが規定される。
次に、図７および図８に示すように、フォトレジスト膜をマスクにしてエピタキシャル層２の一部にホウ素をイオン注入することによって、パンチスルーストッパ用のｐ型ウエル５を形成する。ｐ型ウエル５は、主としてＬＤＭＯＳＦＥＴのソース形成領域とチャネル形成領域とに形成される。イオン注入条件は、たとえば第１回目が加速エネルギー約２００ｋｅＶ、ドーズ量約２．０×１０１３／ｃｍ２、第２回目が加速エネルギー約５０ｋｅＶ、ドーズ量約１．０×１０１３／ｃｍ２である。
続いて、エピタキシャル層２の表面をフッ酸で洗浄した後、基板１を約８００℃で熱処理することによって、エピタキシャル層２の表面に膜厚１１ｎｍ程度の酸化シリコン膜からなるゲート絶縁膜６を形成する。ゲート絶縁膜６は、熱酸化膜に代えて、窒素を含む酸化シリコン膜、いわゆる酸窒化膜を適用してもよい。この場合は、ゲート絶縁膜６の界面におけるホットエレクトロンのトラップを低減することができる。また、熱酸化膜の上部にＣＶＤ法で酸化シリコン膜を堆積し、これら２層の酸化膜でゲート絶縁膜６を構成してもよい。
次に、ゲート絶縁膜６の上部にゲート電極７を形成する。ゲート電極７を形成するには、たとえばゲート絶縁膜６の上部にＣＶＤ法で膜厚２５０ｎｍ程度のノンドープの多結晶シリコン膜を堆積し、その多結晶シリコン膜にｎ型の不純物を導入し、多結晶シリコン膜の上部にＣＶＤ法で膜厚１２５ｎｍ程度の酸化シリコン膜からなるキャップ絶縁膜８を堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜８および多結晶シリコン膜をドライエッチングする。
次に、フォトレジスト膜をマスクにしてエピタキシャル層２の一部にＰ（リン）をイオン注入することによって、ｎ−型（第２導電型）オフセットドレイン領域（ドレイン低濃度領域）９を形成する。ｎ−型オフセットドレイン領域９は、その端部がチャネル形成領域と接するように、ゲート電極７の側壁下部で終端する。ｎ−型オフセットドレイン領域９を形成するためのイオン注入条件は、たとえば加速エネルギー４０ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２である。このように、ｎ−型オフセットドレイン領域９の不純物濃度を低くすることにより、ゲート電極７とドレインとの間に空乏層が広がるようになるので、両者の間に形成される帰還容量（Ｃｇｄ）が低減される。
次に、上記フォトレジスト膜を除去した後、新たなフォトレジスト膜をマスクにしてｐ型ウエル５の表面にＡｓ（ヒ素）をイオン注入することによって、ｎ−型ソース領域１０を形成する。このときのイオン注入条件は、たとえば加速エネルギー１５ｋｅＶ、ドーズ量３．０×１０１５／ｃｍ２である。このように、不純物（Ａｓ）を低加速エネルギーでイオン注入し、ｎ−型ソース領域１０を浅く形成することにより、ソースからチャネル形成領域への不純物の広がりを抑制できるので、しきい値電圧の低下を抑制することができる。
続いて、上記フォトレジスト膜をマスクにしてｐ型ウエル５の表面にＢ（ホウ素）をイオン注入することによって、ｎ−型ソース領域１０の下部にｐ型ハロー領域１１を形成する。この時、基板１の主面に対して３０度の斜め方向から不純物をイオン注入する斜めイオン注入法を用い、たとえば加速エネルギー１５ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２で不純物をイオン注入した後、基板１を９０度回転するという操作を４回繰り返す。ｐ型ハロー領域１１は、必ずしも形成する必要はないが、これを形成した場合は、ソースからチャネル形成領域への不純物の広がりがさらに抑制され、さらに短チャネル効果が抑制されるので、しきい値電圧の低下をさらに抑制することができる。
次に、上記フォトレジスト膜を除去した後、ゲート電極７の側壁にサイドウォールスペーサ１２を形成する。サイドウォールスペーサ１２は、基板１上にＣＶＤ法で酸化シリコン膜を堆積した後、この酸化シリコン膜を異方性エッチングして形成する。サイドウォールスペーサ１２用の酸化シリコン膜は、具体的には有機ソースであるＴＥＯＳ（tetraethyl orthosilicate）を熱分解して形成するＨＬＤ（High Temperature Low Pressure Decomposition）膜が用いられる。ＨＬＤ膜は、膜厚均一性に優れ、また膜中に不純物が拡散し難いという特徴がある。
次に、ドレイン形成領域の上部に開口を有するフォトレジスト膜をマスクにして、ｎ−型オフセットドレイン領域９の一部にＰ（リン）をイオン注入する。このときのイオン注入条件は、たとえば加速エネルギー４０ｋｅＶ、ドーズ量８．０×１０１２／ｃｍ２である。これにより、ｎ−型オフセットドレイン領域９の一部の一部には、ゲート電極７のドレイン側の側壁に形成されたサイドウォールスペーサ１２に対して自己整合的にｎ型オフセットドレイン領域（ドレイン高濃度領域）１３が形成される。
上記イオン注入の加速エネルギーは、ｎ−型オフセットドレイン領域９を形成する際に行うイオン注入の加速エネルギーと同じなので、ｎ型オフセットドレイン領域１３の接合深さは、ｎ−型オフセットドレイン領域９の接合深さとほぼ同じになる。また、ｎ型オフセットドレイン領域１３に注入された不純物は、ｎ−型オフセットドレイン領域９に注入された不純物と同じ導電型の不純物（Ｐ）なので、ｎ型オフセットドレイン領域１３の不純物濃度は、ｎ−型オフセットドレイン領域９の不純物濃度よりも高くなる。すなわち、ｎ型オフセットドレイン領域１３は、ｎ−型オフセットドレイン領域９よりも低抵抗となるので、オン抵抗（Ｒon）を低減することができる。
ｎ−型オフセットドレイン領域９は、ゲート電極７に対して自己整合的に形成されるのに対し、ｎ型オフセットドレイン領域１３は、ゲート電極７の側壁のサイドウォールスペーサ１２に対して自己整合的に形成されることから、ｎ型オフセットドレイン領域１３は、ゲート長方向に沿ったサイドウォールスペーサ１２の膜厚に相当する分、ゲート電極７から離間して形成される。従って、ｎ型オフセットドレイン領域１３の不純物濃度を高くしても、帰還容量（Ｃgd）に及ぼす影響は僅かである。
次に、ｎ−型オフセットドレイン領域９の形成に用いたフォトレジスト膜を除去した後、ｎ型オフセットドレイン領域１３の一部とソース形成領域のｐ型ウエル５のそれぞれの上部に開口を有するフォトレジスト膜をマスクにして、ｎ型オフセットドレイン領域１３とｐ型ウエル５のそれぞれの一部にＡｓ（ヒ素）をイオン注入する。このときのイオン注入条件は、たとえば加速エネルギー６０ｋｅＶ、ドーズ量８．０×１０１５／ｃｍ２である。
上記のイオン注入により、ｎ型オフセットドレイン領域１３の一部には、ｎ型オフセットドレイン領域１３よりも不純物濃度が高く、かつｎ型オフセットドレイン領域１３よりもさらにチャネル形成領域から離間したｎ＋型ドレイン領域（ドレイン高濃度領域）１５が形成される。なお、このとき、高不純物濃度のｎ＋型ドレイン領域１５を低不純物濃度のｎ型オフセットドレイン領域１３やｎ−型オフセットドレイン領域９に比べて浅く形成することにより、ソース、ドレイン間の寄生容量（ドレイン容量）を低減することができる。
また、上記のイオン注入により、ｐ型ウエル５には、ｎ−型ソース領域１０よりも不純物濃度が高く、かつｎ−型ソース領域１０よりも底部の位置が深いｎ＋型ソース領域１６が形成される。ｎ＋型ソース領域１６は、ゲート電極７の側壁のサイドウォールスペーサ１２に対して自己整合的に形成されるので、ゲート長方向に沿ったサイドウォールスペーサ１２の膜厚に相当する分、チャネル形成領域から離間して形成される。
このように、ｎ＋型ソース領域１６をサイドウォールスペーサ１２に対して自己整合的に形成することにより、ｎ＋型ソース領域１６とチャネル形成領域との距離を高精度に規定することができる。他方、ゲート電極７の側壁にサイドウォールスペーサ１２を形成せず、フォトレジスト膜をマスクにしたイオン注入によってチャネル形成領域から離間したｎ＋型ソース領域１６を形成しようとすると、フォトマスクの合わせずれによってｎ＋型ソース領域１６とチャネル形成領域との距離がばらついてしまう。この場合、ｎ＋型ソース領域１６の端部がチャネル形成領域に近づき過ぎると、ｎ＋型ソース領域１６の不純物がチャネル形成領域に拡散し、しきい値電圧がばらついてしまう。他方、ｎ＋型ソース領域１６の端部がチャネル形成領域から離れ過ぎると、ソース抵抗が増加してしまう。
従って、ｎ＋型ソース領域１６をサイドウォールスペーサ１２に対して自己整合で形成する本実施の形態１によれば、ＬＤＭＯＳＦＥＴを微細化した場合でも上記のような問題を回避できるので、ＬＤＭＯＳＦＥＴの微細化を推進することができる。
ここまでの工程により、ｎ−型オフセットドレイン領域９とｎ型オフセットドレイン領域１３とｎ＋型ドレイン領域１５とからなるドレイン、およびｎ−型ソース領域１０とｎ＋型ソース領域１６とからなるソースを有するＬＤＭＯＳＦＥＴが完成する。
ＬＤＭＯＳＦＥＴは、短いチャネル長で高電圧駆動を可能とするために、ゲート電極７の一方（ドレイン）側でｎ−型オフセットドレイン領域（ドレイン低濃度領域）９が形成され、他方（ソース）側のソース形成領域とチャネル形成領域とにｐ型ウエル５が形成されている。また、ｎ−型オフセットドレイン領域内９における電荷量、および平面におけるゲート電極７の端部とｎ＋型ドレイン領域（ドレイン高濃度領域）１５との間の距離は、ＬＤＭＯＳＦＥＴのブレークダウン電圧が最大値となるように最適化しなければならない。
次に、ｎ＋型ドレイン領域１５およびｎ＋型ソース領域１６の形成に用いたフォトレジスト膜を除去した後、ｐ型打ち抜き層４の上部を開口したフォトレジスト膜をマスクにしてｐ型打ち抜き層４の表面にフッ化ホウ素（ＢＦ2）をイオン注入することにより、ｐ＋型半導体領域１７を形成し、ｐ型打ち抜き層４の表面を低抵抗化する。イオン注入条件は、たとえば加速エネルギー６０ｋｅＶ、ドーズ量２．０×１０１５／ｃｍ２である。
次に、ｐ＋型半導体領域１７の形成に用いたフォトレジスト膜を除去した後、図９および図１０に示すように、基板１上にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜２０と膜厚１４００ｎｍ程度の酸化シリコン膜２１とを堆積した後、化学的機械研磨（Chemical Mechanical Polishing）法を用いて酸化シリコン膜２１の表面を平坦化し、続いてフォトレジスト膜をマスクにして酸化シリコン膜２１と窒化シリコン膜２０とをドライエッチングすることにより、ｐ型打ち抜き層４（ｐ＋型半導体領域１７）、ソース（ｎ＋型ソース領域１７）、ドレイン（ｎ＋型ドレイン領域１５）およびゲート電極７のそれぞれの上部にコンタクトホール２２を形成する。
続いて、コンタクトホール２２の内部を含む基板１上にスパッタリング法にて膜厚１０ｎｍ程度のＴｉ（チタン）膜および膜厚５０ｎｍ程度のＴｉＮ（窒化チタン）膜を順次堆積する。次いで、ＣＶＤ法にて基板１上にＷ（タングステン）膜を堆積し、そのＷ膜でコンタクトホール２２を埋め込む。次いで、ＣＭＰ（Chemical Mechanical Polishing）法にて基板１上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去してコンタクトホール２２内にＷ膜、ＴｉＮ膜およびＴｉ膜を残すことにより、コンタクトホール２２内にＷ膜、ＴｉＮ膜およびＴｉ膜からなるプラグ２３を形成する。
次に、図１１および図１２に示すように、基板１上にスパッタリング法にて膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜および膜厚１００ｎｍ程度のＷ膜を順次堆積する。続いて、フォトレジスト膜をマスクとしてこの積層膜をエッチングすることによって、ｎ＋型ソース領域１６およびｐ＋型半導体領域１７と電気的に接続する配線（第１主面ソース電極）２４Ａ、ｎ＋型ドレイン領域１５と電気的に接続する配線（第１ドレイン電極）２４Ｂ、およびゲート電極７と電気的に接続する配線２４Ｃを形成する。
次に、図１３および図１４に示すように、配線２４Ａ、２４Ｂ、２４Ｃの上部にＣＶＤ法で膜厚１１００ｎｍ程度の酸化シリコン膜２６を堆積し、続いて酸化シリコン膜２６の一部をエッチングして配線２４Ｂおよび配線２４Ｃに達するスルーホール２７を形成する。続いて、上記プラグ２３を形成した工程と同様の工程（図９および図１０参照）により、スルーホール２７内にプラグ２８を形成する。
続いて、プラグ２８上を含む酸化シリコン膜２６上に膜厚１０ｎｍ程度のＴｉ膜、膜厚５０ｎｍ程度のＴｉＮ膜、膜厚１０ｎｍ程度のＴｉ膜、膜厚８００ｎｍ程度のＡｌ膜、膜厚１０ｎｍ程度のＴｉ膜、および膜厚７５ｎｍ程度のＴｉＮ膜を順次積層して積層膜を形成する。次いで、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングし、ＬＤＭＯＳＦＥＴのドレイン（ｎ−型オフセットドレイン領域９、ｎ型オフセットドレイン領域１３およびｎ＋型ドレイン領域１５）および配線２４Ｂと電気的に接続する配線（第２ドレイン電極）２９Ｂと、ゲート電極７および配線２４Ｃと電気的に接続する配線２９Ｃとを形成する。
次に、図１５および図１６に示すように、配線２９Ｂ、２９Ｃ上を含む酸化シリコン膜２６上にＣＶＤ法で膜厚１６００ｎｍ程度の酸化シリコン膜３０を堆積する。続いて酸化シリコン膜３０の一部をエッチングして配線２９Ｂおよび配線２９Ｃに達するスルーホール３１を形成する。なお、配線２９Ｃに達するスルーホール３１は、図１５および図１６では図示されない領域に形成される。続いて、上記プラグ２３、２８を形成した工程と同様の工程により、スルーホール３１内にプラグ３２を形成する。
次に、図１７および図１８に示すように、プラグ３２上を含む酸化シリコン膜３０上に膜厚１０ｎｍ程度のＴｉ膜、膜厚２０００ｎｍ程度のＡｌ膜、および膜厚７５ｎｍ程度のＴｉＮ膜を順次積層して積層膜を形成する。次いで、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングし、ＬＤＭＯＳＦＥＴのドレイン（ｎ−型オフセットドレイン領域９、ｎ型オフセットドレイン領域１３およびｎ＋型ドレイン領域１５）および配線２４Ｂ、２９Ｂと電気的に接続する配線（第２ドレイン電極）３３と、ゲート電極７および配線２４Ｃ、２９Ｃと電気的に接続する配線とを形成する。なお、ゲート電極７および配線２４Ｃ、２９Ｃと電気的に接続する配線は、図１７および図１８に示されない領域にて形成される。配線３３の一部は後の工程にて後述するドレインパッドとなり、ゲート電極７および配線２４Ｃ、２９Ｃと電気的に接続する配線の一部は後の工程にて後述するゲートパッドとなる。
次に、配線３３とゲート電極７および配線２４Ｃ、２９Ｃと電気的に接続する配線とを含む酸化シリコン膜３０上に、ＣＶＤ法にて膜厚８００ｎｍ程度の酸化シリコン膜３４および膜厚３００ｎｍの窒化シリコン膜３５を堆積する。
続いて、フォトレジスト膜をマスクとして窒化シリコン膜３５および酸化シリコン膜３４をエッチングし、配線３３に達する開口部と、ゲート電極７および配線２４Ｃ、２９Ｃと電気的に接続する配線に開口部を開口する。それにより、配線３３の一部からなるドレインパッド（ドレイン電極）３３Ａと、ゲート電極７および配線２４Ｃ、２９Ｃと電気的に接続する配線の一部からなるゲートパッド（図示は省略）とを形成する。
次に、基板１の裏面を２８０ｎｍ程度研磨し、続いて基板１の裏面にソース裏面電極３６を形成する。ソース裏面電極３６は、たとえば膜厚６００ｎｍ程度のＮｉ（ニッケル）−Ｃｕ（銅）合金膜をスパッタリング法で堆積することによって形成することができる。
その後、基板１を分割領域（図示は省略）に沿って切断することにより、個々のチップＣＨＰへ個片化した後、ソース裏面電極３６を介して配線基板ＭＢ１に半田付けし、本実施の形態１の半導体装置を製造する。
上記の本実施の形態１によれば、ｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成している。そのため、ｐ型打ち抜き層４の寄生抵抗を実質的に低減するためにＬＤＭＯＳＦＥＴの基本セルのソース（ｎ＋型ソース領域およびｐ＋型半導体領域１７）同士を電気的に接続する配線（以降、ソース配線と記す）は配線２４Ａのみとし、それ以外のソース配線（第２主面ソース電極）をソース上に形成せずに済む。つまり、ソース配線を形成する配線層数（第２配線層数）は、ドレイン配線（配線２４Ｂ、２９Ｂ、３３）を形成する配線層数（第１配線層数）より少なくなっている。それにより、ドレイン配線とソース配線との間の寄生容量（出力容量）を大幅に低減することができる。本発明者らが行った実験によれば、配線２４Ａ上にもソース配線が形成されている構造（従来構造）に比べて、本実施の形態１の構造は、ＬＤＭＯＳＦＥＴの出力容量を約３０％低減することができた（図１９参照）。
増幅素子であるＬＤＭＯＳＦＥＴにおいて、その寄生容量は高周波出力特性に大きな影響を与えるものであり、出力容量が大きくなれば高周波帯での動作においてインピーダンス値が小さくなることから、ＬＤＭＯＳＦＥＴに流れ込む電流が増加する。また、ＬＤＭＯＳＦＥＴは寄生抵抗も有していることから、流れ込む電流が増加すればその寄生抵抗によって生じる損失（消費される電力）も増加する。そのため、出力容量が大きくなると、増幅素子としての電力効率の低下を招いてしまう不具合が存在する。一方で、出力容量が小さくなれば、ＬＤＭＯＳＦＥＴに流れ込む電流も小さくなるので、増幅素子としての電力効率を向上することができる。ここで、図２０は、従来構造のＬＤＭＯＳＦＥＴおよび本実施の形態１のＬＤＭＯＳＦＥＴのそれぞれにおける、出力電力Ｐｏｕｔ（ｄＢｍ）に対する電力効率ＰＡＥ（％）の関係を示したもので、ＬＤＭＯＳＦＥＴの動作周波数ｆが９００ＭＨｚである場合のグラフを示している。図２０に示すように、本実施の形態１のＬＤＭＯＳＦＥＴによれば、従来構造のＬＤＭＯＳＦＥＴに比べて出力効率ＰＡＥ（％）を約２％向上することができる。
また、本実施の形態１によれば、ｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成している。そのため、ＬＤＭＯＳＦＥＴの基本セルのソース同士を電気的に接続するためのｐ型打ち抜き層４については省略できる。それにより、チップＣＨＰを小型化することが可能となる。また、チップＣＨＰの面積を小型化するためにソース・ドレイン間を近づけても、配線２４Ａ以外のソース配線は存在しないことから、ソース配線とドレイン配線との間の寄生容量が増加してしまうことを防ぐことができる。すなわち、本実施の形態１によれば、ＬＤＭＯＳＦＥＴの高周波特性を低下させることなくチップＣＨＰの小型化を実現することが可能となる。
（実施の形態２）
図２１は、本実施の形態２におけるチップＣＨＰ内の要部断面図を示したものである。
本実施の形態２では、前記実施の形態１における配線２４Ａ（たとえば図１８参照）および配線２４Ａに接続するプラグ２３（たとえば図１８参照）を省略し、ｎ＋型ソース領域１６およびｐ＋型半導体領域１７の表面に、たとえばＣｏ（コバルト）とシリコンとによるシリサイド層（化合物層）２４Ｄを設けたものである。このようなシリサイド層２４Ｄを設けることにより、前記実施の形態１で示した配線（第１配線）２４Ａおよび配線２４Ａに接続するプラグ（第１配線）２３がなくとも、シリサイド層２４Ｄを介することによって、ｎ＋型ソース領域１６からｐ＋型半導体領域１７へ、ｐ＋型半導体領域１７からｐ型打ち抜き層４へ、ｐ型打ち抜き層４からソース裏面電極３６へソース電流を流すことが可能となる。それにより、ソース配線の高さは前記実施の形態１より低くなり、ソース配線とドレイン配線とが対向する面積は前記実施の形態１より小さくなる。このため、前記実施の形態１に比べてソース配線とドレイン配線との間の寄生容量を低減することができる。
また、ＬＤＭＯＳＦＥＴの基本セル間でソース同士をソース配線によって電気的に接続しない構造としただけでは、ソースの寄生抵抗が大きくなってしまい、ＬＤＭＯＳＦＥＴのオン抵抗の増加および相互コンダクタンスの減少等の直流特性が劣化してしまう不具合発生の虞がある。しかしながら、本実施の形態２によれば、前記実施の形態１と同様にｐ型打ち抜き層４を不純物を高濃度でドープした低抵抗のｐ型多結晶シリコン膜もしくは低抵抗の金属膜から形成しているので、ｐ型打ち抜き層４の単位面積当たりの抵抗値を小さくすることができる。それにより、ソースの寄生抵抗の増大を抑制できるので、ＬＤＭＯＳＦＥＴの直流特性の劣化を防ぐことが可能となる。
上記のシリサイド層２４Ｄを形成するには、ｐ＋型半導体領域１７を形成した後（図８参照）、図２２に示すように、ｎ＋型ソース領域１６およびｐ＋型半導体領域１７上以外の領域をフォトレジスト膜ＲＥＳＩで覆う。次いで、そのフォトレジスト膜ＲＥＳＩをマスクとしてｎ＋型ソース領域１６およびｐ＋型半導体領域１７の表面の酸化膜をエッチングして除去する。次いで、フォトレジスト膜ＲＥＳＩをマスクとして基板１上に、たとえばコバルト膜２４Ｅを堆積した後に、基板１に熱処理を施すことによってコバルト膜２４Ｅと基板１（エピタキシャル層２）を形成するシリコンとを反応させることによってｎ＋型ソース領域１６およびｐ＋型半導体領域１７の表面にシリサイド層２４Ｄを形成することができる。
また、上記の本実施の形態２の説明では、ソース配線である配線２４Ａを省略する場合について記述したが、図２３に示すように、配線２４Ａを形成してもよい。この場合、図２１に示した構造に比べてｎ＋型ソース領域１６からｐ型打ち抜き層４に至る経路の寄生抵抗をさらに低減することができる。また、ＬＤＭＯＳＦＥＴの出力容量も低減することができる。本発明者らが行った実験によれば、このような本実施の形態２の構造は、配線２４Ａ上にもソース配線が形成されている構造（従来構造）に比べて、ＬＤＭＯＳＦＥＴの出力容量を約３４％低減することができた（図２４参照）。
また、図２５は、従来構造のＬＤＭＯＳＦＥＴ、前記実施の形態１のＬＤＭＯＳＦＥＴおよび本実施の形態２のＬＤＭＯＳＦＥＴのそれぞれにおける、出力電力Ｐｏｕｔ（ｄＢｍ）に対する電力効率ＰＡＥ（％）の関係を示したもので、ＬＤＭＯＳＦＥＴの動作周波数ｆが９００ＭＨｚである場合のグラフを示している。図２５に示すように、本実施の形態２のＬＤＭＯＳＦＥＴによれば、従来構造のＬＤＭＯＳＦＥＴに比べて出力効率ＰＡＥ（％）を約２％向上することができる。
上記の本実施の形態２によっても前記実施の形態１と同様の効果を得ることができる。
（実施の形態３）
本実施の形態３は、前記実施の形態１、２で示したチップＣＨＰ内にＬＤＭＯＳＦＥＴ以外の素子も形成されている場合のものである。
図２６は、本実施の形態３のチップＣＨＰの要部平面図である。本実施の形態３においては、チップＣＨＰ内には、ＬＤＭＯＳＦＥＴ等の能動素子４１と、容量４２および抵抗４３等の受動素子とが形成されており、これら能動素子４１および受動素子は、前記実施の形態１にて説明した電力増幅回路ＡＭＰ１、ＡＭＰ２（図１参照）を形成している。また、チップＣＨＰの主面には、これら能動素子４１および受動素子と電気的に接続するボンディングパッドＢＰ１（図３も参照）が形成されている。このような本実施の形態３のチップＣＨＰの製造工程について図２７〜図３７を用いて説明する。本実施の形態３のチップＣＨＰの製造方法を説明する図面のうち、図２７、図２９、図３１、図３３および図３５は、製造工程中の要部平面図であり、図２８、図３０、図３２、図３４、図３６および図３７は、それぞれ図２７、図２９、図３１、図３３および図３５中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を示す要部断面図である。
本実施の形態３のチップＣＨＰの製造工程は、前記実施の形態１のＬＤＭＯＳＦＥＴの製造工程におけるゲート絶縁膜６を形成する工程９（図８参照）までは同様である。その後、図２７および図２８に示すように、たとえばゲート絶縁膜６の上部にＣＶＤ法で膜厚２５０ｎｍ程度のノンドープの多結晶シリコン膜を堆積し、その多結晶シリコン膜にｎ型の不純物を導入し、多結晶シリコン膜の上部にＣＶＤ法で膜厚１２５ｎｍ程度の酸化シリコン膜からなるキャップ絶縁膜８を堆積した後、フォトレジスト膜をマスクにしてキャップ絶縁膜８および多結晶シリコン膜をドライエッチングする。それにより、活性領域Ｌ上にはゲート電極７を形成し、素子分離領域ＤＳ上に抵抗４３を形成する。
続いて、前記実施の形態１と同様の工程にてｎ−型オフセットドレイン領域９、ｎ−型ソース領域１０、ｐ型ハロー領域１１、サイドウォールスペーサ１２、ｎ型オフセットドレイン領域１３、ｎ＋型ドレイン領域１５、ｎ＋型ソース領域およびｐ＋型半導体領域１７を形成する。サイドウォールスペーサ１２は、抵抗４３の側壁にも形成される。
次に、図２９および図３０に示すように、前記実施の形態２において図２２を用いて説明した工程と同様の工程により、ｎ＋型ソース領域１６およびｐ＋型半導体領域１７の表面にシリサイド層２４Ｄを形成する。
続いて、基板１上に窒化シリコン膜２０と酸化シリコン膜２１とを堆積した後、化学的機械研磨法を用いて酸化シリコン膜２１の表面を平坦化する。次いで、フォトレジスト膜をマスクにして酸化シリコン膜２１と窒化シリコン膜２０とをドライエッチングすることにより、ｐ型打ち抜き層４（ｐ＋型半導体領域１７）、ソース（ｎ＋型ソース領域１７）、ドレイン（ｎ＋型ドレイン領域１５）、ゲート電極７および抵抗４３のそれぞれの上部にコンタクトホール２２を形成する。
続いて、コンタクトホール２２の内部を含む基板１上にスパッタリング法にて膜厚１０ｎｍ程度のＴｉ膜および膜厚５０ｎｍ程度のＴｉＮ膜を順次堆積する。次いで、ＣＶＤ法にて基板１上にＷ（タングステン）膜を堆積し、そのＷ膜でコンタクトホール２２を埋め込む。次いで、ＣＭＰ法にて基板１上のＷ膜、ＴｉＮ膜およびＴｉ膜を除去してコンタクトホール２２内にＷ膜、ＴｉＮ膜およびＴｉ膜を残すことにより、コンタクトホール２２内にＷ膜、ＴｉＮ膜およびＴｉ膜からなるプラグ２３を形成する。
続いて、基板１上にスパッタリング法にて膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜および膜厚１００ｎｍ程度のＷ膜を順次堆積する。続いて、フォトレジスト膜をマスクとしてこの積層膜をエッチングすることによって、ｎ＋型ソース領域１６およびｐ＋型半導体領域１７と電気的に接続する配線２４Ａ、ｎ＋型ドレイン領域１５と電気的に接続する配線２４Ｂ、ゲート電極７と電気的に接続する配線２４Ｃ、抵抗４３と電気的に接続する配線２４Ｆ、および容量４２の容量電極となる下部電極２４Ｇを形成する。
次に、図３１および図３２に示すように、配線２４Ａ、２４Ｂ、２４Ｃ、２４Ｆおよび下部電極２４Ｇの上部にＣＶＤ法で膜厚１１００ｎｍ程度の酸化シリコン膜２６を堆積し、続いて酸化シリコン膜２６の一部をエッチングして配線２４Ｂ、２４Ｃ、２４Ｆおよび下部電極２４Ｇに達するスルーホール２７を形成する。続いて、上記プラグ２３を形成した工程と同様の工程により、スルーホール２７内にプラグ２８を形成する。
次に、図３３および図３４に示すように、フォトレジスト膜をマスクとしたエッチングにより、下部電極２４Ｇ上の酸化シリコン膜２６に下部電極２４Ｇに達する開口部２６Ａを形成する。続いて、開口部２６Ａ内を含む酸化シリコン膜２６上に窒化シリコン膜を堆積した後、フォトレジスト膜をマスクとしたエッチングによってその窒化シリコン膜をエッチングして開口部２６Ａ内にその窒化シリコン膜を残し、開口部２６Ａ内にその窒化シリコン膜からなる容量４２の容量絶縁膜２６Ｂを形成する。
次に、図３５および図３６に示すように、プラグ２８および容量絶縁膜２６Ｂ上を含む酸化シリコン膜２６上に膜厚１０ｎｍ程度のＴｉ膜、膜厚５０ｎｍ程度のＴｉＮ膜、膜厚１０ｎｍ程度のＴｉ膜、膜厚８００ｎｍ程度のＡｌ膜、膜厚１０ｎｍ程度のＴｉ膜、および膜厚７５ｎｍ程度のＴｉＮ膜を順次積層して積層膜を形成する。次いで、フォトレジスト膜をマスクとしたエッチングによりこの積層膜をパターニングする。それにより、ＬＤＭＯＳＦＥＴのドレイン（ｎ−型オフセットドレイン領域９、ｎ型オフセットドレイン領域１３およびｎ＋型ドレイン領域１５）および配線２４Ｂと電気的に接続する配線２９Ｂと、ゲート電極７および配線２４Ｃと電気的に接続する配線２９Ｃと、抵抗４３と電気的に接続する配線２９Ｄと、下部電極２４Ｇと電気的に接続する配線２９Ｅと、容量４２の上部電極とを形成する。ここまでの工程により、下部電極２４Ｇ、容量絶縁膜２６Ｂおよび上部電極２９Ｆからなる容量４２が完成する。
その後、前記実施の形態１において図１５〜図１８を用いて説明した工程を経て、図３７に示すような断面を有する本実施の形態３のチップＣＨＰを形成し、本実施の形態３の半導体装置を製造する。
上記の本実施の形態３によれば、チップＣＨＰにＬＤＭＯＳＦＥＴ４１ばかりでなく、容量４２および抵抗４３も形成する。それにより、チップＣＨＰ内にてＬＤＭＯＳＦＥＴ４１、容量４２および抵抗４３から前述の電力増幅回路ＡＭＰ１、ＡＭＰ２（図１参照）を形成することが可能となる。その結果、チップＣＨＰが搭載される配線基板ＭＢ１（図３および図４参照）に搭載される受動部品ＰＰ１（図３および図４参照）の数も削減することができる。すなわち、ＲＦパワーモジュールＰＭ（図３および図４参照）自体も小型化することができる。
上記の本実施の形態３によっても前記実施の形態１、２と同様の効果を得ることができる。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
前記実施の形態２においては、Ｃｏ膜を用いてシリサイド層を形成する場合について説明したが、Ｃｏ膜以外の金属膜、たとえばＴｉ膜を用いてシリサイド層を形成してもよい。
また、前記実施の形態２においては、シリサイド層を設け、そのシリサイド層を介してＬＤＭＯＳＦＥＴのソース領域とｐ＋型半導体領域（ｐ型打ち抜き層）とを電気的に接続する場合について説明したが、シリサイド層を設ける代わりにソース領域およびｐ＋型半導体領域（ｐ型打ち抜き層上）に金属膜（たとえばタングステン膜）を形成し、その金属膜を介してＬＤＭＯＳＦＥＴのソース領域とｐ＋型半導体領域（ｐ型打ち抜き層）とを電気的に接続する構造としてもよい。
本発明の半導体装置は、たとえばＬＤＭＯＳＦＥＴを含み、ＲＦパワーモジュールに搭載されるチップに適用することができる。
本発明の実施の形態１である半導体装置が搭載されるＲＦパワーモジュールの回路ブロック図である。 ショットキバリアダイオード検波方式の検出回路を示す回路図である。 本発明の実施の形態１であるＲＦパワーモジュールの構造を示す上面図である。 図３中のＡ−Ａ線に沿った断面図である。 本発明の実施の形態１である半導体装置の製造方法を説明する要部平面図である。 図５中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図５に続く半導体装置の製造工程中の要部平面図である。 図７中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図７に続く半導体装置の製造工程中の要部平面図である。 図９中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図９に続く半導体装置の製造工程中の要部平面図である。 図１１中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図１１に続く半導体装置の製造工程中の要部平面図である。 図１３中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図１３に続く半導体装置の製造工程中の要部平面図である。 図１５中のＢ−Ｂ線に沿った断面を示す要部断面図である。 図１５に続く半導体装置の製造工程中の要部平面図である。 図１７中のＢ−Ｂ線に沿った断面を示す要部断面図である。 本発明の実施の形態１である半導体装置の諸特性と本発明者らが検討した半導体装置の諸特性を比較した説明図である。 本発明の実施の形態１である半導体装置および本発明者らが検討した半導体装置における出力電力と電力効率との関係を示した説明図である。 本発明の実施の形態２である半導体装置の要部断面図である。 本発明の実施の形態２である半導体装置の製造工程中の要部断面図である。 本発明の実施の形態２である半導体装置の要部断面図である。 本発明の実施の形態２である半導体装置の諸特性と本発明者らが検討した半導体装置の諸特性を比較した説明図である。 本発明の実施の形態２である半導体装置および本発明者らが検討した半導体装置における出力電力と電力効率との関係を示した説明図である。 本発明の実施の形態３である半導体装置の要部平面図である。 本発明の実施の形態３である半導体装置の製造方法を説明する要部平面図である。 図２７中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を示す要部断面図である。 図２７に続く半導体装置の製造工程中の要部平面図である。 図２９中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を示す要部断面図である。 図２９に続く半導体装置の製造工程中の要部平面図である。 図３１中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を示す要部断面図である。 図３１に続く半導体装置の製造工程中の要部平面図である。 図３３中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を示す要部断面図である。 図３３に続く半導体装置の製造工程中の要部平面図である。 図３５中のＡ−Ａ線、Ｂ−Ｂ線およびＣ−Ｃ線に沿った断面を示す要部断面図である。 図３６に続く半導体装置の製造工程中の要部断面図である。 本発明者らが検討したＬＤＭＯＳＦＥＴが形成されたチップの要部平面図である。 図３８中でＡ−Ａ線で示す位置での断面図である。 本発明者らが検討したＬＤＭＯＳＦＥＴが形成されたチップの要部断面図である。 本発明者らが検討したＬＤＭＯＳＦＥＴが形成されたチップにおけるソース−ドレイン配線間隔と出力容量との関係を示した説明図である。 本発明者らが検討したＬＤＭＯＳＦＥＴが形成されたチップにおける出力容量と電力効率との関係を示した説明図である。
符号の説明
１ 基板
２ エピタキシャル層
３ 溝
４ ｐ型打ち抜き層（第１導電層）
５ ｐ型ウエル
６ ゲート絶縁膜
７ ゲート電極
８ キャップ絶縁膜
９ ｎ−型オフセットドレイン領域（ドレイン低濃度領域）
１０ ｎ−型ソース領域
１１ ｐ型ハロー領域
１２ サイドウォールスペーサ
１３ ｎ型オフセットドレイン領域（ドレイン高濃度領域）
１５ ｎ＋型ドレイン領域（ドレイン高濃度領域）
１６ ｎ＋型ソース領域
１７ ｐ＋型半導体領域
２０ 窒化シリコン膜
２１ 酸化シリコン膜
２２ コンタクトホール
２３ プラグ（第１配線）
２４Ａ 配線（第１配線、第１主面ソース電極）
２４Ｂ 配線（第１ドレイン電極）
２４Ｃ 配線
２４Ｄ シリサイド層（化合物層）
２４Ｅ コバルト膜
２４Ｆ 配線
２４Ｇ 下部電極
２６ 酸化シリコン膜
２６Ａ 開口部
２６Ｂ 容量絶縁膜
２７ スルーホール
２８ プラグ
２９Ｂ 配線（第２ドレイン電極）
２９Ｃ 配線
２９Ｄ、２９Ｅ 配線
２９Ｆ 上部電極
３０ 酸化シリコン膜
３１ スルーホール
３２ プラグ
３３ 配線（第２ドレイン電極）
３３Ａ ドレインパッド（ドレイン電極）
３４ 酸化シリコン膜
３５ 窒化シリコン膜
３６ ソース裏面電極
４１ 能動素子
４２ 容量
４３ 抵抗
１０１ 基板
１０２ 金属電極
１０３ ソース領域
１０４ 打ち抜き層
１０４Ａ 周辺打ち抜き層
１０５ ドレイン領域
１０６、１０７、１０８ 配線（ドレイン配線）
１０９ ドレインパッド（ドレイン電極）
１１０ ゲート電極
１１１ ゲートパッド
１１２、１１３、１１４ 配線（ソース配線）
１１３Ａ 配線
ＡＪＣ１、ＡＪＣ２ 整合回路
ＡＭＰ１、ＡＭＰ２ 電力増幅回路
ＡＭＰ１１〜ＡＭＰ１３、ＡＭＰ２１〜ＡＭＰ２３ 増幅段
ＢＡＣ１、ＢＡＣ２ バイアス回路
ＢＩＴ１、ＢＩＴ２ バイアス制御信号入力端子
ＢＰ１ ボンディングパッド
ＢＷ１ ボンディングワイヤ
Ｃ１、Ｃ２ 寄生容量
Ｃ２２ 容量素子
ＣＨＰ チップ
ＣＮＤ１ 導体層
ＤＥＣ１、ＤＥＣ２ 検出回路
ＤＳ 素子分離領域
ＥＬＢ 裏面電極
ＧＮＤＴ 基準電位供給用端子
ＨＬ１ 窪み
ＩＬ１ 絶縁層
ＩＰＴ１、ＩＰＴ２ 入力端子
Ｌ 活性領域
ＭＢ１ 配線基板
ＭＢＢ 下面
ＭＢＴ 基板側端子
ＭＢＵ 上面
ＭＲ１ 封止樹脂
ＯＣＴ 外部接続端子
ＯＰＴ１〜ＯＰＴ４ 出力端子
ＰＭ ＲＦパワーモジュール
ＰＰ１ 受動部品
ＰＳＣ１、ＰＳＣ２ 電源回路
Ｒ２３ 抵抗素子
ＲＥＳＩ フォトレジスト膜
ＳＤ１ ショットキバリアダイオード素子
ＳＬＤ、ＳＬＤ２ はんだ
ＶＨ１、ＶＨＣ ビアホール

Claims (7)

  1. 第１導電型の半導体基板の主面にて、チャネル形成領域を挟んで互いに離間して形成され、且つ、前記第１導電型と反対の導電型である第２導電型のソース領域およびドレイン領域と、
    前記チャネル形成領域上にゲート絶縁膜を介して形成されたゲート電極とを備えたＬＤＭＯＳＦＥＴを有する半導体装置であって、
    前記半導体基板の裏面にソース裏面電極が形成されており、
    前記半導体基板中に、前記チャネル形成領域および前記ソース裏面電極と電気的に接続し、且つ、多結晶シリコンまたは金属を主成分とする第１導電層が形成されており、
    平面視において、前記ドレイン領域上には、前記ドレイン領域と電気的に接続する複数層のドレイン配線が形成されており、
    平面視において、前記ソース領域上には、前記ソース領域および前記第１導電層と電気的に接続する１層のソース配線が形成され、且つ、前記ソース配線以外の配線が形成されておらず、
    前記半導体基板の前記主面上に下部電極、容量絶縁膜および上部電極を備えた容量素子が形成されており、
    前記下部電極は、前記ソース配線と同じ配線層にて形成されていることを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記半導体基板の前記主面において、前記ソース領域の表面にはシリコンと金属との化合物層が形成されていることを特徴とする半導体装置。
  3. 請求項１記載の半導体装置において、
    前記第１導電層は、第１導電型の不純物イオンが導入された前記多結晶シリコンが主成分であることを特徴とする半導体装置。
  4. 請求項１記載の半導体装置において、
    前記第１導電層は、タングステンが主成分であることを特徴とする半導体装置。
  5. 請求項１記載の半導体装置において、
    前記半導体基板上に、前記ＬＤＭＯＳＦＥＴを覆うように絶縁膜が形成されており、
    前記絶縁膜中には、第１プラグおよび第２プラグが形成されており、
    前記第１プラグは、前記ソース配線と前記ソース領域とを接続しており、
    前記第２プラグは、前記ソース配線と前記第１導電層とを接続していることを特徴とする半導体装置。
  6. 請求項１記載の半導体装置において、
    前記ソース配線は、前記複数層のドレイン配線のうち最下層の配線と同層に形成されていることを特徴とする半導体装置。
  7. 請求項６記載の半導体装置において、
    前記ソース配線の膜厚と、前記最下層の配線の膜厚は、前記最下層の配線よりも上層の配線の膜厚よりも薄いことを特徴とする半導体装置。
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