KR101456712B1 - 반도체 장치 - Google Patents

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사또시 고또
도루 후지오까
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Abstract

휴대 전화기 등에 사용되는 RF 파워 모듈의 소형화를 추진할 수 있는 기술을 제공한다. RF 파워 모듈의 증폭부가 형성되는 반도체 칩의 내부에 방향성 결합기를 형성한다. 반도체 칩의 증폭부로 되는 LDMOSFET의 드레인 영역에 접속하는 드레인 배선(35c)과 동일층에 방향성 결합기의 부선로(32)를 형성한다. 이에 의해, 소정의 드레인 배선(35c)을 주선로라고 하고, 이 주선로에 절연막을 개재하여 평행하게 배치된 부선로(32)로 방향성 결합기를 구성한다.
부선로, 드레인 배선, 반도체 칩, 방향성 결합기, 검파 회로

Description

반도체 장치{SEMICONDUCTOR DEVICE}
본 발명은, 반도체 장치에 관한 것으로, 특히 전력 증폭 기능을 갖는 반도체 장치에 적용하기에 유효한 기술에 관한 것이다.
일본 특허 공개 제2006-237238호 공보(특허 문헌 1)에는, 전력 증폭 회로를 형성한 반도체 칩을 실장 기판 위에 탑재하고, 또한 이 실장 기판 내에 방향성 결합기(커플러)를 형성하는 기술이 기재되어 있다.
[특허 문헌 1] 일본 특허 공개 제2006-237238호 공보
근년, GSM(Global System for Mobile Communications) 방식, PCS(Personal Communication Systems) 방식, PDC(Personal Digital Cellular) 방식 및 CDMA(Code Division Multiple Access) 방식과 같은 통신 방식으로 대표되는 이동체 통신 기기가 세계적으로 보급되어 있다. 일반적으로, 이러한 종류의 이동체 통신 기기는 전파의 방사와 수신을 하는 안테나, 전력 변조된 고주파 신호를 증폭하여 안테나에 공급하는 고주파 전력 증폭기(RF 파워 모듈), 안테나에서 수신한 고주파 신호를 신 호 처리하는 수신부, 이들의 제어를 행하는 제어부, 그리고 이들에 전원 전압을 공급하는 전지(배터리)로 구성된다.
이동체 통신 기기의 RF 파워 모듈의 전력 증폭 회로에 이용되는 증폭 소자로서는, HBT, HEMT 등의 화합물 반도체 디바이스, 실리콘 바이폴라 트랜지스터, LDMOSFET(Laterally Diffused Metal Oxide Semiconductor Field Effect Transistor, 횡방향 확산 MOSFET) 등이, 목적이나 상황에 따라서 사용되고 있다.
또한, 근년 이동체 통신 기기의 다기능화에 수반하여, RF 파워 모듈의 소형화 요구가 강해지고 있다. 본 발명자들은, RF 파워 모듈을 소형화하는 기술에 대해 검토하였다.
RF 파워 모듈에는 전력 증폭 회로가 형성되어 있고, 이 전력 증폭 회로에서 증폭된 출력 신호가 송신된다. 이 RF 파워 모듈은 출력 신호의 전력을 증폭하는 기능을 갖고 있고, 출력 전력은 안정된 일정 출력일 필요가 있다. RF 파워 모듈에서는 전력 증폭 회로에 의한 출력 전력의 증폭을 제어 회로에 의해 제어하고 있다. 즉, RF 파워 모듈에서는 제어 회로에 의해 출력 전력이 일정하게 되도록 제어되지만, 안정적으로 일정하게 된다고는 할 수 없다. 이 때문에, RF 파워 모듈에는 출력 전력을 검출하고, 검출한 출력 전력에 기초하여 RF 파워 모듈로부터 출력되는 출력 전력이 일정하게 되도록 피드백하는 기능이 설정되어 있다. 이 출력 전력을 검출하는 부품은 방향성 결합기(커플러)로 불리고 있다.
도 32에 도시한 바와 같이, 방향성 결합기(102)는 RF 파워 모듈을 구성하는 실장 기판(100) 위에 반도체 칩(101)과는 별도로 정합 회로 등과 함께 실장되어 있 다. 실장 기판(100) 위에 방향성 결합기(102)를 형성하는 경우, 실장 기판(100) 위의 약 1㎟ 정도의 면적을 방향성 결합기(102)가 점유하게 된다. 따라서, 동일하게 실장 기판(100) 위에 탑재되는 정합 회로와 함께 실장 기판(100)의 소형화를 방해하는 요인으로 되고 있다. 특히, 근년 다기능화한 RF 파워 모듈에서는, 실장 기판(100) 위의 선로가 밀집되어 있어, 방향성 결합기(102)를 탑재하는 영역을 확보하는 것이 곤란하게 되고 있다.
또한, 방향성 결합기(102)를 반도체 칩(101)과는 별도로 실장 기판(100)에 탑재하는 경우, 방향성 결합기(102)에서 검출한 전력을 반도체 칩(101)에 형성되어 있는 제어 회로로 되돌릴 필요가 있어, 방향성 결합기(102)와 반도체 칩(101)을 와이어로 접속할 필요가 있다. 이 때문에, 와이어 본딩할 영역을 확보할 필요가 있어, 실장 기판(100)의 소형화가 곤란하게 된다.
본 발명의 목적은, 휴대 전화기 등에 사용되는 RF 파워 모듈의 소형화를 추진할 수 있는 기술을 제공하는 데에 있다.
본 발명의 상기 및 그 밖의 목적과 신규의 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백하게 될 것이다.
본원에서 개시되는 발명 중, 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.
본 발명에 따른 반도체 장치는, 전력 증폭 회로를 포함하는 반도체 칩을 구비하고, 상기 반도체 칩은, (a) 반도체 기판과, (b) 상기 반도체 기판 위에 형성된 상기 전력 증폭 회로를 구성하는 트랜지스터와, (c) 상기 전력 증폭 회로로부터 출력되는 출력 전력을 검출하는 방향성 결합기를 갖는다. 그리고, 상기 방향성 결합기는, (c1) 상기 트랜지스터의 출력 배선을 이용한 주선로와, (c2) 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 검파 회로와 제1 단자가 전기적으로 접속되고, 상기 제1 단자의 타단인 제2 단자가 수동 소자를 통하여 GND와 전기적으로 접속된 부선로를 포함한다. 여기서, 상기 주선로와 상기 부선로는 평행하게 배치되고, 또한 상기 주선로와 상기 부선로 사이에 도전체가 존재하지 않는 것을 특징으로 하는 것이다.
본원에서 개시되는 발명 중, 대표적인 것에 의해 얻어지는 효과를 간단히 설명하면 다음과 같다.
방향성 결합기를 반도체 칩 내에 형성하므로, 휴대 전화기 등에 사용되는 RF 파워 모듈의 소형화를 추진할 수 있다.
이하의 실시 형태에서는 편의상 그 필요가 있을 때에는, 복수의 섹션 또는 실시 형태로 분할하여 설명하지만, 특별히 명시한 경우를 제외하고, 그들은 서로 무관한 것이 아니라, 한쪽은 다른 쪽의 일부 또는 전부의 변형예, 상세, 보충 설명 등의 관계에 있다.
또한, 이하의 실시 형태에서, 요소의 수 등(개수, 수치, 양, 범위 등을 포함함)에 언급하는 경우, 특별히 명시한 경우 및 원리적으로 명백하게 특정한 수로 한 정되는 경우 등을 제외하고, 그 특정한 수에 한정되는 것이 아니라, 특정한 수 이상이어도 이하이어도 된다.
또한, 이하의 실시 형태에서, 그 구성 요소(요소 스텝 등도 포함함)는, 특별히 명시한 경우 및 원리적으로 명백하게 필수라고 생각되는 경우 등을 제외하고, 반드시 필수인 것이 아닌 것은 물론이다.
마찬가지로, 이하의 실시 형태에서, 구성 요소 등의 형상, 위치 관계 등에 언급할 때에는, 특별히 명시한 경우 및 원리적으로 명백하게 그렇지 않다고 생각되는 경우 등을 제외하고, 실질적으로 그 형상 등에 근사 또는 유사한 것 등을 포함하는 것으로 한다. 이 점은, 상기 수치 및 범위에 대해서도 마찬가지이다.
또한, 실시 형태를 설명하기 위한 전체 도면에서, 동일한 부재에는 원칙적으로 동일한 부호를 붙이고, 그 반복된 설명은 생략한다. 또한, 도면을 알기 쉽게 하기 위해 평면도라도 해칭을 붙이는 경우가 있다. 이하에 설명하는 실시 형태에서 기재되어 있는 MOSFET는, MISFET(Metal Insulator Semiconductor Field Effect Transistor)의 일례이며, 본 발명은 게이트 절연막에 산화 실리콘막을 사용하는 경우 외에, 산화 실리콘막보다도 유전률이 높은 고유전률막을 사용하는 경우 등도 포함된다.
<실시 형태 1>
도 1은, 예를 들면 디지털 휴대 전화기에서의 신호 송수신부의 블록도를 도시한 것이다. 도 1에서, 휴대 전화기에서의 신호 송수신부는 디지털 신호 처리부(1), IF(Intermediate Frequency)부(2), 변조 신호원(3), 믹서(4), RF 파워 모 듈(5), 안테나 스위치(6), 안테나(7), 저잡음 증폭기(8)를 갖고 있다.
디지털 신호 처리부(1)는 음성 신호 등의 아날로그 신호를 디지털 처리하여 베이스밴드 신호를 생성할 수 있도록 되어 있고, IF부(2)는 디지털 신호 처리부(1)에서 생성된 베이스밴드 신호를 중간 주파수의 신호로 변환할 수 있도록 되어 있다.
변조 신호원(3)은 주파수가 안정된 수정 발진기 등의 기준 발진기를 사용하여 변조 신호를 얻도록 한 회로이며, 믹서(4)는 주파수를 변환하는 주파수 변환기이다.
RF 파워 모듈(5)은 미약한 입력 신호와 상사한 대전력의 신호를 전원으로부터 공급되는 전력으로 새롭게 생성하여 출력하는 회로이다.
안테나 스위치(6)는 디지털 휴대 전화기에 입력되는 입력 신호와 디지털 휴대 전화기로부터 출력되는 출력 신호를 분리하기 위한 것이다.
안테나(7)는 전파를 송수신하기 위한 것이며, 저잡음 증폭기(8)는 안테나(7)에서 수신한 신호를 증폭하기 위한 것이다.
디지털 휴대 전화기는, 상기한 바와 같이 구성되어 있고, 이하에 그 동작에 대해서 간단히 설명한다. 우선, 신호를 송신하는 경우에 대해서 설명한다. 디지털 신호 처리부(1)에서 음성 신호 등의 아날로그 신호를 디지털 처리함으로써 생성된 베이스밴드 신호는 IF부(2)에서, 중간 주파수의 신호로 변환된다. 계속해서, 이 중간 주파수의 신호는 변조 신호원(3) 및 믹서(4)에 의해, 무선 주파수(RF(Radio Frequency) 주파수)의 신호로 변환된다. 무선 주파수로 변환된 신호 는 RF 파워 모듈(5)에 입력된다. RF 파워 모듈(5)에 입력된 무선 주파수의 신호는 RF 파워 모듈(5)에서 증폭된 후, 안테나 스위치(6)를 통하여 안테나(7)로부터 송신된다.
다음으로, 신호를 수신하는 경우에 대해서 설명한다. 안테나(7)에 의해 수신된 무선 주파수의 신호는 저잡음 증폭기(8)에서 증폭된다. 계속해서, 저잡음 증폭기(8)에서 증폭된 신호는 변조 신호원(3) 및 믹서(4)에 의해, 중간 주파수의 신호로 변환된 후, IF부(2)에 입력된다. IF부(2)에서는 중간 주파수의 신호의 검파가 행해져, 베이스밴드 신호가 추출된다. 그 후, 이 베이스밴드 신호는 디지털 신호 처리부(1)에서 처리되어, 음성 신호가 출력된다.
상술한 바와 같이, 디지털 휴대 전화기로부터 신호를 송신할 때, RF 파워 모듈(5)에 의해 신호는 증폭된다. 다음으로, 이 RF 파워 모듈(5)의 구성에 대해서 설명한다. 도 2는, 본 실시 형태 1의 RF 파워 모듈에서의 고주파 증폭 회로의 회로 블록을 도시한 것이다. 도 2를 참조하면서, 고주파 증폭 회로의 회로 블록에 대해서 설명한다.
도 2에서, RF 파워 모듈(5)에 형성되어 있는 고주파 증폭 회로는, 실장 기판(10) 위에 탑재된 반도체 칩(11)과 실장 기판 위에 탑재된 정합 회로(12a, 12b)로 구성되어 있다. 그리고, 반도체 칩(11)에는 증폭 회로(13a)와 증폭 회로(13b)가 형성되어 있다. 증폭 회로(13a)는, 제1 주파수를 이용하고 있고, GSM(Global System for Mobile Communication) 방식의 이용으로, 주파수로서는 GSM 저주파 대역의 824㎒∼915㎒를 사용하고 있는 신호를 증폭할 수 있도록 되어 있다. 또한, 증폭 회로(13b)는 제2 주파수를 이용하고 있고, GSM 고주파 대역의 1710㎒∼1910㎒를 사용하고 있는 신호를 증폭할 수 있도록 되어 있다. 이와 같이, 본 실시 형태 1에서는 반도체 칩(11)에 서로 다른 2개의 주파수대의 신호를 증폭할 수 있도록 되어 있다.
증폭 회로(13a)는 증폭부(14a), 바이어스 회로(15a), 방향성 결합기(16a) 및 검파 회로(17a)를 갖고 있다. 마찬가지로, 증폭 회로(13b)는 증폭부(14b), 바이어스 회로(15b), 방향성 결합기(16b) 및 검파 회로(17b)를 갖고 있다. 또한, 반도체 칩(11)의 내부에는 밴드 절환 스위치(18, 19)와 차동 증폭기(20)가 형성되어 있다.
증폭부(14a)는 단자 Pin1로부터 입력되는 GSM 방식 저주파 대역의 입력 신호를 증폭하는 앰프이며, 예를 들면 3개의 증폭단으로 구성되어 있다. 마찬가지로, 증폭부(14b)는 단자 Pin2로부터 입력되는 GSM 방식 고주파 대역의 입력 신호를 증폭하는 앰프이며, 예를 들면 3개의 증폭단으로 구성되어 있다.
바이어스 회로(15a)는 단자 Vapc로부터 입력되는 파워 제어 전압에 따라서 증폭부(14a)에 바이어스 전압을 인가하여 증폭도를 제어하도록 구성되어 있고, 제어 회로로 되어 있다. 마찬가지로, 바이어스 회로(15b)는 단자 Vapc로부터 입력되는 파워 제어 전압에 따라서 증폭부(14b)에 바이어스 전압을 인가하여 증폭도를 제어하도록 구성되어 있고, 제어 회로로 되어 있다.
방향성 결합기(16a, 16b)는 증폭부(14a, 14b)에서 증폭된 신호의 전력을 검출할 수 있도록 구성되어 있고, 본 실시 형태 1에서는 이 방향성 결합기(16a, 16b)가 반도체 칩(11)의 내부에 형성되어 있는 점에 특징의 하나가 있다. 즉, 종래 기 술에서는, 방향성 결합기(16a, 16b)는 반도체 칩(11)을 탑재하고 있는 실장 기판(10) 위에 정합 회로(12a, 12b)와 함께 형성되어 있었지만, 본 실시 형태 1에서는 방향성 결합기(16a, 16b)를 반도체 칩(11) 내에 형성하고 있다. 이에 의해, 실장 기판(10) 위에 방향성 결합기(16a, 16b)를 탑재할 스페이스를 확보할 필요가 없어져, 실장 기판(10)의 소형화를 도모할 수 있다.
검파 회로(17a, 17b)는 방향성 결합기(16a, 16b)에 의해 검출된 전력을 전압 혹은 전류로 변환하여 차동 증폭기(20)에 출력하도록 구성되어 있다.
밴드 절환 스위치(18, 19)는 GSM 방식 저주파 대역의 신호를 증폭하는 증폭부(14a)와 GSM 방식 고주파 대역의 신호를 증폭하는 증폭부(14b)의 동작 절환을 행하도록 구성되어 있고, 도시하지 않은 밴드 절환 신호에 의해 제어되도록 되어 있다.
차동 증폭기(20)는 단자 Vapc로부터 입력되는 파워 제어 전압과 검파 회로(17a, 17b)로부터 출력되는 전압의 차분을 검출하도록 구성되어 있다. 이상이 반도체 칩(11)의 내부에 형성되어 있는 회로이며, 반도체 칩(11)의 외부에 있는 실장 기판(10) 위에는 정합 회로(12a, 12b)가 형성되어 있다. 정합 회로(12a, 12b)는 증폭 회로(13a, 13b)에서 증폭된 신호가 반사되지 않고 효율적으로 출력될 수 있도록, 수동 소자를 이용하여 임피던스가 조정되어 있다. 즉, 정합 회로(12a, 12b)는, 각각 증폭 회로(13a, 13b)로부터 출력되는 신호에 대해 임피던스 정합하도록 구성되어 있다. 구체적으로, 정합 회로(12a, 12b)는 저항 소자, 용량 소자, 인덕턴스 소자 등을 이용하여 형성되어 있다.
본 실시 형태 1에서의 고주파 증폭 회로는 상기한 바와 같이 구성되어 있고, 이하에 그 동작에 대해서 설명한다. 본 실시 형태 1에서는, GSM 방식 저주파 대역 및 고주파 대역의 신호를 증폭할 수 있도록 구성되어 있지만, 동작은 마찬가지이므로 저주파 대역의 신호를 증폭하는 동작에 대해서 설명한다. 또한, 통신 방식은 GSM 방식에 대해서 설명하고 있지만, 다른 통신 방식이어도 된다.
우선, 밴드 절환 신호에 의해 밴드 절환 스위치(18, 19)는 증폭 회로(13a)를 동작시키도록 절환된다. 그 후, 단자 Pin1로부터 입력된 입력 신호가 증폭부(14a)에 입력된다. 또한, 단자 Vapc로부터는 파워 제어 전압이 바이어스 회로(15a)에 입력되고, 이 파워 제어 전압에 기초하여 바이어스 회로(15a)가 증폭부(14a)에 바이어스 전압을 인가한다. 그렇게 하면, 증폭부(14a)는 바이어스 회로(15a)로부터의 바이어스 전압에 기초하여 입력 신호를 증폭하여 신호를 출력한다. 증폭부(14a)에서 증폭된 신호는 반도체 칩(11)으로부터 출력되어 실장 기판(10)에 탑재되어 있는 정합 회로(12a)에 입력된다. 정합 회로(12a)에서는 임피던스 정합하고 있기 때문에, 증폭된 신호가 반사되지 않고 효율적으로 단자 Pout1로부터 출력된다. 이와 같이 하여, 단자 Pout1로부터 원하는 신호가 출력된다.
단자 Pout1로부터는 일정 전력의 신호가 출력되는 것이 바람직하다. 그러나, 외부로부터의 영향 등에 의해 실제로 출력되는 신호의 전력이 원하는 전력으로 되어 있다고는 할 수 없다. 따라서, 증폭부(14a)를 제어하는 바이어스 회로(15a)에 피드백을 걸어 출력 전력을 제어하는 회로를 형성하고 있다. 이 피드백 회로의 동작에 대해서 설명한다. 증폭부(14a)에서 증폭된 신호의 전력은 증폭부(14a)와 정합 회로(12a) 사이에 형성된 방향성 결합기(16a)에 의해 검출된다. 방향성 결합기(16a)에 의해 검출된 전력은 방향성 결합기(16a)에 접속되어 있는 검파 회로(17a)에서 전압으로 변환된다. 검파 회로(17a)에서 변환된 전압은 차동 증폭기(20)에 입력된다. 한편, 차동 증폭기(20)에는 단자 Vapc로부터 입력된 파워 제어 전압도 입력된다. 그리고, 차동 증폭기(20)에서는 검파 회로(17a)에서 변환된 전압과 파워 제어 전압의 차분이 검출된다. 다음으로, 차동 증폭기(20)에서 검출된 차분이 없어지도록 바이어스 회로(15a)로부터 증폭부(14a)에 인가하는 바이어스 전압의 크기가 제어된다. 이에 의해, 단자 Pout1로부터 출력되는 신호의 전력이 일정하게 된다. 이와 같이 하여, RF 파워 모듈에 형성되어 있는 고주파 증폭 회로가 동작한다.
다음으로, 방향성 결합기(16a)에 대해서 설명한다. 도 3은, 방향성 결합기(16a)의 구성을 도시하는 모식도이다. 도 3에 도시한 바와 같이, 방향성 결합기(16a)는 주선로를 구성하는 배선과 부선로를 구성하는 배선으로 구성되어 있다. 이 방향성 결합기(16a)는 4단자 소자이며, 주선로를 진행하는 전력을 전자계 결합에 의해 부선로에서 검출하는 것이다. 이 때문에, 주선로와 부선로는 평행하게 배치되어 있고, 주선로와 부선로 사이에는 도전체가 존재하지 않도록 구성되어 있다.
방향성 결합기(16a)의 성능을 나타내는 것으로서 결합도와 방향성이라고 하는 것이 있다. 결합도란, 주선로를 진행하는 전력에 대해 부선로에서 검출되는 전력의 정도를 나타낸 것이며, 결합도가 크면 클수록 주선로를 진행하는 전력에 대해 부선로에서 검출하는 전력의 크기가 커진다. 방향성 결합기(16a)의 결합도는, 평 행하게 배치되어 있는 주선로와 부선로의 길이가 길고, 또한 주선로와 부선로 사이의 거리가 작을수록 향상시킬 수 있다.
계속해서, 방향성 결합기(16a)의 방향성에 대해서 설명한다. 도 3에 도시한 바와 같이, 주선로의 일단을 Port1로 하고, 타단을 Port2로 한다. 또한, 부선로의 일단을 Port3으로 하고, 타단을 Port4로 한다. 지금, 주선로의 Port1로부터 Port2를 향하여 전력(고주파 신호)이 진행하는 것으로 한다. 즉, 도 2와의 대응을 생각하면, 주선로의 Port1은 증폭부(14a)에 접속되고, 주선로의 Port2는 정합 회로(12a)에 접속되어 있다. 정합 회로(12a)에 의한 임피던스 정합이 이루어져 있지 않은 경우에는, 주선로의 Port1로부터 Port2를 향하여 진행하는 전력과, Port2측에서 반사되어 Port2로부터 Port1로 진행하는 전력이 혼재되게 된다. 그러나, 실제의 회로에서는, 정합 회로(12a)에 의해 임피던스 정합이 취해져 있으므로, Port2측에서 반사되어 Port2로부터 Port1로 진행하는 전력은 존재하지 않는다고 생각할 수 있다. 즉, 주선로에는 Port1로부터 Port2로 진행하는 전력만이 존재하게 된다.
이와 같이 주선로를 진행하는 전력의 전자계 결합에 의해 부선로측에 전력이 발생하지만, 전자계 결합에는 전계 결합과 자계 결합이 포함되어 있다. 주선로와 부선로의 전계 결합은 주선로와 부선로 사이의 용량에 기인하여 발생하고, 전계 결합에 의해 부선로에서 검출되는 전력은 부선로의 Port3과 Port4에 균등하게 진행한다. 즉, 전계 결합에 기인한 전력은 방향을 갖지 않는다. 한편, 주선로와 부선로의 자계 결합은 주선로와 부선로 사이의 전자 유도 현상에 의해 발생하기 때문에, 자계 결합에 기인하여 검출되는 전력은, 발생하고 있는 자계를 부정하는 방향으로 나타난다. 즉, 자계 결합에 기인한 전력은 특정 방향으로 진행한다. 따라서, 예를 들면 전계 결합에 의해 부선로의 Port4로 진행하는 전력과 자계 결합에 의해 부선로의 Port3으로 진행하는 전력이 균형을 이루면, 부선로의 Port4에는 전력이 발생하지 않게 된다. 이와 같이, 부선로의 Port4에서 전계 결합에 기인한 전력과 자계 결합에 기인한 전력이 균형을 이루도록 구성함으로써, 부선로의 Port3으로 진행하는 전력만이 검출된다. 이에 의해, 특정 방향으로 진행하는 전력만을 검출하는 방향성 결합기(16a)가 실현된다.
여기서, 부선로의 Port4에서, 전계 결합에 기인한 전력과 자계 결합에 기인한 전력이 균형이 잡히도록 구성하기 위해서, 부선로의 Port4는 소정의 수동 소자(저항, 용량, 인덕터 등)를 통하여 GND 전위에 접속되어 있다. 이 수동 소자의 임피던스가 소정값으로 되도록 선택함으로써, 부선로의 Port4에서, 전계 결합에 기인한 전력과 자계 결합에 기인한 전력이 균형이 잡히도록 할 수 있다.
상기한 바와 같이 구성된 방향 결합기(16a)에 따르면, 부선로의 Port3으로 검출된 전력이 진행한다. 이 전력은 도 2에 도시한 검파 회로(17a)에서, 예를 들면 전압으로 변환된다. 즉, 방향성 결합기(16a)의 Port3은 검파 회로(17a)와 전기적으로 접속되어 있다. 다음으로, 이 검파 회로(17a)의 회로 구성의 일례에 대해서 설명한다.
도 4는, 검파 회로(17a)의 회로 구성예를 도시하는 도면이다. 도 4에서, 검파 회로(17a)는 n채널형 MOSFET(Metal Insulator Semiconductor Field Effect Transistor)(21, 24) 및 p채널형 MOSFET(22, 23)를 갖고 있다. n채널형 MOSFET(21)와 p채널형 MOSFET(22)는 GND 전위와 전원 전위(Vdd) 사이에 직렬로 접속되어 있다. 또한, GND 전위와 전원 전위 사이에는, 직렬로 접속된 p채널형 MOSFET(23)와 n채널형 MOSFET(24)가 직렬로 접속된 n채널형 MOSFET(21)와 p채널형 MOSFET(22)와 병렬로 되도록 접속되어 있다.
p채널형 MOSFET(22)의 게이트 전극과 p채널형 MOSFET(23)의 게이트 전극은 접속되어 있고, 이들 게이트 전극은 p채널형 MOSFET(22)의 드레인 영역에 접속되어 있다. 이에 의해, p채널형 MOSFET(22)와 p채널형 MOSFET(23)에 의해 커런트 미러 회로가 구성된다. 또한, n채널형 MOSFET(24)의 게이트 전극도 n채널형 MOSFET(24)의 드레인 영역과 전기적으로 접속되어 있다.
이와 같이 구성된 검파 회로(17a)의 동작에 대해서 설명한다. 우선, 방향성 결합기에 의해 검출된 전력(고주파 신호)이 검파 회로(17a)의 입력 단자에 입력된다. 검파 회로(17a)의 입력 단자에 입력된 전력은 n채널형 MOSFET(21)의 게이트 전극에 입력된다. 그렇게 하면, 게이트 전극에 입력된 전력의 진폭에 대응한 전류가 n채널형 MOSFET(21)의 소스 영역과 드레인 영역 사이에 흐른다. 이 때, p채널형 MOSFET(22)와 p채널형 MOSFET(23)로 구성된 커런트 미러 회로에 의해, n채널형 MOSFET(24)의 소스 영역과 드레인 영역 사이에도 n채널형 MOSFET(21)의 소스 영역과 드레인 영역 사이에 흐르는 전류와 동량의 전류가 흐른다. 따라서, n채널형 MOSFET(24)의 소스 영역과 드레인 영역에 동량의 전류를 흘리기 위해 필요한 전압이 검파 회로(17a)의 출력 단자에 발생한다. 이와 같이 검파 회로(17a)에 의해 방향성 결합기에 의해 검출된 전력을 전압으로 변환할 수 있다.
다음으로, 본 실시 형태 1에서의 RF 파워 모듈의 실장 구성에 대해서 설명한다. 도 5는, 본 실시 형태 1에서의 RF 파워 모듈의 실장 구성을 도시한 평면도이다. 도 5에 도시한 바와 같이, 본 실시 형태 1에서의 RF 파워 모듈은 실장 기판(배선 기판)(10) 위에 반도체 칩(11)과 수동 부품이 탑재되어 있다. 실장 기판(10)은, 예를 들면 프린트 배선 기판으로 구성되어 있고, 복수의 유전체층(절연층)을 접합한 구조를 하고 있다. 이 실장 기판(10)에는 표면(주면)이나 이면 및 내부에 소정의 배선이 형성되어 있음과 함께, 실장 기판(10)의 표면에 형성된 일부의 배선과 실장 기판(10)의 이면에 형성된 일부의 배선은, 실장 기판(10)의 두께 방향으로 형성된 비아를 통하여 전기적으로 접속되어 있다.
반도체 칩(11)은 실리콘을 주성분으로 하는 것이며, 실리콘 기판 위에 도 2에 도시한 증폭 회로(13a, 13b), 밴드 절환 스위치(18, 19) 및 차동 증폭기(20) 등이 형성되어 있다. 증폭 회로(13a, 13b)를 구성하는 요소로서는 증폭부(14a, 14b), 바이어스 회로(15a, 15b), 방향성 결합기(16a, 16b) 및 검파 회로(17a, 17b) 등이 있다.
증폭부(14a, 14b)는, 예를 들면 3개의 증폭단으로 구성되어 있고, 각각의 증폭단은 실리콘 기판 위에 형성되는 LDMOSFET로 형성되어 있다. 또한, 바이어스 회로(15a, 15b), 검파 회로(17a, 17b), 밴드 절환 스위치(18, 19) 및 차동 증폭기(20)는 실리콘 기판 위에 형성되는 MOSFET 등으로 형성된다.
이 반도체 칩(11)은 사각 형상을 하고 있고, 외주부를 따라 복수의 본딩 패드(도시 생략)가 형성되어 있다. 이들 본딩 패드와 실장 기판(10) 위에 형성되어 있는 단자가 와이어 등으로 접속되어 있다.
실장 기판(10) 위에 형성되어 있는 수동 부품은, 예를 들면 칩 부품으로 구성되고, 저항, 인덕턴스 소자, 컨덴서 등이 포함된다. 이들 수동 부품은 배선 기판의 표면에 형성된 배선과 전기적으로 접속되어 있다. 수동 부품은, 예를 들면 도 2에 도시한 정합 회로(12a, 12b) 등을 구성하고 있다.
여기서, 본 실시 형태 1에서의 특징의 하나는, 반도체 칩(11)의 내부에 방향성 결합기(16a, 16b)를 형성하고 있는 점에 있다. 즉, 본 실시 형태 1에서는, 반도체 칩(11)을 구성하는 실리콘 기판 위에 방향성 결합기(16a, 16b)가 형성되어 있다. 종래, 도 32에 도시한 바와 같이, 방향성 결합기(102)는 반도체 칩(101)의 내부가 아니라, 반도체 칩(101)의 외부에 있는 실장 기판(100) 위에 탑재되어 있었다. 이 때문에, 실장 기판(100) 위에 방향성 결합기(102)를 탑재할 영역을 확보할 필요가 있어, 실장 기판(100)의 소형화의 방해로 되고 있다. 특히, 서로 다른 주파수 대역의 신호를 증폭하는 RF 파워 모듈에서는, 복수의 방향성 결합기(102)를 탑재할 필요가 있기 때문에, 방향성 결합기(102)가 실장 기판(100)에 차지하는 면적이 커진다.
이에 대해, 본 실시 형태 1에서는, 도 5에 도시한 바와 같이, 반도체 칩(11)의 내부에 방향성 결합기를 형성하고 있으므로, 실장 기판(10) 위에 방향성 결합기를 탑재할 영역을 확보할 필요가 없게 된다. 구체적으로, 도 5와 도 32를 비교해 보면 알 수 있는 바와 같이, 도 5에서는 방향성 결합기를 탑재하는 실장 기판(10) 위의 영역이 빈 스페이스로 되어 있다. 따라서, 도 5에 도시한 빈 스페이스를 생 략하여 실장 기판(10)의 사이즈를 소형화하는 것이 가능하게 된다. 바꿔 말하면, 실장 기판(10) 위에 방향성 결합기를 탑재할 영역을 확보하는 일이 없어져, 스페이스에 여유가 생기므로, 실장 기판(10) 위에 탑재하는 수동 소자를 배치하는 자유도가 확대된다. 예를 들면, 정합 회로는 반도체 칩(11)의 외부에 있는 실장 기판(10) 위에 탑재되지만, 이 정합 회로의 배치에 대해서도 자유도가 확대된다. 또한, 방향성 결합기에 의해 검출한 전력을 전압 혹은 전류로 변환하기 때문에, 방향성 결합기에는 검파 회로가 접속된다. 검파 회로는, 통상 반도체 칩(11)의 내부에 MOSFET 등을 이용하여 형성되므로, 방향성 결합기를 반도체 칩(11)의 외부에 있는 실장 기판(10) 위에 탑재하는 경우, 방향성 결합기와 검파 회로를 접속하기 위해 와이어를 이용하여 반도체 칩(11)과 실장 기판(10) 위에 탑재되어 있는 방향성 결합기를 접속할 필요가 있다. 그러나, 본 실시 형태 1에서는 방향성 결합기를 검파 회로와 동일하게 반도체 칩(11)의 내부에 형성하도록 구성되어 있으므로, 방향성 결합기와 검파 회로를 접속하기 위해, 반도체 칩(11)과 실장 기판(10) 위의 배선을 와이어로 접속하는 구성을 생략할 수 있다.
이와 같이 본 실시 형태 1에서는, 반도체 칩(11)의 내부에 방향성 결합기를 형성하는 점에 특징의 하나가 있지만, 다음으로 방향성 결합기를 형성한 반도체 칩(11)의 내부 구성에 대해서 설명한다.
도 6은, 반도체 칩(11)의 레이아웃 구성을 도시하는 상면도이다. 도 6에 도시한 바와 같이, 반도체 칩(11)은 사각 형상을 하고 있고, 사각 형상의 내부 영역에 소자가 형성되어 있다. 예를 들면, GSM 방식용의 저주파 대역 증폭부(도 2의 증폭부(14a))를 구성하는 3단 증폭단이 형성되어 있다. 3단 증폭단의 초단째로서 초단 증폭부(25a)가 형성되고, 2단째로서 중단 증폭부(26a)가 형성되어 있다. 그리고, 최종단으로서 종단 증폭부(27a)가 형성되어 있다. 마찬가지로, 반도체 칩(11)에는 GSM 방식의 고주파 대역 증폭부(도 2의 증폭부(14b))를 구성하는 3단 증폭단이 형성되어 있다. 구체적으로는, 초단째로서 초단 증폭부(25b)가 형성되고, 2단째로서 중단 증폭부(26b)가 형성되어 있다. 최종단으로서는, 종단 증폭부(27b)가 형성되어 있다. 이들 증폭부는 병렬 접속된 복수의 LDMOSFET로 형성되어 있고, 이들 복수의 LDMOSFET에 의해 증폭 기능이 실현되고 있다.
또한, 반도체 칩(11)에는 용량 소자(28)나 저항 소자(29)도 형성되어 있다. 또한, 증폭부를 제어하는 제어 회로(도 2의 바이어스 회로(15a, 15b) 등)(30)가 형성되어 있고, 제어 회로(30)는, 예를 들면 CMOS(Complementary MOS) 등으로 형성되어 있다. 반도체 칩(11)의 내부에는 검파 회로(도 2의 검파 회로(17a, 17b))(31)도 형성되어 있다. 이 검파 회로(31)도 MOSFET 등으로 형성되어 있다. 검파 회로(31)는 반도체 칩(11)의 내부에 형성되어 있는 배선에 의해 방향성 결합기의 부선로(32)와 접속되어 있다. 즉, 본 실시 형태 1에서는 반도체 칩(11)의 내부에 방향성 결합기가 형성되고, 이 방향성 결합기를 구성하는 부선로(32)가 형성되어 있다. 부선로(32)는 종단 증폭부(27a, 27b) 위에 형성되어 있다. 한편, 방향성 결합기를 구성하는 주선로는 도 6에서는 도시되어 있지 않지만, 종단 증폭부(27a, 27b)의 드레인 배선과 공용하는 구성으로 되어 있다. 이와 같이 하여 방향성 결합기가 반도체 칩(11)에 형성되어 있다.
반도체 칩(11)의 외주부에는 증폭부의 최종단을 구성하는 종단 증폭부(27a, 27b)에서 증폭된 전력을 반도체 칩(11)의 외부에 출력하기 위한 패드(33)가 형성되어 있다. 또한, 반도체 칩(11)의 외주부에는 제어 신호(파워 제어 전압 등)를 입력하는 패드(34)도 형성되어 있다.
다음으로, 방향성 결합기가 형성되어 있는 종단 증폭부(27a)의 구성에 대해서 설명한다. 이 종단 증폭부(27a)는 복수의 LDMOSFET에 의해 구성되어 있다. 도 7은, 도 6에 도시한 반도체 칩(11)에 형성되어 있는 종단 증폭부(27a)의 레이아웃 구성을 도시하는 상면도이다. 도 7에 도시한 바와 같이, 종단 증폭부(27a)에서는 복수의 드레인 배선(35c)과 복수의 소스 배선(36a)이 소정 방향으로 연장되어 있다. 복수의 드레인 배선(35c)과 복수의 소스 배선(36a)은 서로 평행하게 되도록 배치되고, 또한 교대로 배치되어 있다. 드레인 배선(35c)은 종단 증폭부(27a)를 구성하는 LDMOSFET의 드레인 영역에 접속되어 있고, 소스 배선(36a)은 종단 증폭부(27a)를 구성하는 LDMOSFET의 소스 영역에 접속되어 있다. 또한, 종단 증폭부(27a)에는 게이트 배선(37)이 형성되어 있고, 이 게이트 배선(37)은 종단 증폭부(27a)를 구성하는 LDMOSFET의 게이트 전극에 접속되어 있다. 이와 같은 레이아웃 구성을 하고 있는 종단 증폭부(27a)에는 방향성 결합기를 구성하는 부선로(32)가 형성되어 있다. 이 부선로(32)는 1개의 드레인 배선(35c)과 소정 간격을 두고 평행하게 배치되어 있다. 부선로(32)에 인접하는 드레인 배선(35c)이 방향성 결합기의 주선로를 겸하고 있다. 즉, 종단 증폭부(27a)에 방향성 결합기를 형성하기 위해서는, 증폭된 전력이 진행하는 복수의 드레인 배선(35c) 중 하나의 드레인 배 선(35c)과 평행하게 되도록 하는 부선로(32)를 형성함으로써 실현할 수 있다.
종단 증폭부(27a)는 3단 증폭단의 최종단을 구성하는 것이며, 이 종단 증폭부(27a)에서 증폭된 전력이 패드(드레인 패드)(33)로부터 반도체 칩의 외부에 출력된다. 따라서, 방향성 결합기는 최종적으로 증폭된 전력을 검지할 필요가 있기 때문에, 종단 증폭부(27a)에 형성되어 있는 것이다. 즉, 초단 증폭부나 중단 증폭부에서는 증폭하는 도중이며 최종적으로 RF 파워 모듈로부터 출력되는 전력이 아니기 때문에, 최종적으로 증폭된 전력을 검지하는 방향성 결합기는 형성되지 않는 것이다.
도 8은, 방향성 결합기를 포함하는 종단 증폭부(27a)의 일부 단면을 도시하는 단면도이다. 도 8에 도시한 단면도에는, 방향성 결합기 및 복수의 LDMOSFET가 도시되어 있다. 도 8에서, 붕소(B) 등의 p형 불순물을 도입한 실리콘 단결정으로 이루어지는 반도체 기판(40) 위에는, p형 불순물을 도입한 반도체층인 p형 에피택셜층(41)이 형성되어 있고, p형 에피택셜층(41)에는 p형 불순물을 고농도로 도입한 p형 우물층(43)이 형성되어 있다. p형 우물층(43)은 고농도로 p형 불순물이 도입되어 저저항화되어 있다. 이 p형 우물층(43)은 고농도로 p형 불순물을 도입한 폴리실리콘막을 매립함으로써 형성하고 있지만, 폴리실리콘막 대신에 금속막(예를 들면 W(텅스텐)막)을 매립하여도 되고, 그 경우에는 기생 저항이 더 작은 우물층을 형성할 수 있다.
그리고, p형 에피택셜층(41)에는 p형 웰(44)이 형성되어 있다. p형 웰(44)은, 주로 LDMOSFET의 소스 형성 영역과 채널 형성 영역에 형성된다. p형 에피택셜 층(41)의 채널 형성 영역 위에는 게이트 절연막(45)이 형성되어 있고, 이 게이트 절연막(45) 위에 게이트 전극(46)이 형성되어 있다. 게이트 전극(46)의 양측의 측벽에는 사이드월(49)이 형성되어 있다.
게이트 전극(46)의 양측의 측벽에 형성되어 있는 사이드월(49) 중, 한쪽의 사이드월(49) 아래에는 n-형 오프셋 드레인 영역(드레인 저농도 영역)(47)이 형성되어 있다. n-형 오프셋 드레인 영역(47)은, 그 단부가 채널 형성 영역과 접하도록, 게이트 전극(46)의 측벽 하부에서 종단된다. n-형 오프셋 드레인 영역(47)의 외측에는, n형 오프셋 드레인 영역(드레인 고농도 영역)(50)이 형성되고, n형 오프셋 드레인 영역(50)의 외측에는, n형 오프셋 드레인 영역(50)보다도 불순물 농도가 높고, 또한 n형 오프셋 드레인 영역(50)보다도 더 채널 형성 영역으로부터 이격한 n+형 드레인 영역(드레인 고농도 영역)(51)이 형성되어 있다. n-형 오프셋 드레인 영역(47), n형 오프셋 드레인 영역(50) 및 n+형 드레인 영역(51)에 의해 LDMOSFET의 드레인 영역이 형성된다.
한편, 게이트 전극(46)의 양측의 측벽에 형성되어 있는 사이드월(49) 중, 다른 쪽의 사이드월(49) 아래에는 n-형 소스 영역(48)이 형성되어 있다. n-형 소스 영역(48)은, 그 단부가 채널 형성 영역과 접하도록, 게이트 전극(46)의 측벽 하부에서 종단된다. n-형 소스 영역(48)의 외측에는, n-형 소스 영역(48)보다도 불순물 농도가 높고, 또한 n-형 소스 영역(48)보다도 저부의 위치가 깊은 n+형 소스 영역(52)이 형성되어 있다. n-형 소스 영역(48) 및 n+형 소스 영역(52)에 의해 LDMOSFET의 소스 영역이 형성된다.
또한, n+형 소스 영역(52)의 외측에 p+형 반도체 영역(53)이 형성되어 있다. 이 p+형 반도체 영역(53)은 p형 우물층(43)과 접속되어 있고, p형 우물층(43)의 표면을 저저항화하는 기능을 갖고 있다. 이와 같이 하여, 반도체 기판(40)의 주면 위에 LDMOSFET가 형성되어 있다. 또한, 도 8에 도시한 바와 같이, 반도체 기판(40)의 주면 위에는, 상술한 구성을 갖는 LDMOSFET가 복수개 형성되어 있다.
계속해서, 반도체 기판(40) 위에 형성된 LDMOSFET에 접속하는 배선 구조에 대해서 설명한다. 도 8에 도시한 바와 같이, 반도체 기판(40) 위에 형성된 LDMOSFET 위에는, 층간 절연막으로 되는 산화 실리콘막(54)이 형성되고, 산화 실리콘막(54)에는 산화 실리콘막(54)을 관통하는 복수의 플러그(57)가 형성되어 있다. 복수의 플러그(57) 중, 일부의 플러그(57)는 n+형 드레인 영역(51)에 접속되어 있고, 다른 일부의 플러그(57)에는 n+형 소스 영역(52)에 접속하는 것과 p+형 반도체 영역(53)에 접속하는 것이 있다.
n+형 드레인 영역(51)에 접속하는 플러그(57)는, 이 플러그(57) 위에 형성되어 있는 드레인 배선(35a)에 접속되어 있다. 그리고, 드레인 배선(35a) 위에는, 층간 절연막으로 되는 산화 실리콘막(58)이 형성되고, 이 산화 실리콘막(58)에 플러그(61)가 형성되어 있다. 플러그(61)는 드레인 배선(35a)과 전기적으로 접속되어 있다. 또한, 플러그(61) 위에는 드레인 배선(35b)이 형성되어 있고, 드레인 배선(35b) 위에 층간 절연막으로 되는 산화 실리콘막(62)이 형성되어 있다. 산화 실리콘막(62)에는 플러그(65)가 형성되어 있고, 플러그(65) 위에 드레인 배선(35c)이 형성되어 있다. 이와 같이 하여, LDMOSFET의 드레인 영역의 일부를 구성하는 n+형 드레인 영역(51) 위에는 3층 배선이 형성되어 있다. 구체적으로는, n+형 드레인 영역(51)은 플러그(57)를 통하여 제1 배선층인 드레인 배선(35a)에 접속되고, 드레인 배선(35a)은 플러그(61)를 통하여 제2 배선층인 드레인 배선(35b)에 접속되어 있다. 제2 배선층인 드레인 배선(35b)은 플러그(65)을 통하여 제3층 배선인 드레인 배선(35c)에 접속되어 있다. 최상층에 형성되어 있는 드레인 배선(35c)은 도 7에 도시한 바와 같이 패드(드레인 패드)(33)에 접속되어 있다.
한편, n+형 소스 영역(52)에 접속하는 플러그(57)와 p+형 반도체 영역(53)에 접속하는 플러그(57)는 소스 배선(36a)으로 접속되어 있다. 즉, n+형 소스 영역(52)과 p+형 반도체 영역(53)은 플러그(57)를 통한 소스 배선(36a)으로 접속되어 있다. 여기서, 소스 배선(36a) 위에는 다층 배선층은 형성되어 있지 않다. 본 실시 형태 1에서는, 드레인 배선은 3층 배선 구조를 하고 있지만, 소스 배선은 1층 배선 구조를 하고 있다. 이 점에 대해서 설명한다.
본 실시 형태 1에서, p형 우물층(43)은 불순물을 고농도로 도입한 저저항의 p형 폴리실리콘막 혹은 저저항의 금속막으로 형성하고 있다. 이 때문에, p형 우물층(43)의 기생 저항을 실질적으로 저감하기 위해 LDMOSFET의 기본 셀의 소스 영역(n+형 소스 영역(52) 및 p+형 반도체 영역(53))끼리를 전기적으로 접속하는 소스 배선은 제1 배선층인 소스 배선(36a)만으로 하고, 소스 배선(36a)보다도 상층에 소스 배선을 형성하지 않는다. 즉, 소스 배선을 형성하는 배선층수(1층)는, 드레인 배선을 형성하는 배선층수(3층)보다 적게 되어 있다. 이에 의해, 드레인 배선과 소스 배선 사이의 기생 용량(출력 용량)을 대폭 저감할 수 있다. 즉, 드레인 배선과 소스 배선을 모두 3층 배선 구조로 하면, 드레인 배선과 소스 배선 사이의 기생 용량이 커지게 된다. 따라서, 본 실시 형태 1에서는 p형 우물층(43)의 저저항화를 위해, n+형 소스 영역(52)과 p+형 반도체 영역(53)을 접속하는 소스 배선을 다층 배선 구조로 하는 것이 아니라, p형 우물층(43) 자체의 저저항화을 도모함으로써, n+형 소스 영역(52)과 p+형 반도체 영역(53)을 접속하는 소스 배선을 1층으로 하고 있다. 이에 의해, 소스 배선과 드레인 배선의 기생 용량을 저감할 수 있는 효과가 얻어진다.
이 점도 소스 배선을 소스 배선(36a)의 단층 구조로 한 이점이지만, 본 실시 형태 1에서는 또한 소스 배선(36a) 위에 빈 영역이 형성되어 있는 점에 이점이 있다. 즉, 도 8에 도시한 바와 같이, 3층 구조로 되어야 할 소스 배선을 생략하고 소스 배선(36a)의 1층 구조로 하였기 때문에, 3층째의 드레인 배선(35c)에 인접하는 영역에 빈 영역이 생긴다. 본 실시 형태 1에서는, 이 빈 영역에 방향성 결합기를 구성하는 부선로(32)를 형성하고 있다. 즉, 소스 배선을 3층 배선 구조로 할 경우에는, 드레인 배선(35c)에 인접하는 드레인 배선(35c)과 동일층의 영역에 빈 영역이 생기지 않아, 드레인 배선(35c)과 동일층에 방향성 결합기를 구성하는 부선로(32)를 형성할 수 없다. 이에 대해, 본 실시 형태 1에서는 소스 배선이 소스 배선(36a)의 1층으로 완료되기 때문에, 3층째의 드레인 배선(35c)과 동일층에 방향성 결합기를 구성하는 부선로(32)를 형성할 수 있는 것이다. 방향성 결합기를 구성하는 부선로(32)를 드레인 배선(35c)과 동일층에 형성하는 이점은, 제조 공정을 대폭 변경할 필요가 없다고 하는 점이다. 후술하는 LDMOSFET의 제조 방법에서 설명하지만, 드레인 배선(35c)과 동일층에서 방향성 결합기의 부선로(32)를 형성하기 위해서는, 드레인 배선(35c)을 형성하는 패터닝을 일부 변경하는 것만으로, 부선로(32)를 형성할 수 있기 때문이다. 이와 같이 하여, 본 실시 형태 1에 따르면, 종단 증폭부(27a)에 LDMOSFET와 방향성 결합기를 형성할 수 있다.
또한, 도 8에 도시한 바와 같이, 방향성 결합기를 구성하는 부선로(32) 및 드레인 배선(35c) 위에는 층간 절연막으로 되는 산화 실리콘막(66)이 형성되고, 이 산화 실리콘막(66) 위에는 표면 보호막으로 되는 질화 실리콘막(67)이 형성된다. 또한, 반도체 기판(40)의 주면과 반대측의 면에는 이면 전극(68)이 형성된다. 이에 의해, 이면 전극(68)은 LDMOSFET의 소스 영역과 전기적으로 접속되게 된다. 한편, LDMOSFET의 드레인 영역은 드레인 배선(35a, 35b, 35c)을 통하여 패드(33)(도 7 참조)에 접속된다. 따라서, LDMOSFET에서 증폭된 전력(고주파 신호)은 최종적으로 드레인 배선(35c)을 통하여 패드(33)로부터 출력된다. 이 때, 증폭된 전력이 진행하는 드레인 배선(35c)을 주선로로 하고, 주선로로 되는 드레인 배선(35c)과 동일층에 형성된 것을 부선로(32)로 하여 형성함으로써 방향성 결합기가 형성된다. 그리고, 이 방향성 결합기에 의해 주선로를 진행하는 전력을 검지할 수 있다.
도 8에 도시한 바와 같이, 드레인 배선(35c)과 동일층에 부선로(32)를 형성하고 있지만, 이 드레인 배선(35c)과 부선로(32)는 소정 간격을 두고 평행하게 배치되어 있다. 주선로로 되는 드레인 배선(35c)과 부선로(32) 사이에는 방향성 결합기를 실현하기 위해 도전체는 형성되지 않고 절연체인 산화 실리콘막(66)이 형성되어 있다. 또한, 방향성 결합기의 결합도를 향상시키는 관점에서, 주선로인 드레인 배선(35c)과 부선로(32) 사이의 거리는 2㎛ 이하로 하는 것이 바람직하다.
이상과 같이 구성함으로써, 반도체 칩의 내부에 방향성 결합기를 형성할 수 있는 것을 알 수 있다. 여기서, 종래와 같이 방향성 결합기를 반도체 칩의 외부에 형성하는 경우와 동등한 성능을 반도체 칩의 내부에 방향성 결합기를 형성하는 경우에도 실현할 수 있는 점에 대해서 설명한다.
도 9는 출력 전력과 검파 전압의 관계를 도시하는 그래프이다. 출력 전력이란 RF 파워 모듈에서 증폭되어 출력되는 전력을 나타내고 있고, 검파 전압이란 출력 전력을 방향성 결합기에 의해 검출한 전력을 검파 회로에서 전압으로 변환한 것이다. 도 9에서, 횡축은 출력 전력(㏈m)을 나타내고 있고, 우측일수록 출력 전력이 커지는 것을 나타내고 있다. 한편, 종축은 검파 전압(V)을 나타내고 있고, 상 측일수록 검파 전압이 커지는 것을 나타내고 있다. 출력 전력이 높아짐에 따라서, 검파 전압도 추종하여 높아지는 것을 나타내고 있다.
도 9에서는, 종래의 검파 특성과 본 발명의 검파 특성을 비교하여 도시하고 있다. 종래의 검파 특성이란 방향성 결합기를 반도체 칩의 외부에 형성하는 구성을 취한 경우의 검파 특성이며, 본 발명의 검파 특성이란 반도체 칩의 내부에 방향성 결합기를 형성하는 구성을 취한 경우의 검파 특성이다. 도 9에 도시한 바와 같이, 출력 전력이 -15㏈ 이하에서는 차이는 없으며 검파 전압은 0.3V 정도이다. 출력 전력이 -15㏈ 이상으로 되면, 종래 구성쪽이 본 발명의 구성보다도 검파 전압이 높아지게 되어 있다. 이는, 종래 구성에서는 방향성 결합기의 크기를 크게 할 수 있으므로, 주선로와 부선로를 길게 할 수 있어 결합도를 향상시킬 수 있기 때문이다. 이에 대해, 본 발명에서는 반도체 칩의 내부에 방향성 결합기를 형성하므로, 반도체 칩의 외부에 방향성 결합기를 형성하는 경우에 비해 주선로와 부선로의 길이를 길게 할 수 없다. 방향성 결합기의 결합도는 주선로와 부선로의 길이가 길수록 커지므로, 반도체 칩의 내부에 방향성 결합기를 형성하는 경우는 결합도가 작아지는 경향이 있다. 그러나, 도 9에 도시한 바와 같이, 일정값 이상의 검파 전압을 얻을 수 있으므로 반도체 칩의 내부에 방향성 결합기를 형성하는 경우라도 출력 전력을 충분히 검지할 수 있다. 또한, 방향성 결합기의 방향성에 대해서는 도 9에 도시하지 않지만, 반도체 칩의 외부에 방향성 결합기를 형성하는 경우와 동일한 정도의 방향성을 얻을 수 있는 것을 확인하고 있다.
반도체 칩의 내부에 방향성 결합기를 형성하는 경우, 결합도를 보충하는 방 법으로서 방향성 결합기와 검파 회로 사이에 선형 증폭기(선형 앰프)를 넣는 것이 생각된다. 이 경우, 도 9에 도시한 바와 같이, 선형 증폭기에 의해 검파 전압을 증폭할 수 있으므로, 반도체 칩의 내부에 방향성 결합기를 형성하는 구성이라도, 반도체 칩의 외부에 방향성 결합기를 형성하는 구성과 동등한 검파 전압을 얻을 수 있는 것을 알 수 있다. 즉, 방향성 결합기와 검파 회로 사이에 선형 증폭기를 삽입함으로써, 방향성 결합기의 결합도를 향상시킬 수 있는 것을 알 수 있다. 이 때, 선형 증폭기를 삽입하여도 방향성 결합기의 방향성은 열화되지 않는다. 즉, 방향성 결합기의 방향성은 입사파와 반사파의 비로 결정되므로, 방향성 결합기의 성능으로 결정되고, 선형 증폭기의 삽입에 의해서는 열화되지 않는다. 이 때문에, 방향성 결합기를 반도체 칩의 내부에 형성하는 경우라도, 선형 증폭기를 이용함으로써, 방향성 결합기의 방향성을 열화시키지 않고, 결합도를 향상시킬 수 있는 것을 알 수 있다.
선형 증폭기는, 예를 들면 MOSFET 등으로 형성할 수 있으므로, 선형 앰프도 반도체 칩의 내부에 형성할 수 있다. 특히, 실리콘을 주성분으로 하는 반도체 칩에는, 제어 회로 등을 형성하기 위해 MOSFET를 형성하므로, 이 MOSFET의 일부를 선형 증폭기의 작성에 사용할 수 있다. 따라서, 반도체 칩의 내부에 방향성 결합기 및 선형 증폭기를 형성할 수 있으므로, 실장 기판의 사이즈를 크게 할 필요는 없어, 실장 기판의 소형화를 도모할 수 있다.
다음으로, 반도체 칩의 내부에 방향성 결합기를 형성함으로써, 반도체 칩의 내부에 형성되어 있는 LDMOSFET의 특성에 악영향을 미치게 되는지를 검토한다. 방 향성 결합기는, 서로 평행하게 배치된 주선로와 부선로로 구성되어 있으므로, 주선로와 부선로 사이의 용량이 LDMOSFET에 영향을 미치는지를 생각해 본다. 방향성 결합기를 평행 평판으로 간주하여 용량을 계산한 결과, 방향성 결합기 1개당의 용량은 0.01(pF) 정도로 된다. 여기서, LDMOSFET의 출력은 정합 회로에 접속되어 있고, 이 정합 회로에서 이용되는 컨덴서는 수십pF이다. 이 때문에, 정합 회로에 이용되는 컨덴서의 용량에 비해, 방향성 결합기의 용량은 충분히 작아지므로, 방향성 결합기를 반도체 칩의 내부에 형성하는 것에 의한 LDMOSFET의 특성에의 영향은 적다고 생각할 수 있다.
다음으로, 본 실시 형태 1에서의 반도체 장치의 제조 방법에 대해서 도면을 참조하면서 설명한다.
우선, 도 10에 도시한 바와 같이, p형 단결정 실리콘으로 이루어지는 반도체 기판(40)의 주면 위에 에피택셜 성장법을 이용하여 p형 단결정 실리콘으로 이루어지는 p형 에피택셜층(41)을 형성한다.
계속해서, 반도체 기판(40) 위에 산화 실리콘막을 형성하고, 이 산화 실리콘막을 포토리소그래피 기술에 의해 패터닝된 포토레지스트막을 마스크로 하여 에칭한다. 다음으로, 남은 산화 실리콘막을 마스크로 하여 p형 에피택셜층(41)의 일부를 에칭하여, 반도체 기판(40)에 도달하는 홈(42)을 형성한다.
다음으로, 고농도로 p형 불순물(예를 들면 B(붕소))이 도입된 p형 폴리실리콘막을 CVD(Chemical Vapor Deposition)법으로 홈(42)의 내부를 포함하는 반도체 기판(40) 위에 퇴적한 후, 홈(42)의 외부의 폴리실리콘막을 에치백법으로 제거함으 로써, 홈(42)의 내부에 p형 폴리실리콘막으로 이루어지는 p형 우물층(43)을 형성한다. 이와 같이, 불순물을 고농도로 도입한 p형 폴리실리콘막을 홈(42)의 내부에 매립함으로써, 기생 저항이 작은 p형 우물층(43)을 형성할 수 있다. 또한, 폴리실리콘막 대신에 홈(42)의 내부에 금속막(예를 들면 W(텅스텐)막)을 매립하여도 되고, 그 경우에는 기생 저항이 더 작은 우물층을 형성할 수 있다.
계속해서, 포토리소그래피 기술에 의해 패터닝된 질화 실리콘막을 마스크로 하여 에피택셜층(41)을 에칭하여 홈을 형성하고, 그 홈 내에 산화 실리콘막을 매립함으로써 소자 분리 영역(도시하지 않음)(9)을 형성한다. 이 소자 분리 영역을 형성함으로써, 반도체 기판(40)의 주면에서는 LDMOSFET의 셀이 형성되는 활성 영역이 규정된다.
다음으로, 도 11에 도시한 바와 같이, 포토레지스트막을 마스크로 하여 p형 에피택셜층(41)의 일부에 붕소를 이온 주입함으로써, 펀치스루 스토퍼용의 p형 웰(44)을 형성한다. p형 웰(44)은, 주로 LDMOSFET의 소스 형성 영역과 채널 형성 영역에 형성된다.
계속해서, p형 에피택셜층(41)의 표면을 불산으로 세정한 후, 반도체 기판(40)을 열처리함으로써, p형 에피택셜층(41)의 표면에 산화 실리콘막으로 이루어지는 게이트 절연막(45)을 형성한다. 게이트 절연막(45)은 산화 실리콘막 대신에, 질소를 포함하는 산화 실리콘막, 소위 산질화 실리콘막을 적용하여도 된다. 이 경우에는, 게이트 절연막(45)의 계면에서의 핫일렉트론의 트랩을 저감할 수 있다. 또한, 열산화법으로 형성한 산화 실리콘막의 상부에 CVD법으로 산화 실리콘막을 퇴 적하고, 이들 2층의 산화 실리콘막으로 게이트 절연막(45)을 구성하여도 된다.
다음으로, 게이트 절연막(45)의 상부에 게이트 전극(46)을 형성한다. 게이트 전극(46)을 형성하기 위해서는, 예를 들면 게이트 절연막(45)의 상부에 CVD법으로 논도프의 폴리실리콘막을 퇴적한다. 그리고, 그 폴리실리콘막에 n형 불순물을 도입하고, 폴리실리콘막의 상부에 CVD법으로 산화 실리콘막으로 이루어지는 캡 절연막(도시 생략)을 퇴적한 후, 포토레지스트막을 마스크로 하여 캡 절연막 및 폴리실리콘막을 드라이 에칭함으로써 형성할 수 있다.
계속해서, 포토레지스트막을 마스크로 하여 p형 에피택셜층(41)의 일부에 P(인)를 이온 주입함으로써, n-형 오프셋 드레인 영역(드레인 저농도 영역)(47)을 형성한다. n-형 오프셋 드레인 영역(47)은, 그 단부가 채널 형성 영역과 접하도록, 게이트 전극(46)의 측벽 하부에서 종단된다. n-형 오프셋 드레인 영역(47)의 불순물 농도를 낮게 함으로써, 게이트 전극(46)과 드레인 영역 사이에 공핍층이 넓어지게 되므로, 양자 사이에 형성되는 귀환 용량(Cgd)이 저감된다.
다음으로, 포토레지스트막을 제거한 후, 새로운 포토레지스트막을 마스크로 하여 p형 웰(44)의 표면에 As(비소)를 이온 주입함으로써, n-형 소스 영역(48)을 형성한다. 불순물(As)을 저가속 에너지로 이온 주입하여, n-형 소스 영역(48)을 얕게 형성함으로써, 소스 영역으로부터 채널 형성 영역으로의 불순물의 퍼짐을 억제할 수 있으므로, 임계값 전압의 저하를 억제할 수 있다.
계속해서, 포토레지스트막을 마스크로 하여 p형 웰(44)의 표면에 B(붕소)를 이온 주입함으로써, n-형 소스 영역(48)의 하부에 p형 할로 영역(도시 생략)을 형성한다. 이 때, 반도체 기판(40)의 주면에 대해 30도의 경사 방향으로부터 불순물을 이온 주입하는 경사 이온 주입법을 이용하여 이온 주입한 후, 반도체 기판(40)을 90도 회전한다고 하는 조작을 4회 반복한다. p형 할로 영역은 반드시 형성할 필요는 없지만, 이를 형성한 경우에는 소스 영역으로부터 채널 형성 영역으로의 불순물의 퍼짐이 더 억제되고, 또한 단채널 효과가 억제되므로, 임계값 전압의 저하를 더 억제할 수 있다.
다음으로, 포토레지스트막을 제거한 후, 게이트 전극(46)의 측벽에 사이드월(49)을 형성한다. 사이드월(49)은 반도체 기판(40) 위에 CVD법으로 산화 실리콘막을 퇴적한 후, 이 산화 실리콘막을 이방성 에칭함으로써 형성한다. 사이드월(49)용의 산화 실리콘막은, 구체적으로는 유기 소스인 TEOS(tetraethylorthosilicate)를 열 분해하여 형성하는 HLD(High Temperature Low Pressure Decomposition)막이 이용된다. HLD막은 막 두께 균일성이 우수하고, 또한 막 내에 불순물이 확산되기 어렵다고 하는 특징이 있다.
계속해서, 드레인 형성 영역의 상부에 개구부를 갖는 포토레지스트막을 마스크로 하여, n-형 오프셋 드레인 영역(47)의 일부에 P(인)를 이온 주입한다. 이에 의해, n-형 오프셋 드레인 영역(47)의 일부에는, 게이트 전극(46)의 드레인 영역측의 측벽에 형성된 사이드월(49)에 대해 자기 정합적으로 n형 오프셋 드레인 영역 (드레인 고농도 영역)(50)이 형성된다.
n형 오프셋 드레인 영역(50)의 불순물 농도는, n-형 오프셋 드레인 영역(47)의 불순물 농도보다도 높아진다. 즉, n형 오프셋 드레인 영역(50)은 n-형 오프셋 드레인 영역(47)보다도 저저항으로 되므로, 온 저항(Ron)을 저감할 수 있다.
n-형 오프셋 드레인 영역(47)은 게이트 전극(46)에 대해 자기 정합적으로 형성되는 것에 대하여, n형 오프셋 드레인 영역(50)은 게이트 전극(46)의 측벽의 사이드월(49)에 대해 자기 정합적으로 형성되므로, n형 오프셋 드레인 영역(50)은 게이트 길이 방향을 따른 사이드월(49)의 막 두께에 상당하는 만큼, 게이트 전극(46)으로부터 이격하여 형성된다. 따라서, n형 오프셋 드레인 영역(50)의 불순물 농도를 높게 하여도, 귀환 용량(Cgd)에 미치는 영향은 사소하다.
다음으로, n형 오프셋 드레인 영역(50)의 형성에 이용한 포토레지스트막을 제거한 후, n형 오프셋 드레인 영역(50)의 일부와 소스 형성 영역의 p형 웰(44)의 각각의 상부에 개구부를 갖는 포토레지스트막을 마스크로 하여, n형 오프셋 드레인 영역(50)과 p형 웰(44)의 각각의 일부에 As(비소)를 이온 주입한다.
이 이온 주입에 의해, n형 오프셋 드레인 영역(50)의 일부에는, n형 오프셋 드레인 영역(50)보다도 불순물 농도가 높고, 또한 n형 오프셋 드레인 영역(50)보다도 더 채널 형성 영역으로부터 이격한 n+형 드레인 영역(드레인 고농도 영역)(51)이 형성된다.
또한, 상술한 이온 주입에 의해, p형 웰(44)에는 n-형 소스 영역(48)보다도 불순물 농도가 높고, 또한 n-형 소스 영역(48)보다도 저부의 위치가 깊은 n+형 소스 영역(52)이 형성된다. n+형 소스 영역(52)은 게이트 전극(46)의 측벽의 사이드월(49)에 대해 자기 정합적으로 형성되므로, 게이트 길이 방향을 따른 사이드월(49)의 막 두께에 상당하는 만큼, 채널 형성 영역으로부터 이격하여 형성된다.
이와 같이, n+형 소스 영역(52)을 사이드월(49)에 대해 자기 정합적으로 형성함으로써, n+형 소스 영역(52)과 채널 형성 영역의 거리를 고정밀도로 규정할 수 있다. 한편, 게이트 전극(46)의 측벽에 사이드월(49)을 형성하지 않고, 포토레지스트막을 마스크로 한 이온 주입에 의해 채널 형성 영역으로부터 이격한 n+형 소스 영역(52)을 형성하고자 하면, 마스크의 오정렬에 의해 n+형 소스 영역(52)과 채널 형성 영역의 거리가 변동되게 된다. 이 경우, n+형 소스 영역(52)의 단부가 채널 형성 영역에 너무 근접하면, n+형 소스 영역(52)의 불순물이 채널 형성 영역에 확산되어, 임계값 전압이 변동되게 된다. 한편, n+형 소스 영역(52)의 단부가 채널 형성 영역으로부터 너무 떨어지면, 소스 저항이 증가되게 된다.
따라서, n+형 소스 영역(52)을 사이드월(49)에 대해 자기 정합으로 형성하는 본 실시 형태 1에 따르면, LDMOSFET를 미세화한 경우라도 이와 같은 문제를 회피할 수 있으므로, LDMOSFET의 미세화를 추진할 수 있다.
여기까지의 공정에 의해, n-형 오프셋 드레인 영역(47)과 n형 오프셋 드레인 영역(50)과 n+형 드레인 영역(51)으로 이루어지는 드레인 영역 및 n-형 소스 영역(48)과 n+형 소스 영역(52)으로 이루어지는 소스 영역을 갖는 LDMOSFET가 완성된다.
LDMOSFET는, 짧은 채널 길이로 고전압 구동을 가능하게 하기 위해, 게이트 전극(46)의 한쪽(드레인 영역)측에서 n-형 오프셋 드레인 영역(47)이 형성되고, 다른 쪽(소스 영역)측의 소스 형성 영역과 채널 형성 영역에 p형 웰(44)이 형성되어 있다. 또한, n-형 오프셋 드레인 영역(47) 내에서의 전하량 및 평면에서의 게이트 전극(46)의 단부와 n+형 드레인 영역(51) 사이의 거리는 LDMOSFET의 브레이크다운 전압이 최대값으로 되도록 최적화해야만 한다.
다음으로, n+형 드레인 영역(51) 및 n+형 소스 영역(52)의 형성에 이용한 포토레지스트막을 제거한 후, p형 우물층(43)의 상부를 개구한 포토레지스트막을 마스크로 하여 p형 우물층(43)의 표면에 불화 붕소(BF2)를 이온 주입함으로써, p+형 반도체 영역(53)을 형성하여, p형 우물층(43)의 표면을 저저항화한다.
그리고, p+형 반도체 영역(53)의 형성에 이용한 포토레지스트막을 제거한 후, 도 12에 도시한 바와 같이 반도체 기판(40) 위에 CVD법으로 질화 실리콘막(도시 생략)과 산화 실리콘막(54)을 퇴적한다. 그 후, 화학적 기계적 연마(Chemical Mechanical Polishing)법을 이용하여 산화 실리콘막(54)의 표면을 평탄화한다.
계속해서, 포토레지스트막을 마스크로 하여 산화 실리콘막(54)과 질화 실리콘막을 드라이 에칭함으로써, p형 우물층(43)(p+형 반도체 영역(53)), 소스 영역(n+형 소스 영역(52)), 드레인 영역(n+형 드레인 영역(51)) 및 게이트 전극(46)의 각각의 상부에 컨택트홀(55)을 형성한다.
다음으로, 컨택트홀(55)의 내부를 포함하는 반도체 기판(40) 위에 스퍼터링법으로 Ti(티탄)막 및 TiN(질화 티탄)막의 적층막인 티탄/질화 티탄막(56a)을 퇴적한다. 그리고, CVD법으로 반도체 기판(40) 위에 텅스텐(W)막(56b)을 퇴적하고, 그 텅스텐막으로 컨택트홀(55)을 매립한다. 계속해서, CMP(Chemical Mechanical Polishing)법으로 반도체 기판(40) 위의 티탄/질화 티탄막(56a) 및 텅스텐막(56b)을 제거하고, 컨택트홀(55) 내에 티탄/질화 티탄막(56a) 및 텅스텐막(56b)을 남김으로써, 컨택트홀(55) 내에 티탄/질화 티탄막(56a) 및 텅스텐막(56b)으로 이루어지는 플러그(57)를 형성한다.
계속해서, 도 13에 도시한 바와 같이, 반도체 기판(40) 위에 스퍼터링법으로 질화 텅스텐(WN)막 및 텅스텐(W)막을 순차적으로 퇴적한다. 그리고, 포토레지스트막을 마스크로 하여 이 적층막을 에칭함으로써, n+형 소스 영역(52) 및 p+형 반도체 영역(53)을 전기적으로 접속하는 소스 배선(36a), n+형 드레인 영역(51)과 전기적으로 접속하는 드레인 배선(35a) 및 게이트 전극(46)과 전기적으로 접속하는 게이트 배선(도시 생략)을 형성한다.
다음으로, 도 14에 도시한 바와 같이, 소스 배선(36a), 드레인 배선(35a) 및 게이트 배선(도시 생략)의 상부에 CVD법으로 산화 실리콘막(58)을 퇴적하고, 계속해서 산화 실리콘막(58)의 일부를 에칭하여 드레인 배선(35a) 및 게이트 배선(도시 생략)에 도달하는 쓰루홀(59)을 형성한다. 계속해서, 플러그(57)를 형성한 공정과 마찬가지의 공정에 의해, 쓰루홀(59) 내에 티탄/질화 티탄막(60a) 및 텅스텐막(60b)으로 이루어지는 플러그(61)를 형성한다.
그 후, 플러그(61) 위를 포함하는 산화 실리콘막(58) 위에 티탄막/질화 티탄막, 알루미늄막, 티탄/질화 티탄막을 순차적으로 적층하여 적층막을 형성한다. 그리고, 포토레지스트막을 마스크로 한 에칭에 의해 이 적층막을 패터닝하여, LDMOSFET의 드레인 영역(n-형 오프셋 드레인 영역(47), n형 오프셋 드레인 영역(50) 및 n+형 드레인 영역(51)) 및 드레인 배선(35a)과 전기적으로 접속하는 드레인 배선(35b)과, 게이트 전극(46) 및 게이트 배선(도시 생략)과 전기적으로 접속하는 제2 게이트 배선(도시 생략)을 형성한다.
다음으로, 도 15에 도시한 바와 같이, 드레인 배선(35b) 및 제2 게이트 배선(도시 생략) 위를 포함하는 산화 실리콘막(58) 위에 CVD법으로 산화 실리콘막(62)을 퇴적한다. 계속해서, 산화 실리콘막(62)의 일부를 에칭하여 드레인 배 선(35b) 및 제2 게이트 배선(도시 생략)에 도달하는 쓰루홀(63)을 형성한다. 또한, 제2 게이트 배선(도시 생략)에 도달하는 쓰루홀(63)은, 도 15에서는 도시되지 않은 영역에 형성된다. 그리고, 플러그(57, 61)를 형성한 공정과 마찬가지의 공정에 의해, 쓰루홀(63) 내에 티탄/질화 티탄막(64a) 및 텅스텐막(64b)으로 이루어지는 플러그(65)를 형성한다.
다음으로, 플러그(65) 위를 포함하는 산화 실리콘막(62) 위에 티탄막, 알루미늄막 및 질화 티탄막을 순차적으로 적층하여 적층막을 형성한다. 그리고, 포토레지스트막을 마스크로 한 에칭에 의해 이 적층막을 패터닝하여, LDMOSFET의 드레인 영역(n-형 오프셋 드레인 영역(47), n형 오프셋 드레인 영역(50) 및 n+형 드레인 영역(51)) 및 드레인 배선(35a, 35b)과 전기적으로 접속하는 드레인 배선(35c)과, 게이트 전극(46) 및 게이트 배선(도시 생략), 제2 게이트 배선(도시 생략)과 전기적으로 접속하는 제3 게이트 배선(도시 생략)을 형성한다. 또한, 이 공정에서 소정의 드레인 배선(35c)에 인접하는 영역에 부선로(32)를 형성한다. 즉, 소정의 드레인 배선(35c)을 주선로로 하고, 이 주선로에 인접하는 부선로(32)로 이루어지는 방향성 결합기가 형성된다. 본 실시 형태 1에서는, 드레인 배선(35c)에 인접하는 영역에 소스 배선이 형성되어 있지 않으므로, 드레인 배선(35c)에 인접하는 영역으로서 소스 배선이 형성되어 있지 않은 영역에 부선로(32)를 형성할 수 있다. 이 부선로(32)는 드레인 배선(35c)을 형성하는 공정에서 동시에 형성할 수 있다. 즉, 드레인 배선(35c)을 형성할 때에 사용하는 마스크를 변경하는 것만으로 부선로(32) 를 형성할 수 있다. 이와 같이 본 실시 형태 1에 따르면, 공정을 복잡화시키지 않고 방향성 결합기를 형성할 수 있다.
또한, 게이트 전극(46) 및 게이트 배선(도시 생략), 제2 게이트 배선(도시 생략)과 전기적으로 접속하는 배선은, 도 15에 도시되지 않은 영역에서 형성된다. 드레인 배선(35c)의 일부는 후의 공정에서 후술하는 드레인 패드로 되고, 제3 게이트 배선(도시 생략)의 일부는 후의 공정에서 후술하는 게이트 패드로 된다.
다음으로, 도 8에 도시한 바와 같이, 드레인 배선(35c)과 제3 게이트 배선(도시 생략)을 포함하는 산화 실리콘막(62) 위에, CVD법으로 산화 실리콘막(66) 및 질화 실리콘막(67)을 퇴적한다.
계속해서, 포토레지스트막을 마스크로 하여 질화 실리콘막(67) 및 산화 실리콘막(66)을 에칭하여, 드레인 배선(35c)에 도달하는 개구부와, 제3 게이트 배선(도시 생략)에 개구부를 형성한다. 그에 의해, 드레인 배선(35c)의 일부로 이루어지는 드레인 패드(도시 생략)와, 제3 게이트 배선(도시 생략)의 일부로 이루어지는 게이트 패드(도시 생략)를 형성한다.
다음으로, 반도체 기판(40)의 이면을 연마하고, 계속해서 반도체 기판(40)의 이면에 이면 전극(68)을 형성한다. 이면 전극(68)은, 예를 들면 Ni(니켈)-Cu(구리) 합금막을 스퍼터링법으로 퇴적함으로써 형성할 수 있다.
그 후, 반도체 기판(40)을 분할 영역(도시는 생략)을 따라 절단함으로써, 개개의 반도체 칩으로 개편화한 후, 이면 전극(68)을 통하여 실장 기판에 납땜한다. 이에 의해 본 실시 형태 1에서의 반도체 장치를 제조할 수 있다.
본 실시 형태 1에 따르면, 방향성 결합기를 반도체 칩의 내부에 형성할 수 있으므로, RF 파워 모듈의 소형화를 도모할 수 있다. 또한, 드레인 배선의 다층 배선 구조로서, 드레인 배선을 3층으로 하고 있는 예에 대해 설명하고 있지만, 이는 예시이며, 드레인 배선의 층 수를 3층 이상이나 3층 이하로 하는 경우에 대해서도 본 발명을 적용할 수 있다.
<실시 형태 2>
상기 실시 형태 1에서는, 드레인 배선(35c)과 동일층에서 방향성 결합기의 부선로(32)를 형성하는 예에 대해서 설명하였지만, 본 실시 형태 2에서는 드레인 배선(35c)의 상층에 방향성 결합기의 부선로(32)를 형성하는 예에 대해서 설명한다.
도 16은, 도 6에 도시한 반도체 칩(11)에 형성되어 있는 종단 증폭부(27a)의 레이아웃 구성의 일례를 도시하는 상면도이다. 도 16에 도시한 종단 증폭부(27a)의 레이아웃 구성은, 도 7에 도시한 상기 실시 형태 1에서의 종단 증폭부(27a)의 레이아웃 구성과 거의 마찬가지의 구성을 하고 있기 때문에 상이한 점에 대해서 설명한다. 도 16에 도시한 종단 증폭부(27a)의 레이아웃 구성과 도 7에 도시한 종단 증폭부(27a)의 레이아웃 구성의 상이한 점은, 방향성 결합기를 구성하는 부선로(32)의 배치 위치이다. 즉, 상기 실시 형태 1에서는 방향성 결합기의 부선로(32)가 드레인 배선(35c)과 동일층에서 형성되어 있는 것에 대해(도 7 및 도 8 참조), 본 실시 형태 2에서는 방향성 결합기의 부선로(32)가 드레인 배선(35c)의 상층에 형성되어 있는 점이 상이하다.
도 17은, 방향성 결합기를 포함하는 종단 증폭부(27a)의 일부 단면을 도시하는 단면도이다. 도 17에 도시한 바와 같이, 본 실시 형태 2에서는 드레인 배선(35a, 35b, 35c)에 의해 드레인 배선이 3층 배선 구조를 취하고 있고, 또한 소스 배선(36a, 36b, 36c)에 의해 소스 배선이 3층 배선 구조를 취하고 있다. 이 경우, 상기 실시 형태 1과 달리 드레인 배선(35c)과 동일층에 소스 배선(36c)이 형성되어 있기 때문에, 드레인 배선(35c)의 인접 영역에 방향성 결합기의 부선로(32)를 형성할 수 없다. 따라서, 본 실시 형태 2에서는 드레인 배선(35c)의 상층에 부선로(32)를 형성하도록 하고 있다. 이와 같이 드레인 배선(35c)의 상층에 부선로(32)를 형성하는 경우라도, 드레인 배선(35c)으로 이루어지는 주선로와, 절연막인 산화 실리콘막(66)을 개재하여 주선로 위에 형성된 부선로(32)에 의해 방향성 결합기가 형성된다. 즉, 방향성 결합기는 주선로와 부선로(32)의 전자계 결합에 의해 주선로를 진행하는 전력을 검출하지만, 전자계 결합은 주선로의 주위에 부선로(32)가 있으면 발생하므로, 주선로와 동일층에서 부선로를 형성하는 경우나 주선로의 상층에 부선로를 형성하는 경우도 동일하게 방향성 결합기를 구성할 수 있다.
도 17에서는, 드레인 배선(35c)의 상층에 부선로(32)를 형성하고 있고, 이 부선로(32)는 1층으로 형성되어 있지만, 도 18에 도시한 바와 같이 드레인 배선(35c)의 상층에 형성하는 부선로(32)를 다층 구조로 하여도 된다. 그리고, 이 경우 하층의 부선로(32) 위에 산화 실리콘막(69)을 형성하고, 이 산화 실리콘막(69) 위에 상층의 부선로(32)를 형성한다. 또한, 상층의 부선로(32)를 덮는 산화 실리콘막(70)을 새롭게 형성한다. 도 18에 도시한 경우, 하층에 형성되어 있는 부선로(32)와 상층에 형성되어 있는 부선로(32)는, 예를 들면 도 19나 도 20에 도시한 바와 같이 하여 접속되어 있다. 도 19 및 도 20은, 도 18의 화살표의 방향으로부터 부선로(32)를 본 도면으로 되어 있다. 이와 같이 부선로(32)를 다층 구조로 함으로써, 부선로(32)의 길이를 길게 할 수 있어 주선로(드레인 배선(35c))와의 전자계 결합의 결합도를 크게 할 수 있다.
또한, 본 실시 형태 2에서는 드레인 배선과 소스 배선이 모두 3층 구조로 되어 있는 경우를 전제로 하여, 드레인 배선(35c)의 상층에 부선로(32)를 형성하는 예에 대해 설명하고 있지만, 상기 실시 형태 1과 같이 소스 배선의 배선층수가 드레인 배선의 배선층수보다도 적은 경우라도, 드레인 배선(35c)의 상층에 부선로(32)를 형성하여도 된다.
<실시 형태 3>
상기 실시 형태 2에서는 1개의 드레인 배선(35c)을 주선로로 하고, 이 주선로의 상층에 부선로(32)를 형성함으로써 방향성 결합기를 구성하는 예에 대해서 설명하였지만, 본 실시 형태 3에서는 복수의 드레인 배선(35c)을 주선로로 하고, 이 복수의 드레인 배선(35c) 위에 부선로(32)를 형성하는 예에 대해서 설명한다.
도 21은, 도 6에 도시한 반도체 칩(11)에 형성되어 있는 종단 증폭부(27a)의 레이아웃 구성의 일례를 도시하는 상면도이다. 도 21에 도시한 종단 증폭부(27a)의 레이아웃 구성은, 도 7에 도시한 상기 실시 형태 1에서의 종단 증폭부(27a)의 레이아웃 구성과 거의 마찬가지의 구성을 하고 있기 때문에 상이한 점에 대해서 설명한다. 도 21에 도시한 종단 증폭부(27a)의 레이아웃 구성과 도 7에 도시한 종단 증폭부(27a)의 레이아웃 구성의 상이한 점은, 복수의 드레인 배선(35c) 위에 부선로(32)를 형성하여 방향성 결합기를 구성하고 있는 점이다. 도 21에서는, 예를 들면, 인접하는 3개의 드레인 배선(35c) 위에 걸쳐 부선로(32)가 형성되어 있다. 인접하는 3개의 드레인 배선(35c) 위에 형성되어 있는 각각의 부선로(32)는, 공통되는 일단측에서 접속되어 있다. 또한, 복수의 드레인 배선(35c) 위에 형성되어 있는 부선로(32)를 접속하는 방법으로서는 도 21에 도시한 경우에 한정하지 않고, 도 22에 도시한 바와 같이 인접하는 3개의 부선로(32)를 S자 형상으로 접속하여도 된다.
도 23은, 방향성 결합기를 포함하는 종단 증폭부(27a)의 일부 단면을 도시하는 단면도이다. 도 23으로부터 알 수 있는 바와 같이, 본 실시 형태 3에서는, 인접하는 복수의 드레인 배선(35c)이 방향성 결합기의 주선로로 되어 있고, 이들 복수의 드레인 배선(35c) 위에 부선로(32)가 형성되어 있다. 복수의 드레인 배선(35c) 위에 형성되어 있는 부선로(32)는 서로 접속되어 있어, 1개의 방향성 결합기를 형성하고 있다.
본 실시 형태 3에 따르면, 주선로로서 복수의 드레인 배선(35c)을 이용하고, 이 주선로 위에 부선로(32)를 형성하고 있으므로, 방향성 결합기를 구성하는 주선로 및 부선로(32)의 길이를 길게 할 수 있다. 따라서, 방향성 결합기의 결합도를 향상시킬 수 있는 효과가 얻어진다. 또한, 본 실시 형태 3에서는, 주선로로서, 예를 들면 3개의 드레인 배선(35c)을 이용하는 예에 대해서 설명하고 있지만, 주선로로서 이용하는 드레인 배선(35c)의 개수는 3개 이상이어도 3개 이하이어도 된다.
<실시 형태 4>
상기 실시 형태 1에서는, 도 5에 도시한 바와 같이, RF 파워 모듈을 구성하는 실장 기판(10) 위에 1개의 반도체 칩(11)을 탑재하는 예에 대해서 설명하였지만, 본 실시 형태 4에서는 다른 형태에 대해서 설명한다. 즉, 상기 실시 형태 1에서는, 도 2에 도시한 증폭 회로(13a, 13b), 밴드 절환 스위치(18, 19) 및 차동 증폭기(20)가 1개의 반도체 칩(11)에 형성되어 있지만, 예를 들면 본 실시 형태 4에서는, 도 2에 도시한 증폭 회로(13a, 13b), 밴드 절환 스위치(18, 19) 및 차동 증폭기(20)를 도 24에 도시한 바와 같이, 실장 기판(10) 위의 2개의 반도체 칩(11a, 11b)으로 나누어 형성하고 있다. 예를 들면, 도 24에서는, 도 2에 도시한 증폭부(14a, 14b)가 반도체 칩(11a)에 형성되어 있고, 도 2에 도시한 바이어스 회로(15a, 15b) 등의 증폭부(14a, 14b)를 제어하는 제어 회로가 반도체 칩(11b)에 형성되어 있다. 이와 같은 구성을 취하는 경우, 도 2에 도시한 방향성 결합기(16a, 16b)는 반도체 칩(11a)에 형성하는 것이 바람직하다. 반도체 칩(11a)에는 전력을 증폭하는 증폭부(14a, 14b)가 형성되어 있고, 이 증폭부(14a, 14b)에서 증폭된 전력을 검출하는 기능을 방향성 결합기(16a, 16b)가 갖고 있기 때문이다. 즉, 반도체 칩(11b)에 방향성 결합기(16a, 16b)를 형성하는 경우, 반도체 칩(11a)에 형성되어 있는 증폭부(14a, 14b)로부터의 출력을 반도체 칩(11b)에 주회할 필요가 있어 구성이 복잡하게 되기 때문이다. 또한, 도 2에 도시한 검파 회로(17a, 17b)는 반도체 칩(11a, 11b) 중 어느 것에 형성하여도 된다. 이와 같이 증폭부(14a, 14b)와 제어 회로(바이어스 회로(15a, 15b) 등)를 각각의 반도체 칩(11a, 11b)에 형성하는 경우도 방향성 결합기(16a, 16b)를 반도체 칩(11a)의 내부에 형성함으로써, 실장 기판(10)의 소형화를 달성할 수 있다.
도 25는, 실장 기판(10) 위에 3개의 반도체 칩(11b, 11c, 11d)이 탑재되어 있는 예를 도시하는 상면도이다. 이 때, 반도체 칩(11b)에는, 도 2에 도시한 바이어스 회로(15a, 15b) 등의 제어 회로가 형성되어 있다. 한편, 반도체 칩(11c)에는, 도 2에 도시한 증폭부(14a)와 방향성 결합기(16a)가 형성되어 있다. 또한, 반도체 칩(11d)에는, 도 2에 도시한 증폭부(14b)와 방향성 결합기(16b)가 형성되어 있다. 즉, 반도체 칩(11c)에는 GSM 방식 저주파 대역용의 증폭부(14a)가 형성되어 있고, 반도체 칩(11d)에는 GSM 방식 고주파 대역용의 증폭부(14b)가 형성되어 있다. 또한, 도 2에 도시한 검파 회로(17a)는 반도체 칩(11b) 혹은 반도체 칩(11c)에 형성되고, 검파 회로(17b)는 반도체 칩(11b) 혹은 반도체 칩(11d)에 형성되어 있다. 이와 같이 3개의 반도체 칩(11b, 11c, 11d)이 실장 기판(10)에 탑재되어 있는 경우라도, 증폭부(14a)가 형성되어 있는 반도체 칩(11c)에 방향성 결합기(16a)를 형성하고, 증폭부(14b)가 형성되어 있는 반도체 칩(11d)에 방향성 결합기(16b)를 형성함으로써, 실장 기판(10)의 소형화를 달성할 수 있다.
도 26은, 실장 기판(10) 위에 2개의 반도체 칩(11e, 11f)이 탑재되어 있는 예를 도시하는 상면도이다. 이 때, 반도체 칩(11e)에는, 도 2에 도시한 증폭부(14a, 14b), 바이어스 회로(15a, 15b)(제어 회로) 및 방향성 결합기(16a, 16b) 등이 형성되어 있다. 한편, 반도체 칩(11f)에는, 도 2에 도시한 검파 회로(17a, 17b)가 형성되어 있다. 즉, 도 26에서는 검파 회로(17a, 17b)만이 별도의 반도체 칩(11f)에 형성되어 있다. 이와 같은 2개의 반도체 칩(11e, 11f)이 실장 기판(10)에 탑재되어 있는 경우라도, 증폭부(14a, 14b)가 형성되어 있는 반도체 칩(11e)에 방향성 결합기(16a, 16b)를 형성함으로써, 실장 기판(10)의 소형화를 달성할 수 있다.
도 27은, 실장 기판(10) 위에 반도체 칩(11g)이 탑재되고, 실장 기판(10)의 외부에 반도체 칩(11h)이 배치되는 예를 도시하는 상면도이다. 이 때, 반도체 칩(11h)에는, 도 2에 도시한 검파 회로(17a, 17b)가 형성되어 있고, 그 밖의 회로는 반도체 칩(11g)에 형성되어 있다. 즉, 반도체 칩(11g)에는, 도 2에 도시한 증폭부(14a, 14b), 바이어스 회로(15a, 15b)(제어 회로) 및 방향성 결합기(16a, 16b) 등이 형성되어 있다. 이와 같이 검파 회로(17a, 17b)가 실장 기판(10)의 외부에 배치되는 반도체 칩(11h)에 형성하는 경우라도, 증폭부(14a, 14b)가 형성되어 있는 반도체 칩(11g)에 방향성 결합기(16a, 16b)를 형성함으로써, 실장 기판(10)의 소형화를 달성할 수 있다.
이상과 같이, 도 2에 도시한 회로를 다양한 레이아웃 구성으로 실현하는 경우라도, 방향성 결합기(16a, 16b)를 반도체 칩의 내부에 형성함으로써, RF 파워 모듈을 구성하는 실장 기판(10)의 소형화를 도모할 수 있다.
<실시 형태 5>
본 실시 형태 5에서는, 상기 실시 형태 4에서 설명한 도 24의 레이아웃 구성으로 RF 파워 모듈이 형성되어 있는 일례에 대해서 설명한다. 도 24에서는, 실장 기판(10) 위에 반도체 칩(11a)과 반도체 칩(11b)이 탑재되어 있고, 반도체 칩(11a) 에는, 도 2에 도시한 증폭부(14a, 14b) 및 방향성 결합기(16a, 16b)가 형성되고, 반도체 칩(11b)에는, 도 2에 도시한 바이어스 회로(15a, 15b) 등의 제어 회로가 형성되어 있다. 특히, 본 실시 형태 5에서는, 도 2에 도시한 검파 회로(17a, 17b)도 반도체 칩(11b)에 탑재되어 있는 예에 대해서 설명한다. 본 실시 형태 5에서는, 반도체 칩(11a)은 GaAs 기판 등의 화합물 반도체 기판(반절연성 기판)으로 구성되고, 반도체 칩(11b)은 실리콘 기판으로 구성되어 있다.
예를 들면, 갈륨 비소(GaAs) 등의 Ⅲ-V족 화합물 반도체를 사용한 반도체 소자가 있다. 화합물 반도체는 실리콘(Si)에 비해 이동도가 커서, 반절연성 결정이 얻어지는 특징을 갖는다. 또한, 화합물 반도체는 혼정을 만드는 것이 가능하여, 헤테로 접합을 형성할 수 있다.
헤테로 접합을 사용한 반도체 소자로서, 헤테로 접합형 바이폴라 트랜지스터(이하, HBT(Heterojunction Bipolar Transistor)라고 함)가 있다. 이 HBT는, 갈륨비소를 베이스층에 이용하고, 인듐갈륨인(InGaP) 또는 알루미늄갈륨비소(AlGaAs) 등을 에미터층에 이용한 바이폴라 트랜지스터이다. 즉, HBT는 베이스층과 에미터층에서 서로 다른 반도체 재료를 사용하여 헤테로 접합을 형성한 바이폴라 트랜지스터이다.
이 헤테로 접합에 의해, 베이스 에미터 접합에서의 에미터의 금제대 폭을 베이스의 금제대 폭보다 크게 할 수 있다. 따라서, 에미터로부터 베이스로의 캐리어의 주입을 베이스로부터 에미터로의 역전하의 캐리어의 주입에 비해 매우 크게 할 수 있으므로, HBT의 전류 증폭률은 매우 커지는 특징이 있다.
HBT는, 상기한 바와 같이 전류 증폭률이 매우 커지므로, 예를 들면 휴대 전화기에 탑재되는 전력 증폭기(RF(Radio Frequency) 모듈)에 사용되고 있다. RF 모듈에서는, HBT를 형성한 반도체 칩이 실장 기판에 실장되어 있다. 이 때문에, 본 실시 형태 5에서는, 도 24에 도시한 반도체 칩(11a)에 형성되어 있는 증폭부(14a, 14b)를 HBT로 형성한다. 한편, 도 2에 도시한 바이어스 회로(15a, 15b)나 검파 회로(17a, 17b)는 통상 MOSFET(전계 효과 트랜지스터)를 사용하여 형성되기 때문에, 실리콘 기판으로 이루어지는 반도체 칩(11b)에 형성된다. 여기서, 반도체 칩(11a)은 HBT로 구성되는 증폭부(14a, 14b)와 함께 방향성 결합기(16a, 16b)도 형성된다. 따라서, 본 실시 형태 5에서는 HBT와 방향성 결합기(16a, 16b)를 반도체 칩(11a)에 형성하는 예를 설명한다.
본 실시 형태 5에서도, 증폭부(14a, 14b)는 3단 증폭단으로 형성되어 있다. 도 28은 3단 증폭단의 최종단인 종단 증폭부의 레이아웃 구성을 도시하는 도면이다. 도 28에서, 종단 증폭부는 소자 분리 영역(72)에 의해 복수의 셀 영역으로 분리되어 있다. 개개의 셀 영역에는 HBT가 형성되어 있다. 여기의 셀 영역으로부터는 에미터 배선(73), 베이스 배선(74) 및 컬렉터 배선(75)이 인출되어 있다. 그리고, 각 셀 영역으로부터 인출되어 있는 컬렉터 배선(75)은 컬렉터 인출 배선(76)과 전기적으로 접속되어 있고, 이 컬렉터 인출 배선(76)은 패드(컬렉터 패드)(71)에 접속되어 있다.
이와 같이 구성되어 있는 최종 증폭부에 따르면, 베이스 배선(74)을 진행해 온 전력이 HBT에 입력되고, 전력이 입력된 HBT에서 전력이 증폭되어 컬렉터 배 선(75) 및 컬렉터 인출 배선(76)으로부터 패드(71)에 증폭된 전력이 출력된다. 즉, 컬렉터 배선(75) 및 컬렉터 인출 배선(76)을 증폭된 전력이 진행한다. 따라서, 본 실시 형태 5에서는 증폭된 전력이 진행하는 소정의 컬렉터 인출 배선(76)을 주선로로 하고, 이 주선로로 되는 소정의 컬렉터 인출 배선(76) 위에 부선로(77)를 형성하고 있다. 이에 의해, 소정의 컬렉터 인출 배선(76)으로 이루어지는 주선로와, 주선로 위에 형성된 부선로(77)에 의해 방향성 결합기가 형성된다. 따라서, 컬렉터 인출 배선(76)을 진행하는 전력을 방향성 결합기에 의해 검지할 수 있다.
여기서, 컬렉터 배선(75)을 주선로로 하고, 이 컬렉터 배선(75) 위에 부선로(77)를 형성하여 방향성 결합기를 구성하는 것도 생각할 수 있다. 그러나, 도 28에 도시한 바와 같이, 컬렉터 배선(75)은 복수의 컬렉터 배선(75)을 접속하는 컬렉터 인출 배선(76)에 비해 길이가 짧게 되어 있다. 방향성 결합기의 결합도는 주선로 및 부선로의 길이가 길수록 커지기 때문에, 컬렉터 배선(75)을 주선로로 하는 방향성 결합기에서는, 컬렉터 인출 배선(76)을 주선로로 하는 방향성 결합기보다도 결합도가 작아지게 된다. 이 때문에, 본 실시 형태 1에서는 컬렉터 인출 배선(76)을 주선로로 하고, 이 주선로 위에 부선로(77)를 형성하는 구성을 취함으로써, 방향성 결합기의 결합도를 향상시키고 있다.
도 29는, 방향성 결합기와 HBT를 포함하는 구조의 일부 단면을 도시하는 단면 사시도이다. 도 29에 도시한 바와 같이, 소자 분리 영역(72)에 의해 소자 형성 영역이 분리되어 있다. 분리되어 있는 소자 형성 영역에서는, 반절연성 기판인 GaAs 기판(80) 위에 서브 컬렉터용 반도체층(81)이 형성되고, 이 서브 컬렉터용 반 도체층(81) 위에 컬렉터용 반도체층(82)이 형성되어 있다. 서브 컬렉터용 반도체층(81)은 n+형 GaAs층으로 형성되고, 컬렉터용 반도체층(82)은 n-형 GaAs층으로 형성되어 있다. 그리고, 컬렉터용 반도체층(82)에는 개구부가 형성되고, 개구부 내에 컬렉터 전극(88)이 형성되어 있다. 이 컬렉터 전극(88)은 컬렉터 배선(75)과 전기적으로 접속되어 있다.
컬렉터용 반도체층(82) 위에는 베이스용 반도체층(83)이 형성되어 있고, 이 베이스용 반도체층(83)에 접속하도록 베이스 전극(87)이 형성되어 있다. 베이스용 반도체층(83)은 p+형 GaAs층으로 형성되어 있다. 베이스용 반도체층(83) 위에는 에미터용 반도체층(84)이 형성되고, 에미터용 반도체층(84) 위에 GaAs층(85)이 형성되어 있다. 그리고, GaAs층(85) 위에 에미터 전극(86)이 형성되고, 이 에미터 전극(86) 위에 에미터 배선(73)이 전기적으로 접속되어 있다. 에미터용 반도체층(84)은 n-형 InGaP층으로 형성되어 있다. 이와 같이 하여, 소자 형성 영역에 HBT가 형성되어 있다.
HBT의 컬렉터 전극(88)과 접속하고 있는 컬렉터 배선(75)은 컬렉터 인출 배선(76)과 접속되어 있다. 이 컬렉터 인출 배선(76)이 방향성 결합기의 주선로로 된다. 컬렉터 인출 배선(76) 위에는 절연막(89)이 형성되어 있고, 이 절연막(89)을 개재한 컬렉터 인출 배선(76) 위에 방향성 결합기의 부선로(77)가 형성되어 있다. 그리고, 부선로(77)를 덮도록 절연막(90)이 형성되어 있다. 한편, GaAs 기판(80)의 이면측에는 이면 전극(91)이 형성되어 있다. 이와 같이 하여, GaAs 기 판(80) 위에 HBT와 방향성 결합기가 형성된다.
본 실시 형태 5에서의 반도체 장치는 상기한 바와 같이 구성되어 있고, 이하에 그 제조 방법에 대해서 도면을 참조하면서 설명한다.
도 30에 도시한 바와 같이, 반절연성 기판을 웨이퍼의 상태로 준비한다. 반절연성 기판이란, 금제대 폭이 큰 화합물 반도체로 구성된 기판이다. 금제대 폭이 큰 화합물 반도체에서는, 임의의 종류의 불순물을 첨가하면 금제대 내에 깊은 준위가 형성되고, 전자 및 정공이 이 깊은 준위에 고정되어 캐리어 밀도가 매우 작아져 절연체에 가깝게 된다. 이와 같은 기판을 반절연성 기판이라고 부른다. 본 실시 형태 5에서는, 반절연성 기판에 일례로서 GaAs 기판(80)을 사용하지만, InP 기판 등을 사용하여도 된다. GaAs 기판(80)에서는 Cr, In, 산소 등의 첨가 혹은 과잉으로 비소를 도입함으로써 깊은 준위가 형성되어, 반절연성 기판으로 된다.
다음으로, GaAs 기판(80) 위에 서브 컬렉터용 반도체층(81)을 형성하고, 서브 컬렉터용 반도체층(81) 위에 컬렉터용 반도체층(82)을 형성한다. 서브 컬렉터용 반도체층(81)은, 예를 들면 n+형 GaAs층으로 형성되고, 컬렉터용 반도체층(82)은 n-형 GaAs층으로 형성되어 있다. n+형 GaAs층 및 n-형 GaAs층은 GaAs층에 n형 불순물인 실리콘(Si) 등을 첨가함으로써 형성할 수 있고, 예를 들면 에피택셜 성장법으로 형성할 수 있다. 또한, 컬렉터용 반도체층(82) 위에 베이스용 반도체층(83)을 형성하고, 베이스용 반도체층(83) 위에 에미터용 반도체층(84)을 형성한다. 베이스용 반도체층(83)은 p+형 GaAs층으로 형성되어 있다. p+형 GaAs층은 GaAs층에 p형 불순물인 탄소(C)를 첨가함으로써 형성할 수 있고, 예를 들면 에피택셜 성장법으로 형성할 수 있다. 에미터용 반도체층(84)은 n-형 InGaP층으로 형성된다. n-형 InGaP층은 InGaP층에 n형 불순물인 실리콘(Si)을 첨가함으로써 형성되고, 예를 들면 에피택셜 성장법으로 형성할 수 있다. 에미터용 반도체층(84) 위에는 GaAs층(85)을, 예를 들면 에피택셜 성장법으로 형성한다.
계속해서, GaAs층(85) 위에 WSiN막을 성막한 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, WSiN막과 GaAs층을 패터닝한다. 이에 의해, WSiN막으로 이루어지는 에미터 전극(86)을 형성할 수 있다.
다음으로, 소자 분리 영역(72)을 형성한다. 소자 분리 영역(72)은 GaAs 기판(80)의 표면, 서브 컬렉터용 반도체층(81), 컬렉터용 반도체층(82), 베이스용 반도체층(83) 및 에미터용 반도체층(84)에 헬륨 이온을 도입함으로써 형성한다. 또한, 본 실시 형태(5)에서는 소자 분리 영역(72)을 형성하기 위해 헬륨을 도입하고 있지만, 도입하는 원소는 헬륨에 한하지 않는다. 즉, 소자 분리 영역(72)은 반도체층에 비금속 원소를 도입함으로써 형성할 수 있으므로, 반도체층에 도입하는 원소로서는 비금속 원소이면 된다. 특히, 소자 분리 영역(72)을 형성하기 위해 반도체층에 깊게 원소를 도입하는 것이 바람직하므로, 비금속 원소로서는 수소(H), 헬륨(He)이나 붕소(B) 등을 사용할 수 있다. 이와 같은 가벼운 원소 중, 소자의 신뢰성에 영향을 미치기 어렵다고 하는 관점에서, 헬륨을 사용하는 것이 바람직하다.
계속해서, 소자 형성 영역에서 베이스용 반도체층(83)에 도달하는 개구부를 형성하고, 이 개구부를 매립하도록 Mo/Au/Pt/Ti/Pt막을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, Mo/Au/Pt/Ti/Pt막, 에미터용 반도체층(84) 및 베이스용 반도체층(83)을 패터닝한다. 이에 의해, 베이스용 반도체층(83) 위에 Mo/Au/Pt/Ti/Pt막으로 이루어지는 베이스 전극(87)을 형성할 수 있다.
다음으로, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 소자 형성 영역의 컬렉터용 반도체층(82)에 홈을 형성한다. 그 후, GaAs 기판(80) 위에 Au/Ni/AuGe막을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써 Au/Ni/AuGe막을 패터닝하여 컬렉터 전극(88)을 형성한다.
계속해서, GaAs 기판(80) 위에 보호막을 형성한다. 보호막은, 예를 들면 산화 실리콘막으로 형성되고, CVD(Chemical Vapor Deposition)법을 사용하여 형성할 수 있다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 보호막을 패터닝한다. 패터닝은 컬렉터 전극(88) 위를 노출하도록 행해진다.
다음으로, GaAs 기판(80) 위에 Pt/Au/Ti막을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, Pt/Au/Ti막을 패터닝한다. 이에 의해, 컬렉터 전극(88)에 전기적으로 접속하는 컬렉터 배선(75) 및 컬렉터 배선(75)에 접속하는 컬렉터 인출 배선(76)을 형성할 수 있다. 소정의 컬렉터 인출 배선(76)은 방향성 결합기의 주선로로서도 기능한다. 또한, 도 30에는 나타나지 않지만, 베이스 전극(87)에 접속하는 베이스 배선(도시 생략)도 형성한다.
계속해서, 도 31에 도시한 바와 같이, GaAs 기판(80) 위에 절연막(89)을 형성한다. 절연막(89)은, 예를 들면 산화 실리콘막으로 형성되고, CVD법을 사용하여 형성할 수 있다. 그리고, 절연막(89) 위에 금속막을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 금속막을 패터닝한다. 이에 의해, 금속막으로 이루어지는 부선로(77)가 형성된다. 부선로(77)는 컬렉터 인출 배선(76)과 평행하도록 형성된다.
다음으로, 도 29에 도시한 바와 같이, GaAs 기판(80) 위에 절연막(90)을 형성한 후, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, 절연막(90) 및 절연막(89) 등을 패터닝한다. 패터닝은 에미터 전극(86) 위를 노출하도록 행해진다.
그리고, GaAs 기판(80) 위에 Au/Ti막을 형성한다. 그리고, 포토리소그래피 기술 및 에칭 기술을 사용함으로써, Au/Ti막을 패터닝한다. 이에 의해, 에미터 전극(86)에 전기적으로 접속하는 에미터 배선(73)을 형성할 수 있다.
계속해서, GaAs 기판(80)의 이면에 이면 전극(91)을 형성한다. 이 후, GaAs 기판(80)으로 이루어지는 웨이퍼를 칩 영역마다 다이싱하여 반도체 칩을 얻을 수 있다. 그리고, 반도체 칩은 실장 기판에 탑재되어 RF 파워 모듈이 제조된다. 이와 같이 하여, 본 실시 형태 5에서는 반도체 칩의 내부에 HBT와 함께 방향성 결합기를 형성할 수 있다. 본 실시 형태 5에서도, 반도체 칩의 내부에 방향성 결합기를 형성하도록 하였으므로, 실장 기판의 소형화를 도모할 수 있다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태에 한정되는 것이 아니라, 그 요지를 일탈하지 않는 범위에서 다양하게 변경 가능한 것은 물론이다.
<산업상이용가능성>
본 발명은, 반도체 장치를 제조하는 제조업에 폭넓게 이용할 수 있다.
도 1은 디지털 휴대 전화기에서의 신호 송수신부의 블록도를 도시하는 도면.
도 2는 RF 파워 모듈에서의 고주파 증폭 회로의 회로 블록도를 도시하는 도면.
도 3은 방향성 결합기를 설명하는 도면.
도 4는 검파 회로의 일례를 도시하는 회로도.
도 5는 RF 파워 모듈의 실장 구성을 도시하는 평면도.
도 6은 반도체 칩의 레이아웃 구성을 도시하는 상면도.
도 7은 종단 증폭부의 레이아웃 구성을 도시하는 상면도.
도 8은 방향성 결합기를 포함하는 종단 증폭부의 일부 단면을 도시하는 단면도.
도 9는 출력 전력과 검파 전압의 관계를 도시하는 그래프.
도 10은 본 발명의 실시 형태 1에서의 반도체 장치의 제조 공정을 도시하는 단면도.
도 11은 도 10에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 12는 도 11에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 13은 도 12에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 14는 도 13에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 15는 도 14에 계속되는 반도체 장치의 제조 공정을 도시하는 단면도.
도 16은 실시 형태 2에서의 종단 증폭부의 레이아웃 구성을 도시하는 상면 도.
도 17은 방향성 결합기를 포함하는 종단 증폭부의 일부 단면을 도시하는 단면도.
도 18은 방향성 결합기를 포함하는 종단 증폭부의 일부 단면을 도시하는 단면도.
도 19는 하층에 형성되어 있는 부선로와 상층에 형성되어 있는 부선로의 접속 관계를 도시하는 도면.
도 20은 하층에 형성되어 있는 부선로와 상층에 형성되어 있는 부선로의 접속 관계를 도시하는 도면.
도 21은 실시 형태 3에서의 종단 증폭부의 레이아웃 구성을 도시하는 상면도.
도 22는 실시 형태 3에서의 종단 증폭부의 레이아웃 구성을 도시하는 상면도.
도 23은 방향성 결합기를 포함하는 종단 증폭부의 일부 단면을 도시하는 단면도.
도 24는 실시 형태 4에서의 RF 파워 모듈의 실장 구성을 도시하는 상면도.
도 25는 RF 파워 모듈의 실장 구성을 도시하는 상면도.
도 26은 RF 파워 모듈의 실장 구성을 도시하는 상면도.
도 27은 RF 파워 모듈의 실장 구성을 도시하는 상면도.
도 28은 실시 형태 5에서의 종단 증폭부의 레이아웃 구성을 도시하는 상면 도.
도 29는 방향성 결합기와 HBT를 포함하는 구조의 일부 단면을 도시하는 단면 사시도.
도 30은 실시 형태 5에서의 반도체 장치의 제조 공정을 도시하는 단면 사시도.
도 31은 도 30에 계속되는 반도체 장치의 제조 공정을 도시하는 단면 사시도.
도 32는 본 발명자들이 검토한 RF 파워 모듈의 실장 구성을 도시하는 상면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 디지털 신호 처리부
2 : IF부
3 : 변조 신호원
4 : 믹서
5 : RF 파워 모듈
6 : 안테나 스위치
7 : 안테나
8 : 저잡음 증폭기
10, 100 : 실장 기판
11, 11a∼11h, 101 : 반도체 칩
12a, 12b : 정합 회로
13a, 13b : 증폭 회로
14a, 14b : 증폭부
15a, 15b : 바이어스 회로
16a, 16b : 방향성 결합기
17a, 17b : 검파 회로
18, 19 : 밴드 절환 스위치
20 : 차동 증폭기
21, 24 : n채널형 MOSFET
22, 23 : p채널형 MOSFET
25a, 25b : 초단 증폭부
26a, 26b : 중단 증폭부
27a, 27b : 종단 증폭부
28 : 용량 소자
29 : 저항 소자
30 : 제어 회로
31 : 검파 회로
32, 77 : 부선로
33, 34 : 패드
35a, 35b, 35c : 드레인 배선
36a, 36b, 36c : 소스 배선
37 : 게이트 배선
40 : 반도체 기판
41 : p형 에피택셜층
42 : 홈
43 : p형 우물층
44 : p형 웰
45 : 게이트 절연막
46 : 게이트 전극
47 : n-형 오프셋 드레인 영역
48 : n-형 소스 영역
49 : 사이드월
50 : n형 오프셋 드레인 영역
51 : n+형 드레인 영역
52 : n+형 소스 영역
53 : p+형 반도체 영역
54, 58, 62, 66, 69, 70 : 산화 실리콘막
55 : 컨택트홀
56a, 60a, 64a : 티탄/질화 티탄막
56b, 60b, 64b : 텅스텐막
57, 61, 65 : 플러그
59, 63 : 쓰루홀
67 : 질화 실리콘막
68 : 이면 전극
72 : 소자 분리 영역
73 : 에미터 배선
74 : 베이스 배선
75 : 컬렉터 배선
76 : 컬렉터 인출 배선
80 : GaAs 기판
81 : 서브 컬렉터용 반도체층
82 : 컬렉터용 반도체층
83 : 베이스용 반도체층
84 : 에미터용 반도체층
85 : GaAs층
86 : 에미터 전극
87 : 베이스 전극
88 : 컬렉터 전극
89, 90 : 절연막
91 : 이면 전극
100 : 실장 기판
101 : 반도체 칩
102 : 방향성 결합기
Pin1, Pin2, Pout1, Pout2, Vapc : 단자

Claims (18)

  1. 전력 증폭 회로를 포함하는 반도체 칩을 포함하고, 상기 반도체 칩은, (a) 반도체 기판과, (b) 상기 반도체 기판 위에 형성된 상기 전력 증폭 회로를 구성하는 트랜지스터와, (c) 상기 전력 증폭 회로로부터 출력되는 출력 전력을 검출하는 방향성 결합기를 갖고, 상기 방향성 결합기는, (c1) 상기 트랜지스터의 출력 배선을 이용한 주선로와, (c2) 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 검파 회로와 제1 단자가 전기적으로 접속되고, 상기 제1 단자의 타단인 제2 단자가 수동 소자를 통하여 GND와 전기적으로 접속된 부선로를 포함하고, 상기 주선로와 상기 부선로는 평행하게 배치되고, 또한 상기 주선로와 상기 부선로 사이에 도전체가 존재하지 않는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 칩은, 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 상기 검파 회로를 갖고 있는 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서,
    상기 반도체 칩은, 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 상기 검파 회로와, 상기 검파 회로의 출력에 기초하여 상기 전력 증폭 회로로부터의 출력 전력이 일정하게 되도록 상기 전력 증폭 회로를 구성하는 상기 트랜 지스터를 제어하는 제어 회로를 갖고 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서,
    상기 주선로와 상기 부선로는 동일 배선층으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서,
    상기 트랜지스터에 접속되어 있는 소스 배선의 일부를 생략하고, 상기 소스 배선의 일부를 생략함으로써 빈 영역에 상기 부선로를 배치하는 것을 특징으로 하는 반도체 장치.
  6. 제1항에 있어서,
    상기 주선로가 형성되어 있는 배선층의 상층에 위치하는 배선층에 상기 부선로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서,
    상기 트랜지스터는 전계 효과 트랜지스터인 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서,
    상기 트랜지스터는 바이폴라 트랜지스터인 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서,
    상기 주선로와 상기 부선로 사이에는 절연막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  10. 제9항에 있어서,
    상기 주선로와 상기 부선로 사이의 거리는 2㎛ 이하인 것을 특징으로 하는 반도체 장치.
  11. 제2항에 있어서
    상기 방향성 결합기와 상기 검파 회로 사이에 상기 방향성 결합기로부터의 출력을 증폭하는 선형 증폭기가 접속되어 있는 것을 특징으로 하는 반도체 장치.
  12. 삭제
  13. 삭제
  14. 전력 증폭 회로를 포함하는 반도체 칩을 포함하고, 상기 반도체 칩은, (a) 반도체 기판과, (b) 상기 반도체 기판 위에 형성된 상기 전력 증폭 회로를 구성하는 트랜지스터와, (c) 상기 전력 증폭 회로로부터 출력되는 출력 전력을 검출하는 방향성 결합기를 갖고, 상기 방향성 결합기는, (c1) 상기 트랜지스터의 출력 배선을 이용한 주선로와, (c2) 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 검파 회로와 접속되는 부선로를 포함하고,
    상기 반도체 칩은, 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 상기 검파 회로와, 상기 검파 회로의 출력에 기초하여 상기 전력 증폭 회로로부터의 출력 전력이 일정하게 되도록 상기 전력 증폭 회로를 구성하는 상기 트랜지스터를 제어하는 제어 회로를 갖고 있는 것을 특징으로 하는 반도체 장치.
  15. 전력 증폭 기능을 갖는 반도체 장치로서, (a) 실장 기판과, (b) 상기 실장 기판 위에 탑재되고, 전력 증폭 회로가 형성된 제1 반도체 칩을 포함하고, 상기 제1 반도체 칩은, (c) 반도체 기판과, (d) 상기 반도체 기판 위에 형성된 상기 전력 증폭 회로를 구성하는 트랜지스터와, (e) 상기 전력 증폭 회로로부터 출력되는 출력 전력을 검출하는 방향성 결합기를 갖고, 상기 방향성 결합기는, (e1) 상기 트랜지스터의 출력 배선을 이용한 주선로와, (e2) 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 검파 회로와 접속되는 부선로를 포함하는 것을 특징으로 하는 반도체 장치.
  16. 제15항에 있어서,
    상기 제1 반도체 칩은, 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 상기 검파 회로와, 상기 검파 회로의 출력에 기초하여 상기 전력 증폭 회로로부터의 출력 전력이 일정하게 되도록 상기 전력 증폭 회로를 구성하는 상기 트랜지스터를 제어하는 제어 회로를 갖고 있는 것을 특징으로 하는 반도체 장치.
  17. 제15항에 있어서,
    상기 실장 기판 위에는, 제2 반도체 칩이 더 탑재되어 있고, 상기 제2 반도체 칩에는, 상기 방향성 결합기로부터의 출력을 전압 혹은 전류로 변환하는 상기 검파 회로와, 상기 검파 회로의 출력에 기초하여 상기 전력 증폭 회로로부터의 출력 전력이 일정하게 되도록 상기 전력 증폭 회로를 구성하는 상기 트랜지스터를 제어하는 제어 회로가 형성되어 있는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서,
    상기 제1 반도체 칩은 화합물 반도체 기판으로 형성되고, 상기 제2 반도체 칩은 실리콘 기판으로 형성되어 있는 것을 특징으로 하는 반도체 장치.
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