JP5712579B2 - 半導体装置 - Google Patents
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Description
第1実施形態による半導体装置について図1乃至図20を用いて説明する。
第2実施形態による半導体装置について図21乃至図24を用いて説明する。図1乃至図20に示す第1実施形態による半導体装置と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
上記実施形態に限らず種々の変形が可能である。
前記第1のトランジスタアレイの前記第1の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第1のパッド電極と
を有することを特徴とする半導体装置。
前記第1のトランジスタアレイの前記第1のパッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第2の方向に延在するドレインラインを更に有する
ことを特徴とする半導体装置。
前記複数のトランジスタの前記ドレイン領域から前記ドレインライン下の領域に渡って形成され、前記ドレイン領域と前記ドレインラインとを接続する第1の引き出し配線を更に有する
ことを特徴とする半導体装置。
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第1の上層配線層と、前記第1の上層配線層上に形成され前記第1の上層配線層よりも厚い第2の上層配線層と、前記第2の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第1の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
前記ドレインラインを対称軸として前記第1のトランジスタアレイに対して線対称の位置に配置され、前記第1の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第1の方向と交差する第2の方向に配置された第2のトランジスタアレイと、
前記ドレインラインを対称軸として前記第1のパッド電極に対して線対称の位置に配置され、前記第2のトランジスタアレイの前記複数のトランジスタのソース領域に電気的に接続された第2のパッド電極と
を更に有することを特徴とする半導体装置。
前記ドレインラインの、前記第1のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第2のパッド電極を更に有する
ことを特徴とする半導体装置。
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第1の上層配線層と、前記第1の上層配線層上に形成され前記第1の上層配線層よりも厚い第2の上層配線層と、前記第2の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記ドレインラインは、前記第2の上層配線層及び前記最上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
前記第1のトランジスタアレイと前記第1のパッド電極との間に配置され、前記第1のトランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第2の方向に延在するゲートラインを更に有する
ことを特徴とする半導体装置。
前記複数のトランジスタの前記ゲート電極から前記ゲートライン下の領域に渡って形成され、前記ゲート電極と前記ゲートラインとを電気的に接続する第2の引き出し配線を更に有する
ことを特徴とする半導体装置。
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第1の上層配線層と、前記第1の上層配線層上に形成され前記第1の上層配線層よりも厚い第2の上層配線層と、前記第2の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第2の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第1の上層配線層と、前記第1の上層配線層上に形成され前記第1の上層配線層よりも厚い第2の上層配線層と、前記第2の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記ゲートラインは、前記第2の上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
前記第1の上層配線層により形成された前記ゲート電極の裏打ち配線を更に有する
ことを特徴とする半導体装置。
前記第1のトランジスタアレイの前記複数のトランジスタの前記ソース領域から前記パッド電極下の領域に渡って形成され、前記ソース領域と前記第1のパッド電極とを接続する第3の引き出し配線を更に有する
ことを特徴とする半導体装置。
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第1の上層配線層と、前記第1の上層配線層上に形成され前記第1の上層配線層よりも厚い第2の上層配線層と、前記第2の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第3の引き出し配線は、前記下層配線層により形成されている
ことを特徴とする半導体装置。
複数の配線層を含む下層配線層と、前記下層配線層上に形成された第1の上層配線層と、前記第1の上層配線層上に形成され前記第1の上層配線層よりも厚い第2の上層配線層と、前記第2の上層配線層上に形成された最上層配線層とを含む多層配線構造を有し、
前記第1のパッド電極は、前記最上層配線層を含む配線構造体により形成されている
ことを特徴とする半導体装置。
前記第1のトランジスタアレイの前記複数のトランジスタは、前記第2の方向に一列に配列されている
ことを特徴とする半導体装置。
前記第1のトランジスタアレイの幅と前記第1のパッド電極の幅とが等しい
ことを特徴とする半導体装置。
複数の前記パッド電極の前記第1の方向にそれぞれ配置され、前記第1の方向に延在するゲート電極と、隣接する前記パッド電極に電気的に接続されたソース領域とを有する複数のトランジスタを有し、前記複数のトランジスタが前記第2の方向に配置された複数のトランジスタアレイと
を有することを特徴とする半導体装置。
前記トランジスタアレイの前記第1の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、
前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第2の方向に延在するドレインラインと、
前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第2の方向に延在するゲートラインと、
前記ゲートラインに接続された入力マッチング回路と、
前記ドレインラインに接続された出力マッチング回路と
を有することを特徴とする半導体装置。
12…素子分離絶縁膜
14…Pウェル
16…Nウェル
18…ゲート電極
20…ソース領域
22…ドレイン領域
24…層間絶縁膜
26,28,30,32,34,36,38…配線層
40,42,44…引き出し配線
46…裏打ち線
48…ゲートライン
50…パッド電極
52…ドレインライン
54…トランジスタアレイ領域
56…バンプ
102,122…RF信号入力端子
104…入力マッチング回路
106,126,130…トランジスタ集積部
108…出力マッチング回路
110,134…RF信号出力端子
112,136,140…高周波チョーク回路
114,138,142…Vcc端子
124…前段マッチング回路
128…段間マッチング回路
132…後段マッチング回路
Claims (7)
- 第1の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第1の方向と交差する第2の方向に配置された第1のトランジスタアレイと、
前記第1のトランジスタアレイの前記第1の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続された第1のパッド電極と、
前記第1のトランジスタアレイの前記第1のパッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第2の方向に延在するドレインラインと、
前記ドレインラインの、前記第1のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第2のパッド電極と
を有することを特徴とする半導体装置。 - 前記複数のトランジスタの前記ドレイン領域から前記ドレインライン下の領域に渡って形成され、前記ドレイン領域と前記ドレインラインとを接続する第1の引き出し配線を更に有することを特徴とする請求項1記載の半導体装置。
- 前記ドレインラインを対称軸として前記第1のトランジスタアレイに対して線対称の位置に配置され、前記第1の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第1の方向と交差する第2の方向に配置された第2のトランジスタアレイと、
前記ドレインラインを対称軸として前記第1のパッド電極に対して線対称の位置に配置され、前記第2のトランジスタアレイの前記複数のトランジスタのソース領域に電気的に接続された第2のパッド電極と
を更に有することを特徴とする請求項1又は2記載の半導体装置。 - 前記第1のトランジスタアレイと前記第1のパッド電極との間に配置され、前記第1のトランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第2の方向に延在するゲートラインを更に有する
ことを特徴とする請求項1乃至3のいずれか1項に記載の半導体装置。 - 前記複数のトランジスタの前記ゲート電極から前記ゲートライン下の領域に渡って形成され、前記ゲート電極と前記ゲートラインとを電気的に接続する第2の引き出し配線を更に有する
ことを特徴とする請求項4記載の半導体装置。 - 前記第1のトランジスタアレイの前記複数のトランジスタの前記ソース領域から前記パッド電極下の領域に渡って形成され、前記ソース領域と前記第1のパッド電極とを接続する第3の引き出し配線を更に有する
ことを特徴とする請求項1乃至5のいずれか1項に記載の半導体装置。 - 第1の方向に延在するゲート電極を有する複数のトランジスタを有し、前記複数のトランジスタが前記第1の方向と交差する第2の方向に配置されたトランジスタアレイと、
前記トランジスタアレイの前記第1の方向に配置され、前記複数のトランジスタのソース領域に電気的に接続されたパッド電極と、
前記トランジスタアレイの前記パッド電極側とは異なる側に配置され、前記複数のトランジスタのドレイン領域に電気的に接続され、前記第2の方向に延在するドレインラインと、
前記トランジスタアレイと前記パッド電極との間に配置され、前記トランジスタアレイの前記複数のトランジスタの前記ゲート電極に電気的に接続され、前記第2の方向に延在するゲートラインと、
前記ドレインラインの、前記第1のトランジスタアレイ側とは異なる側に配置され、前記複数のトランジスタの前記ソース領域に電気的に接続された第2のパッド電極と、
前記ゲートラインに接続された入力マッチング回路と、
前記ドレインラインに接続された出力マッチング回路と
を有することを特徴とする半導体装置。
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