KR100644028B1 - 반도체 칩 및 반도체 칩 패키지 - Google Patents

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Abstract

본 발명은 반도체 칩 내부의 액티브(active) 소자의 손상없이 액티브 소자에서 발생된 열을 효과적으로 방출시켜 반도체 칩의 동작 신뢰성을 향상시킬 수 있는 반도체 칩 및 반도체 칩 패키지(package)를 제공하기 위한 것으로, 이를 위해 본 발명은 기판 및 웰(well) 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭과, 상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부와, 상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 외부 제1 배선패턴과 접속되고, 상기 외부 제1 배선패턴과 데이터 신호를 송수신하는 입출력단과, 상기 전원 공급부가 형성된 영역 상부에 탑재되고, 상기 기판 및 웰 영역과 전기적으로 접속된 제2 금속배선과 접속되어 외부 제2 배선패턴과 접속되는 복수의 제1 범프를 포함하는 반도체 칩를 제공한다.
반도체 칩, 패키지, DDI, 소오스 드라이버 IC, COF, COG, TCP, LCD

Description

반도체 칩 및 반도체 칩 패키지{SEMICONDUCTOR CHIP AND SEMICONDUCTOR CHIP PACKAGE}
도 1a 및 도 1b는 종래기술에 따른 COF(Chip On Film) 기술을 통해 패키징된 반도체 칩 패키지의 평면도 및 단면도.
도 2a 및 도 2b는 종래기술에 따른 COG(Chip On Glass) 기술을 통해 패키징된 반도체 칩 패키지의 평면도 및 단면도.
도 3는 일반적인 LCD(Liquid Crystal Display) 장치의 구성도.
도 4는 도 3에 도시된 소오스 드라이버 IC(Integrated Circuit) 칩의 평면도.
도 5는 도 4에 도시된 채널블럭의 구성도.
도 6a 내지 도 6e는 본 발명의 실시예1에 따른 반도체 칩 패키지를 설명하기 위하여 도시한 도면.
도 7a 내지 도 7h는 본 발명의 실시예2에 따른 반도체 칩 패키지를 설명하기 위하여 도시한 도면.
도 8a 및 도 8b는 본 발명의 실시예3에 따른 반도체 칩 패키지를 설명하기 위하여 도시한 도면.
도 9는 본 발명의 실시예3에 따른 반도체 칩 패키지의 변형예를 설명하기 위하여 도시한 도면.
<도면의 주요 부분에 대한 부호의 설명>
10 : COF 패키지
11, 21 : 반도체 칩
12, 140, 161, 181: 필름 기판
13, 23, 141a, 141b, 162, 181a, 182b : 동박배선
14, 24, 138, 139, 158, 178, 179, 198, 199 : 범프
20 : COG 패키지
22 : 유리기판
25 : 화면 표시 영역
26 : 전도성 접착 필름
110 : LCD 패널
120 : 소오스 구동 회로부
130 : 게이트 구동 회로부
140 : 타이밍 컨트롤러
121, 131, 151, 171, 191 : 입력단
122, 132, 152, 172, 192 : 출력단
123a 내지 123f, 133a 내지 133f, 153a 내지 153f, 173a 내지 173f, 193a 내 지 193f : 채널블럭
124a 내지 124d, 134a 내지 134d, 154a 내지 154d, 174a 내지 174d, 194a 내지 194d : 전원 공급부
125a, 125b, 135a, 135b, 155a, 155b, 175a, 175b, 195a, 195b : 전원 입력단
126, 136, 156, 176, 196 : 저항부
127, 137, 157, 177, 197 : 디지털/아날로그 제어부
1231, 1232 : 래치부
1233 : D/A 컨버터
1234 : 출력 회로부
138 : 범프
159 : 열 전달라인
본 발명은 반도체 칩 및 반도체 칩 패키지에 관한 것으로, 특히 LCD(Liquid Crystal Display)와 같은 표시장치를 구동시키기 위하여 FPD(Flat Panel Dislay) 모듈(module)에 연결되는 DDI(Display Driver Integrated circuit) 칩 및 그 패키지에 관한 것이다.
최근에 정보통신 산업, 컴퓨터 산업 및 표시장치 산업이 급속하게 발전함에 따라 여기에 사용되는 전자부품에 대한 고기능화, 저가격화 및 저전력화가 지속적으로 진행되고 있다. 아울러, 이와 같은 전자부품을 사용하는 전자가기를 경박단소화하는 노력 또한 지속적으로 이루어지고 있다. 이와 같은 노력은 반도체 장치를 핵심 부품으로 사용하면서 실현되고 있다. 즉, 반도체 장치의 집적회로가 초미세화되면서 집적도도 증가하고, 고기능화되고 있으며, 아울러 새로운 실장방법을 포함한 패키지 공정기술도 개발되면서 전자부품 및 전자기기 산업의 급속한 발전을 견인하고 있다.
이중에서 패키지 공정은 반도체 칩을 외부 단자와 전기적으로 접속시키는 한편, 반도체 칩의 내부는 외부로부터 보호하기 위한 공정이다. 종래기술에 따른 패키지 공정은 이와 같은 목적을 충실히 수행할 수 있도록 접속공정 및 봉지공정이 개발되어 적용되어져 왔다. 그러나, 최근에는 반도체 장치를 사용하는 전기기기의 종류가 증가하고, 거기에 사용되는 반도체 칩의 크기, 형태 및 성능 등이 다양화되면서 접속공정 및 봉지공정 등을 포함하는 반도체 칩의 패키지 방법이 변화하고 있는 추세에 있다.
현재 반도체 칩을 고밀도로 실장하기 위한 패키지 형태로는 DIP(Dual Inline Package), SOP(Small Outline Package), QFP(Quad Flat Package), BGA(Ball Grid Array)로 부터 새로운 패키지 형태인 CSP(Chip Scale Package)가 널리 적용되고 있다. 그리고, 이와 함께 보다 경박단소화된 전자기기를 제조할 수 있도록 웨이퍼 레벨의 CSP 및 베어 칩(bare chip)에 대한 DCA(Direct Chip Attach) 실장 기술도 개 발되고 있다.
이와 함께 플립 칩(Flip Chip) 기술도 응용 기기의 다양화 추세에 부응하고, 고밀도 실장을 실현하기 위하여 개발되어 온 기술이다. 플립 칩 기술이란 넓게는 반도체 칩을 뒤집어서 칩의 패드가 기판과 마주 보게 한 상태에서 반도체 칩과 기판을 전기적, 기계적으로 연결하는 방법을 총칭해서 일컫는 말이다. 또한 플립 칩 기술은 좁게는 웨이퍼 레벨의 CSP에 대하여 상응하는 용어로서 베어 칩 패키지 기술을 의미하기도 한다. 이하에서 설명되는 플립 칩 기술은 이 중에서 광의의 플립 칩 기술을 지칭한다.
플립 칩 기술은 TCP(Tape Carrier Package), COF(Chip On Film) 패키지 기술 및 COG(Chip On Glass) 패키지 기술이 해당된다. COF 패키지 기술은 소형 및 박형화를 실현하기 위해 반도체 칩을 필름 형태의 실장 기판에 실장하는 패키지 기술이고, COG 패키지 기술은 반도체 칩을 유리기판 형태의 패널에 실장하는 패키지 기술이다.
도 1a는 종래기술에 따른 COF 패키지 기술을 설명하기 위하여 COF 패키지를 도시한 평면도이고, 도 1b는 도 1a에 도시된 COF 패키지를 측면에서 바라본 단면도이다.
도 1a 및 도 1b에 도시된 바와 같이, 종래기술에 따른 COF 패키지(10)는 실장 기판으로서, 소정의 회로를 구성하는 복수의 동박배선(13)이 형성된 필름 기판(12)을 사용한다. 그리고, 범프 본딩(bump bonding)에 의해 반도체 칩(11)을 필름 기판(12)에 실장하고 있다. 그 실장과정은 반도체 칩(11)에 미리 범프(14)를 형성 하고, 그 범프(14)를 동박배선(13)에 대응되도록 위치시킨 후 소정의 압력을 가하여 범프(14)와 동박배선(13)을 접합시키는 과정으로 이루어진다. 이로써, 패키지가 이루어진다.
한편, 도 2a는 종래기술에 따른 COG 패키지 기술을 설명하기 위하여 COG 패키지를 도시한 평면도이고, 도 2b는 도 2a에 도시된 COG 패키지를 측면에서 바라본 단면도이다.
도 2a 및 도 2b에 도시된 바와 같이, 종래기술에 따른 COG 패키지(20)는 COF 패키지와 유사한 실장방법으로 구현된다. 다만, 실장 기판으로 COF 패키지가 필름 기판(12)을 사용하는 것에 반해, COG 패키지(20)는 패널 유리기판(22)과 전도성 접착 필름(Adhesive Conductive Film; ACF)(26)을 사용한다. 통상적으로, COG 패키지(20)는 LCD 장치에서 DDI 칩을 유리기판(22) 상에 실장하는 기술에 널리 적용되며, LCD 패널(panel)(25)이 형성된 유리기판(22) 상에 실장된다. 여기서, 도 2b에서 도시되어 미설명된 도면부호 '23'는 동박배선이고, '24'는 범프이다.
이와 같이 종래기술에 따른 COF 패키지 및 COG 패키지 기술은 동박배선을 미세한 폭으로 형성하는 것이 가능하고, 이러한 동박배선을 미세한 간격으로 형성하는 것이 가능하여 파인 피치(fine pitch)는 물론 박형화 및 소형화에 유리한 장점을 갖고 있다. 더욱이 범프 본딩에 의해 칩 실장과 기판에 형성된 동박배선과의 전기적인 접속이 이루어지는 바, 와이어 본딩(wire bonding) 기술이 칩 패드(pad)와 리드 프레임(lead frame)의 리드들이 개별적으로 이루어지는 것과 비교하여 일괄 본딩이 가능한 장점도 갖는다.
한편, 이러한 종래기술에 따른 COF 패키지 및 COG 패키지 기술에서는 기존의 반도체 칩 내에서 발생하는 열의 양이 충분히 크지 않아 열 문제에 관련한 사항에 대해서는 크게 고려하지 않았고, 단지 반도체 칩이 동작할 때 소비하는 전류를 각 응용분야에 최적으로 정합시키는 저(低) 소비전력에 관련한 기술이 주류를 이루어 왔다.
그러나, 최근 LCD 장치와 같은 표시장치에서는 표시패널을 구동시키기 위한 DDI 칩이 다채널화 및 대형화되어 감에 따라 단위 칩 내에서 발생하는 열의 양 또한 무시할 수 없는 수준으로 증가하고 있는 추세에 있다. 이에 따라, 칩 패키지 공정시 저 소비전력의 구현 못지 않게 단위 칩 내에서 발생하는 열을 어떻게 처리할 건지에 대한 연구가 절실히 필요하다. 지금까지는 단지 자연적인 공랭식에 의존하여 칩 내에서 발생하는 열을 처리하는 것이 전부이다. 이에 따라, 칩 내에서 발생된 열이 자연적인 공랭식의 처리 범위 내를 벗어 났을 경우 칩 내 접합영역(junction)의 온도가 점점 더 올라가게 되어 칩 동작에 여러 가지 신뢰성 문제점을 야기시키게 된다.
따라서, 본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로서, 반도체 칩 내부의 액티브 소자의 손상없이 내부에 발생된 열을 효과적으로 방출시켜 칩의 동작 신뢰성을 향상시킬 수 있는 반도체 칩 및 반도체 칩 패키지를 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 일측면에 따른 본 발명은, 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭과, 상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부와, 상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단과, 상기 전원 공급부가 형성된 영역 상부에 탑재되고, 상기 기판 및 웰 영역과 전기적으로 접속된 복수의 제2 금속배선과 접속되어 외부 제2 배선패턴과 접속되는 복수의 제1 열전달 범프를 구비하는 반도체 칩을 제공한다.
또한, 상기한 목적을 달성하기 위한 다른 측면에 따른 본 발명은, 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭과, 상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부와, 상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 복수의 입출력 범프를 통해 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단과, 상기 채널블럭 영역의 상기 기판 및 웰 영역과 접속된 복수의 제2 금속배선과 연결되어 상기 제2 금속배선을 통해 상기 기판 및 웰 영역과 연결된 열 전달라인과, 상기 전원 입력단과 상기 열 전달라인을 연결하는 제1 연결라인과, 상기 열 전달라인과 연결되는 제2 연결라인과, 상기 입출력단 상부에 탑재되고, 상기 제2 연결라인과 연결되어 상기 제2 연결라인을 통해 상기 기판 및 웰 영역으로부터 전달된 열을 외부 제2 배선패턴으로 전달하는 복수의 제1 열전달 범프를 구비하는 반도체 칩을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 상기한 구성을 갖는 반도체 칩과, 상기 제1 열전달 범프와 대응되는 부위에 상기 제1 열전달 범프와 압착 접속되도록 상기 제2 배선패턴이 형성되어 상기 제1 열전달 범프를 통해 상기 기판 및 웰 영역으로부터 전달된 열을 상기 제2 배선패턴을 통해 외부로 방출하는 지지기판을 포함하는 반도체 칩 패키지를 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭과, 상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부와, 상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 복수의 입출력 범프를 통해 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단과, 상기 채널블럭 영역의 상기 기판 및 웰 영역과 접속된 복수의 제2 금속배선과, 상기 전원 입력단과 상기 제2 금속배선을 연결하는 제1 연결라인과, 상기 제2 금속배선과 연결되는 제2 연결라인과, 상기 입출력단 상에 배치되고, 상기 제2 연결라인과 연결되어 상기 제2 연결라인을 통해 상기 기판 및 웰 영역으로부터 전달된 열을 외부로 전달하는 열전달 범프를 구비하는 반도체 칩을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭과, 상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부와, 상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 복수의 입출력 범프를 통해 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단과, 상기 채널블럭 영역의 상기 기판 및 웰 영역과 연결되는 제2 금속배선과, 상기 채널블럭 영역 상에 탑재되고, 상기 제2 금속배선과 연결되어 상기 제2 금속배선을 통해 상기 기판 및 웰 영역으로부터 전달되는 열을 외부 제2 배선패턴을 통해 전달하는 열전달 펌프를 더 구비하는 반도체 칩을 제공한다.
또한, 상기한 목적을 달성하기 위한 또 다른 측면에 따른 본 발명은, 상기한 구성을 갖는 반도체 칩과, 상기 열전달 범프와 대응되는 부위에 상기 열전달 범프와 압착 접속되도록 상기 제2 배선패턴이 형성되어 상기 열전달 범프를 통해 상기 기판 및 웰 영역으로부터 전달된 열을 상기 제2 배선패턴을 통해 외부로 방출하는 지지기판을 포함하는 반도체 칩 패키지를 제공한다.
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이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예들을 첨부한 도면을 참조하여 설명하기에 우선하여 반도체 칩에서 열이 많이 발생하는 부위에 대해 LCD 장치에서 사용된 DDI 칩을 일례로 들어 고찰하기로 한다.
도 3은 LCD 장치의 구성도이고, 도 4는 도 3에 도시된 소오스 드라이버 IC 칩의 내부 구조를 도시한 평면도이며, 도 5는 4에 도시된 소오스 드라이버 IC 칩의 채널구성을 도시한 블록도이다.
도 3에 도시된 바와 같이, LCD 장치는 복수의 소오스 라인(SL)(또는, 데이타 라인)과 복수의 게이트 라인(GL)이 교차하는 부위에 형성된 화소 셀로 이루어진 LCD 패널(110)과, LCD 패널(110) 내에 구성된 복수의 화소의 부화소(sub pixel)에 각각 연결되어 게이트 구동신호에 의해 부화소를 순차적으로 구동시키기 위한 소오스 구동 회로부(120) 및 게이트 구동 회로부(130)와, 소오스 구동 회로부(120) 및 게이트 구동 회로부(130)를 제어하는 타이밍 컨트롤러(140)를 포함한다.
이중, 소오스 구동 회로부(120)는 복수의 소오스 드라이버 IC 칩(SD)으로 구성되며, 소오스 드라이버 IC 칩(SD)는 도 4에 도시된 바와 같이, 중앙부에 각각 복수의 채널블럭(123a 내지 123f)이 배치되고, 채널블럭(123a 내지 123f) 간에는 전원 공급부(124a 내지 124d)가 배치되며, 이들을 둘러싸도록 가장자리에는 각각 입력단(121)과 출력단(122)이 배치된다. 입력단(121)과 출력단(122) 사이에는 외부로부터 전원을 입력받아 전원 공급부(124a 내지 124d)로 각각 공급하는 전원 입력단 (125a, 125b)이 배치된다. 한편, 도 4에 도시된 '126'은 저항부이고, '127'은 디지털/아날로그 제어부이다.
채널블럭(123a 내지 123f)은 각각 도 5에 도시된 바와 같이 복수의 채널(CH1 내지 CHn)으로 구성된다. 각 채널은 제1 및 제2 래치부(1231, 1232)와, 제2 래치부(1232)의 디지털 출력신호를 저항부(126)의 저항값에 따라 아날로그 신호로 변환하는 D/A 컨버터(Digital/Analog converter, 1233)와, D/A 컨버터(1233)로부터 출력되는 아날로그 신호를 동일한 값으로 버퍼링(buffering)하여 출력단(122)으로 출력하는 출력회로부(1234)로 이루어진다.
이와 같이, 소오스 드라이버 IC 칩은 중앙부에 액티브(active) 소자로 이루어진 채널블럭(123a 내지 123f)이 배치된다. 이에 따라, 소오스 드라이버 IC 칩 구동시 소오스 드라이버 IC 칩에서 가장 많은 열이 발생되는 부위는 바로 중앙부가 된다.
이하에서는 이러한 사항을 토대로 본 발명의 바람직한 실시예들을 설명하기로 한다.
실시예1
도 6a 내지 도 6e는 본 발명의 실시예1에 따른 반도체 칩 패키지를 설명하기 위하여 도시한 도면들이다. 도 6a는 소오스 드라이버 IC 칩의 평면도이고, 도 6b는 도 6a에 도시된 'A1-A1' 절취선을 따라 도시한 단면도이고, 도 6c는 도 6a에 도시 된 소오스 드라이버 IC 칩을 COF 기술로 필름 기판에 실장한 평면도이며, 도 6d는 도 6c에 도시된 'A2-A2' 절취선을 따라 도시한 단면도이며, 도 6e는 도 6a에 도시된 전원 입력단 및 범프와 기판(P-sub) 또는 웰 영역(N-Well) 간의 접속상태를 도시한 단면도이다.
도 6a에 도시된 바와 같이, 본 발명의 실시예1에 따른 반도체 칩 패키지는 소오스 드라이버 IC 칩의 전원 공급부(134a 내지 134d)가 형성되는 영역에 복수의 범프(138)가 탑재된다. 범프(138)는 도 6d에 도시된 바와 같이 필름 기판(140) 상에 형성된 동박배선(141b)과 접속된다. 범프(138)와 접속되는 동박배선(141b)은 입출력단(131, 132)과 접속된 범프(139, 도 6c참조)와 접속되는 동박배선(141a)과는 전기적으로 분리된다. 이러한 범프(138)는 Au와 같은 전도성 물질로 형성하며, 이외에, 열을 효율적으로 방출할 수 있도록 열 방출율이 높은 물질로 형성하는 것이 바람직하다.
이처럼 범프(138)를 전원 공급부(134a 내지 134d) 영역에 탑재하는 이유는 전원 공급부(134a 내지 134d)에는 액티브 소자들이 형성되지 않기 때문이다. 하지만 필요에 따라서는 IC 칩의 신뢰성에 문제가 되지 않는다면 복수개의 범프를 채널 블럭(134a 내지 134d)의 액티브 소자들 상에 형성시킬 수도 있다. 이처럼 채널 블럭(134a 내지 134d) 상에 탑재된 복수개의 범퍼는 필름 기판(140)에 형성된 동박배선과 접속되어 액티브 소자내에서 발생되는 열을 동박배선을 통해 외부로 방출하게 된다.
전원 공급부(134a 내지 134d)는 전술한 바와 같이 전원 입력단(135a, 135b)으로부터 전원전압(Vcc)과 접지전압(Vss)을 공급받고, 공급된 전원전압(Vcc)과 접지전압(Vss)을 기판(P-sub)과 웰 영역(N-well)으로 공급하는 기능을 수행한다. 이에 따라, 전원 공급부(134a 내지 134d)는 액티브 소자들 대신에 전원전압(Vcc)과 접지전압(Vss)을 전달하기 위한 복수의 금속층 또는 금속배선으로만 이루어진다. 따라서, 도 6d에 도시된 바와 같이 압착을 통해 드라이버 IC 칩을 필름 기판(140) 상에 실장시키는 COF 기술을 적용하는 경우에는 전혀 소자 특성에 영향을 미치지 않게 된다.
참고로, COF 기술을 이용한 패키지 공정은 드라이버 IC 칩을 필름 기판 상부에 안착시킨 후 드라이버 IC 칩의 상부와 필름 기판 하부에 각각 상하방향으로 압력을 가하여 드라이버 IC 칩에 탑재된 범프와 필름 기판 상에 형성된 동박배선을 접속시키는 방식으로 공정이 이루어진다. 이에 따라, 범프(138)를 채널블럭(133a 내지 133f) 영역 상에 탑재시키는 경우 COF 기술을 이용한 패키지 공정시 가해지는 압력에 의해 채널블럭(133a 내지 133f)의 액티브 소자들이 손상되어 소자의 동작특성이 저하될 수 있다. 이러한 문제를 방지하기 위하여 본 발명의 실시예1에서는 액티브 소자들이 형성되지 않은 전원 공급부(134a 내지 134d)가 형성된 영역에 범프(138)를 탑재한다.
도 6b에 도시된 바와 같이, 범프(138)는 복수의 금속층(M1 내지 M3)을 통해 기판(P-sub) 및 웰 영역(N-well)과 각각 접속된다. 이는, 채널블럭(133a 내지 133f)의 액티브 소자들이 모두 동일한 기판(p-sub)과 웰 영역(N-well) 내에 형성되기 때문이다. 다시 말하면, 각 채널을 구성하는 액티브 소자에서 발생된 열은 기판(P-sub)이나 웰 영역(N-well)을 통해 상호 전달된다. 이렇게 기판(P-sub)이나 웰 영역(N-well)으로 전달된 열은 복수의 금속층(M1 내지 M3)을 통해 범프(138)로 전달되어 방출되게 된다. 동도면에 도시된 바와 같이, 범프(138)는 최종 절연층인 패시베이션층(passivation layer, PL)을 식각한 후 해당 최종 금속층(M3)과 접속되도 록 형성한다. 여기서, 미설명된 'IMD0 내지 IMD3'는 금속간 절연막(Inter Metal Dielectric layer)이다.
도 6c에 도시된 바와 같이, 전원 공급부(134a 내지 134d) 영역에 범프(138)가 탑재된 드라이버 IC 칩을 COF 기술을 이용한 패키지 공정을 통해 필름 기판(140) 상부에 실장시킨다. 이때, 필름 기판(140) 상에는 입출력단(131, 132) 영역에 탑재된 범프(139)(설명의 편의를 위해 2개만 도시함)를 비롯하여 일반적으로 탑재되는 소정의 범프 이외에 전원 공급부(134a 내지 134d) 영역에 탑재된 범프(138)와 패키지 공정시 접속되는 복수의 동박배선(141b, 도 6d참조)이 형성된다. 도 6d에 도시된 바와 같이, 전원 공급부(134a 내지 134d) 영역에 탑재된 범프(138)들은 각각 동박배선(141b)들과 접속되고, 입출력단(131, 132) 영역에 형성된 범프(139)를 포함한 기타 일반적인 범프(미도시)들은 동박배선(141a)과 접속된다. 이에 따라, 범프(138)를 통해 전달된 드라이버 IC 칩의 내부 열은 동박배선(141b)을 통해 외부로 방출된다.
한편, 도 6b에 도시된 바와 같이 범프(138)를 복수의 금속층(M1 내지 M3)을 통해 기판(P-sub) 및 웰 영역(N-well)과 접속시키는 경우 전원 공급부(134a 내지 134d)를 통해 기판(P-sub) 및 웰 영역(N-well)으로 공급되는 접지전압(Vss)과 전원전압(Vcc)이 금속층(M1 내지 M3)을 통해 범프(138)로 빠져 손실되는 경우가 발생할 수 있다. 이러한 문제를 방지하기 위하여 본 발명의 실시예1에서는 도 6e에 도시된 바와 같이, 전원 입력단(135a, 135b)의 범프 또는 별도의 금속층을 이용하여 전원 입력단(135a, 135b)과 범프(138)를 각각 접속시킨다. 결국, 전원 입력단(135a, 135b)과 기판(P-sub) 및 웰 영역(N-well) 간에 형성된 경로와 범프(138)와 기판(P-sub) 및 웰 영역(N-well) 간에 형성된 경로는 회로상으로 병렬 접속된 상태가 된다.
실시예2
도 7a 내지 도 7h는 본 발명의 실시예2에 따른 반도체 칩 패키지를 설명하기 위하여 도시한 도면들이다. 도 7a는 소오스 드라이버 IC 칩의 평면도이고, 도 7b는 도 7a에 도시된 'A' 부위를 확대하여 도시한 평면도이고, 도 7c는 도 7b에 도시된 'A1-A1' 절취선을 따라 도시한 단면도이고, 도 7d는 도 7b에 도시된 'A2-A2' 절취선을 따라 도시한 단면이고, 도 7e는 도 7b에 도시된 'A3-A3' 절취선을 따라 도시한 단면도이다.
도 7a에 도시된 바와 같이, 본 발명의 실시예2에 따른 반도체 칩 패키지는 실시예1에 따른 반도체 칩 패키지와 달리 범프(158)가 전원 공급부(154a 내지 154d) 영역에 탑재되는 것이 아니라, 드라이버 IC 칩의 각 모서리 부위에 하나씩 탑재된다. 그리고, 도 7b에 도시된 바와 같이 채널블럭(153a 내지 153f) 영역에는 'ㄷ'자 및 역 'ㄷ' 형태로 최종 금속층 또는 추가로 금속층(또는, 금속배선)(159)(이하, 열 전달배선이라 함)이 형성된다. 이러한 열 전달배선(159)은 범프(158)와 접속된다. 한편, 범프(158)는 드라이버 IC 칩의 모서리 부위에만 형성되는 것이 아니라, 입출력단(151, 152) 영역에 적정한 수로 탑재될 수 있으며, 그 수는 제한되지 않는다.
도 7c 내지 도 7e에 도시된 바와 같이, 열 전달배선(159)은 금속층(M1, M2)를 통해 기판(P-sub)와 웰 영역(N-well)과 접속된 최종 금속층(M3)을 적절히 식각하여 형성한다. 이 외에, 최종 금속층(M3) 상부에 금속간 절연막을 더 형성하여 별도의 금속배선을 형성할 수도 있다. 물론, 열 전달배선(159)은 기판(P-sub) 및 웰 영역(N-well)과 접속된 최종 금속층(M3)으로 형성하거나, 이들과 접속된 금속배선으로 형성해야만 한다. 이는 전술한 바와 같이 원활한 열 전달을 위해서이다. 또한, 열 전달배선(159)의 일부는 전원 입력단(155a)과 접속된다. 즉, 열 전달배선(159)은 서로 전기적으로 분리된 두개의 열 전달배선으로 이루어진다. 이중 하나는 기판(P-sub)과 접속된 최종 금속층(M3)들과 접속되고, 접지전압(Vss)이 공급되는 접지전압 입력단(1551a)과 접속된다. 다른 하나는 웰 영역(N-well)과 접속된 최종 금속층(M3)들과 접속되고, 전원전압(Vcc)이 공급되는 전원전압 입력단(1552a)과 접속된다.
한편, 도 7f는 본 발명의 실시예2의 변형예로서, 도 7b에 도시된 바와 같이 채널블럭(153a 내지 153f)마다 각각 독립적으로 분리된 열 전달배선(159)을 형성하는 것이 아니라, 드라이버 IC 칩 전체에 걸쳐 연결된 열 전달배선(160)을 형성한다.
도 7g에 도시된 바와 같이, 범프(158)가 드라이버 IC 칩의 모서리 부위에 탑재된 드라이버 IC 칩을 COF 기술을 이용한 패키지 공정을 통해 필름 기판(161) 상부에 실장시킨다. 이때, 필름 기판(161) 상에는 입출력단(151, 152) 영역에 탑재된 범프(미도시)를 비롯하여 일반적으로 탑재되는 소정의 범프 이외에 모서리 부위에 탑재된 범프(158)와 패키지 공정시 접속되는 복수의 동박배선(162, 도 7h참조)이 형성된다. 도 7h에 도시된 바와 같이, 범프(158)들은 각각 동박배선(162)들과 접속되고, 입출력단(131, 132) 영역에 형성된 범프를 포함한 기타 일반적인 범프들은 보통의 동박배선(미도시)과 접속된다. 이에 따라, 드라이버 IC 칩의 내부 열은 금속층(M1 내지 M3)을 통해 범프(158)로 전달되고, 범프(158)로 전달된 열은 동박배선(162)을 통해 외부로 방출된다.
한편, 본 발명의 실시예2에 따른 반도체 칩 패키지는 TCP 기술에 적용하여 패키지 공정을 사용하는 경우에도 적용할 수 있다. 통상, TCP 기술은 서로 분리된 기판을 사용하며, 분리된 기판은 몰딩(molding) 공정을 통해 밀봉된다. 이에 따라, 본 발명의 실시예1에 따른 반도체 칩 패키지를 TCP 기술로 수행하는 경우 중앙부, 즉 전원 공급부(134a 내지 134d, 도 6a 참조) 영역에 탑재된 범프(138)를 지지하기 위한 지지수단이 없기 때문에 적용하는데 한계가 있다. 그러나, 본 발명의 실시예2에 따른 반도체 칩 패키지에서는 범프(158, 도 7a 참조)가 드라이버 IC 칩의 모서리 부위에 탑재되기 때문에 필름 기판의 중앙부에 별도의 지지수단이 없어도 적용이 가능하다.
실시예3
도 8a는 본 발명의 실시예3에 따른 반도체 칩 패키지를 설명하기 위하여 도시한 평면도이고, 도 8b는 도 8a에 도시된 'A-A' 절취선을 따라 도시한 단면도이다.
도 8a에 도시된 바와 같이, 본 발명의 실시예3에 따른 반도체 칩 패키지는 실시예1 및 2를 결합한 실시예로서, 전원 공급부(174a 내지 174d) 영역에 복수의 범프(178)을 탑재하는 동시에 각 모서리 부위에 범프(179)를 탑재한다. 이중, 범프(179)는 실시예2에서와 같은 방법으로 채널블럭(173a 내지 173f) 영역에 형성된 열 전달배선(180)과 각각 접속된다. 그리고, 열 전달배선(180)의 일측은 각각 전원 입력단(175a, 175b)의 접지전압 입력단(1751a, 1751b) 및 전원전압 입력단(1752a, 1752b)과 각각 접속된다.
도 8b에 도시된 바와 같이, 범프(178, 179)가 탑재된 드라이버 IC 칩을 COF 기술을 이용한 패키지 공정을 통해 필름 기판(181) 상부에 실장시킨다. 이때, 필름 기판(181) 상에는 입출력단(171, 172) 영역에 탑재된 범프(미도시)를 비롯하여 일반적으로 탑재되는 소정의 범프 이외에 전압 공급부(174a 내지 174d) 영역에 탑재된 범프(178) 및 모서리 부위에 탑재된 범프(179)와 각각 패키지 공정시 접속되는 복수의 동박배선(182a, 182b)이 형성된다. 범프(178, 179)들은 각각 대응되는 동박배선(182a, 182b)들과 접속되고, 입출력단(171, 172) 영역에 형성된 범프를 포함한 기타 일반적인 범프들은 보통의 동박배선(미도시)과 접속된다. 이에 따라, 드라이버 IC 칩의 내부 열은 금속층(M1 내지 M3)을 통해 범프(178, 179)로 전달되고, 범프(178, 179)로 전달된 열은 동박배선(182a, 182b)을 통해 외부로 방출된다. 즉, 열이 방출되는 경로가 범프(178) 뿐만 아니라, 범프(179)를 통해서도 이루어져 그 만큼 방출효율을 높일 수 있다.
한편, 도 9는 본 발명의 실시예3의 변형예로서, 열 전달배선(200)을 형태를 중앙부를 중심으로 대칭적으로 형성하며, 다수의 브랜치(branch)를 갖는 형태로 형성한다. 이는 열 전달배선(200)의 브랜치를 증가시켜 열 전달율을 증가시키기 위함이다.
한편, 지금까지 도시되어 미설명된 '191, 192'는 입출력단이고, '193a 내지 193f'는 채널블럭이고, '194a 내지 194d'는 전력 공급부이고, '156, 176, 196'는 저항부이고, '157, 177, 197'는 디지털/아날로그 제어부이고, '198 및 199'는 범프이다.
그리고, 상기에서는 COF 기술을 적용하는 경우에 대해서만 본 발명의 실시예들을 설명하였으나, 이는 설명의 편의를 위한 것으로 COG 기술을 적용한 패키지 공정에서도 적용할 수 있다. 또한, 본 발명은 LCD 장치의 소오스 드라이버 IC 칩 뿐만 아니라, 중앙부에 전력 공급부가 배치되는 모든 반도체 장치에 사용되는 반도체 칩에 모두 적용할 수 있다. 또한, 실시예2 및 3에서 개시된 열 전달배선의 형태는 다양한 형태로 구현될 수 있으며, 필름 기판 역시 폴리아미드(poly amid)를 포함한 당분야에서 적용되는 모든 필름은 모두 사용할 수 있다. 또한, 범프의 개수 또한 제한되지 않는다.
발명의 기술 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 이 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예들이 가능함을 이해할 수 있을 것이다.
이상에서 설명한 바와 같이, 본 발명에 의하면, 반도체 칩의 중앙부에 배치된 전력 공급부 영역에 기판 및 웰 영역과 접속된 범프를 탑재시키고, 이 범프에 대응되는 부위에 동박배선이 형성된 필름 기판(또는, 유리기판) 상에 반도체 칩을 실장함으로써 반도체 칩 내부의 액티브 소자의 손상없이 액티브 소자에서 발생된 열을 상기 범프를 통해 효과적으로 방출시켜 칩의 동작 신뢰성을 향상시킬 수 있다.

Claims (40)

  1. 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭;
    상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부;
    상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단; 및
    상기 전원 공급부가 형성된 영역 상부에 탑재되고, 상기 기판 및 웰 영역과 전기적으로 접속된 복수의 제2 금속배선과 접속되어 외부 제2 배선패턴과 접속되는 복수의 제1 열전달 범프
    를 구비하는 반도체 칩.
  2. 제 1 항에 있어서,
    상기 제1 열전달 범프는 상기 액티브 소자 구동시 발생된 열을 상기 기판 및 웰 영역과 상기 제2 금속배선을 통해 상기 제2 배선패턴으로 방출시키는 반도체 칩.
  3. 제 2 항에 있어서,
    상기 제1 열전달 범프는,
    상기 제2 금속배선 중 어느 하나의 배선을 통해 상기 기판과 접속되는 제1 범프; 및
    상기 제2 금속배선 중 상기 제1 범프와 접속되지 않는 다른 배선을 통해 상기 웰과 접속되는 제2 범프
    를 구비하는 반도체 칩.
  4. 제 3 항에 있어서,
    상기 제1 열전달 범프와 상기 전원 입력단을 서로 연결하는 복수의 제3 금속배선을 더 구비하되,
    상기 제1 범프는 상기 제3 금속배선 중 어느 하나의 배선을 통해 상기 전원 입력단 중 접지전압 입력단과 접속되고, 상기 제2 범프는 상기 제3 금속배선 중 상기 접지전압 입력단과 접속되지 않는 배선을 통해 상기 전원 입력단 중 전원전압 입력단과 접속된 반도체 칩.
  5. 제 4 항에 있어서,
    상기 전원 입력단은 상기 입출력단 사이에 배치된 반도체 칩.
  6. 제 3 항에 있어서,
    상기 입출력단 상부에 상기 제1 열전달 범프와 전기적으로 분리되어 배치된 복수의 입출력 범프를 더 구비하는 반도체 칩.
  7. 제 3 항에 있어서,
    상기 채널은,
    상기 입출력단 중 입력단으로 입력되는 상기 데이터 신호를 래치하는 제1 및 제2 래치부;
    상기 제2 래치부로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터; 및
    상기 D/A 컨버터로부터 출력되는 상기 아날로그 신호를 증폭하여 출력하는 출력 회로부
    를 구비하는 반도체 칩.
  8. 제 4 항에 있어서,
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 접속된 복수의 제4 금속배선;
    일부가 상기 제4 금속배선과 연결되어 상기 제4 금속배선을 통해 상기 기판 및 웰 영역과 연결된 열 전달라인;
    상기 전원 입력단과 상기 열 전달라인을 연결하는 제1 연결라인;
    상기 열 전달라인과 연결되는 제2 연결라인; 및
    상기 입출력단 상에 탑재되고, 상기 제2 연결라인과 연결되어 상기 제2 연결라인을 통해 상기 기판 및 웰 영역으로부터 전달된 열을 외부로 전달하는 복수의 제2 열전달 범프
    를 더 구비하는 반도체 칩.
  9. 제 8 항에 있어서,
    상기 제2 열전달 범프는 상기 입출력단에 형성된 패시베이션층 상부에 형성된 반도체 칩.
  10. 제 9 항에 있어서,
    상기 열 전달라인은 상기 채널블럭마다 전기적으로 분리되어 독립적으로 형성되거나, 상기 복수의 채널블럭 전체에 걸쳐 전기적으로 접속되어 형성된 반도체 칩.
  11. 제 9 항에 있어서,
    상기 열 전달라인은,
    상기 제4 금속배선 중 어느 하나의 배선을 통해 상기 기판과 접속되는 제1 라인; 및
    상기 제1 라인과 전기적으로 분리되어 상기 제4 금속배선 중 상기 제1 라인과 접속되지 않은 배선을 통해 상기 웰 영역과 접속되는 제2 라인
    을 구비하는 반도체 칩.
  12. 제 11 항에 있어서,
    상기 제2 열전달 범프는 상기 제2 연결라인을 통해 상기 제1 및 제2 라인과 각각 연결되되, 상기 제1 및 제2 라인과 각각 연결되는 범프끼리는 서로 전기적으로 분리된 반도체 칩.
  13. 제 4 항에 있어서,
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 접속된 복수의 제4 금속배선;
    상기 전원 입력단과 상기 제4 금속배선을 연결하는 제1 연결라인;
    상기 제4 금속배선과 연결되는 제2 연결라인; 및
    상기 입출력단 상에 배치되고, 상기 제2 연결라인과 연결되어 상기 제2 연결라인을 통해 상기 기판 및 웰 영역으로부터 전달된 열을 외부로 전달하는 제2 열전달 범프
    를 더 구비하는 반도체 칩.
  14. 제 13 항에 있어서,
    상기 제2 열전달 범프는 상기 입출력단에 형성된 패시베이션층 상부에 형성된 반도체 칩.
  15. 제 14 항에 있어서,
    상기 제4 금속배선은,
    상기 기판과 접속되는 제1 배선; 및
    상기 제1 배선과 전기적으로 분리되어 상기 웰 영역과 접속된 제2 배선
    을 구비하는 반도체 칩.
  16. 제 15 항에 있어서,
    상기 제2 열전달 범프는 상기 제2 연결라인을 통해 상기 제1 및 제2 배선과 각각 연결되되, 상기 제1 및 제2 배선과 각각 연결되는 범프끼리는 서로 전기적으로 분리된 반도체 칩.
  17. 제 3 항에 있어서,
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 연결되는 제3 금속배선;
    상기 채널블력 영역 상에 탑재되고, 상기 제3 금속배선과 연결되어 상기 제3 금속배선을 통해 상기 기판 및 웰 영역으로부터 전달되는 열을 외부 제3 배선패턴을 통해 전달하는 제2 열전달 펌프
    를 더 구비하는 반도체 칩.
  18. 제 17 항에 있어서,
    상기 제1 내지 제3 배선패턴은 필름 기판 상에 형성되는 동박배선인 반도체 칩.
  19. 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭;
    상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부;
    상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 복수의 입출력 범프를 통해 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단;
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 접속된 복수의 제2 금속배선과 연결되어 상기 제2 금속배선을 통해 상기 기판 및 웰 영역과 연결된 열 전달라인;
    상기 전원 입력단과 상기 열 전달라인을 연결하는 제1 연결라인;
    상기 열 전달라인과 연결되는 제2 연결라인; 및
    상기 입출력단 상부에 탑재되고, 상기 제2 연결라인과 연결되어 상기 제2 연결라인을 통해 상기 기판 및 웰 영역으로부터 전달된 열을 외부 제2 배선패턴으로 전달하는 복수의 제1 열전달 범프
    를 구비하는 반도체 칩.
  20. 제 19 항에 있어서,
    상기 제1 열전달 범프는 상기 입출력단에 형성된 패시베이션층 상부에 형성된 반도체 칩.
  21. 제 20 항에 있어서,
    상기 열 전달라인은 상기 채널블럭마다 전기적으로 분리되어 독립적으로 형성되거나, 상기 복수의 채널블럭 전체에 걸쳐 전기적으로 접속되어 형성된 반도체 칩.
  22. 제 21 항에 있어서,
    상기 열 전달라인은,
    상기 제2 금속배선 중 어느 하나의 배선을 통해 상기 기판과 접속되는 제1 라인; 및
    상기 제1 라인과 전기적으로 분리되어 상기 제2 금속배선 중 상기 제1 라인과 접속되지 않은 배선을 통해 상기 웰 영역과 접속되는 제2 라인
    을 구비하는 반도체 칩.
  23. 제 22 항에 있어서,
    상기 제1 열전달 범프는 상기 제2 연결라인을 통해 상기 제1 및 제2 라인과 각각 연결되되, 상기 제1 및 제2 라인과 각각 연결되는 범프끼리는 서로 전기적으로 분리된 반도체 칩.
  24. 제 23 항에 있어서,
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 연결되는 제3 금속배선;
    상기 채널블럭 영역 상에 탑재되고, 상기 제3 금속배선과 연결되어 상기 제3 금속배선을 통해 상기 기판 및 웰 영역으로부터 전달되는 열을 외부 제3 배선패턴을 통해 전달하는 제2 열전달 펌프
    를 더 구비하는 반도체 칩.
  25. 제 24 항에 있어서,
    상기 제1 내지 제3 배선패턴은 필름 기판 상에 형성되는 동박배선인 반도체 칩.
  26. 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭;
    상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부;
    상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 복수의 입출력 범프를 통해 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단;
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 접속된 복수의 제2 금속배선;
    상기 전원 입력단과 상기 제2 금속배선을 연결하는 제1 연결라인;
    상기 제2 금속배선과 연결되는 제2 연결라인; 및
    상기 입출력단 상에 배치되고, 상기 제2 연결라인과 연결되어 상기 제2 연결라인을 통해 상기 기판 및 웰 영역으로부터 전달된 열을 외부로 전달하는 열전달 범프
    를 구비하는 반도체 칩.
  27. 제 26 항에 있어서,
    상기 열전달 범프는 상기 입출력단에 형성된 패시베이션층 상부에 형성된 반도체 칩.
  28. 제 27 항에 있어서,
    상기 제2 금속배선은,
    상기 기판과 접속되는 제1 배선; 및
    상기 제1 배선과 전기적으로 분리되어 상기 웰 영역과 접속된 제2 배선
    을 구비하는 반도체 칩.
  29. 제 28 항에 있어서,
    상기 열전달 범프는 상기 제2 연결라인을 통해 상기 제1 및 제2 배선과 각각 연결되되, 상기 제1 및 제2 배선과 각각 연결되는 범프끼리는 서로 전기적으로 분리된 반도체 칩.
  30. 기판 및 웰 영역 상에 형성된 액티브 소자들이 하나의 채널을 이루고, 상기 채널이 복수개로 하나의 채널블럭을 이루어 일정 간격을 두고 중앙부에 배치된 복수의 채널블럭;
    상기 채널블럭 간에 형성되어 전원 입력단으로부터 공급되는 전압을 공급받고, 공급된 상기 전압을 복수의 제1 금속배선을 통해 상기 기판 및 웰 영역으로 공급하는 전원 공급부;
    상기 채널블럭 및 상기 전원 공급부를 둘러 싸도록 가장 자리에 배치되어 복수의 입출력 범프를 통해 외부 제1 배선패턴과 접속되고, 상기 제1 배선패턴과 데이터 신호를 송수신하는 입출력단;
    상기 채널블럭 영역의 상기 기판 및 웰 영역과 연결되는 제2 금속배선; 및
    상기 채널블럭 영역 상에 탑재되고, 상기 제2 금속배선과 연결되어 상기 제2 금속배선을 통해 상기 기판 및 웰 영역으로부터 전달되는 열을 외부 제2 배선패턴을 통해 전달하는 열전달 펌프
    를 더 구비하는 반도체 칩.
  31. 제 30 항에 있어서,
    상기 열전달 범프는,
    상기 제2 금속배선 중 어느 하나의 배선을 통해 상기 기판과 접속되는 제1 범프; 및
    상기 제2 금속배선 중 상기 제1 범프와 접속되지 않는 다른 배선을 통해 상기 웰과 접속되는 제2 범프
    를 구비하는 반도체 칩.
  32. 제 31 항에 있어서,
    상기 입출력단 상부에 상기 열전달 범프와 전기적으로 분리되어 배치된 복수의 입출력 범프를 더 구비하는 반도체 칩.
  33. 제 32 항에 있어서,
    상기 채널은,
    상기 입출력단 중 입력단으로 입력되는 상기 데이터 신호를 래치하는 제1 및 제2 래치부;
    상기 제2 래치부로부터 출력되는 디지털 신호를 아날로그 신호로 변환하는 D/A 컨버터; 및
    상기 D/A 컨버터로부터 출력되는 상기 아날로그 신호를 증폭하여 출력하는 출력 회로부
    를 구비하는 반도체 칩.
  34. 제 33 항에 있어서,
    상기 제1 및 제2 배선패턴은 필름 기판 상에 형성되는 동박배선인 반도체 칩.
  35. 제 1 항 내지 제 25 항 중 어느 하나의 항의 구성을 갖는 반도체 칩; 및
    상기 제1 열전달 범프와 대응되는 부위에 상기 제1 열전달 범프와 압착 접속되도록 상기 제2 배선패턴이 형성되어 상기 제1 열전달 범프를 통해 상기 기판 및 웰 영역으로부터 전달된 열을 상기 제2 배선패턴을 통해 외부로 방출하는 지지기판
    을 포함하는 반도체 칩 패키지.
  36. 제 35 항에 있어서,
    상기 지지기판은 필름 또는 유리기판인 반도체 칩 패키지.
  37. 제 36 항에 있어서,
    상기 반도체 칩과 상기 지지기판은 COF 기술, COG 기술 또는 TCP 기술을 이용하여 패키징되는 반도체 칩 패키지.
  38. 제 26 항 내지 제 34 항 중 어느 하나의 항의 구성을 갖는 반도체 칩; 및
    상기 열전달 범프와 대응되는 부위에 상기 열전달 범프와 압착 접속되도록 상기 제2 배선패턴이 형성되어 상기 열전달 범프를 통해 상기 기판 및 웰 영역으로부터 전달된 열을 상기 제2 배선패턴을 통해 외부로 방출하는 지지기판
    을 포함하는 반도체 칩 패키지.
  39. 제 38 항에 있어서,
    상기 지지기판은 필름 또는 유리기판인 반도체 칩 패키지.
  40. 제 39 항에 있어서,
    상기 반도체 칩과 상기 지지기판은 COF 기술, COG 기술 또는 TCP 기술을 이용하여 패키징되는 반도체 칩 패키지.
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