JPH11238734A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH11238734A JPH11238734A JP10039049A JP3904998A JPH11238734A JP H11238734 A JPH11238734 A JP H11238734A JP 10039049 A JP10039049 A JP 10039049A JP 3904998 A JP3904998 A JP 3904998A JP H11238734 A JPH11238734 A JP H11238734A
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- H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
- H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
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- H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
- H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
- H01L23/367—Cooling facilitated by shape of device
- H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
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- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/585—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries comprising conductive layers or plates or strips or rods or rings
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Abstract
(57)【要約】 （修正有）
【課題】 製造工数の増加を抑えつつ、配線の発熱を除
去することで高い信頼性を実現する。 【解決手段】 ５層目（最上層）の配線２で発熱が問題
になる部分に、直下のＰ型シリコン基板９まで放熱を行
うための電気的に非接続の放熱用配線５を設ける。ま
た、シリコン基板の放熱用配線と接触する部分に、ＰＮ
接合を形成する。また、放熱用配線は、配線に流れる電
流の大きさに基づいて設けられる。また、放熱用配線
は、シリコン基板表面に形成された酸化膜を避けて前記
シリコン基板と接触する。
去することで高い信頼性を実現する。 【解決手段】 ５層目（最上層）の配線２で発熱が問題
になる部分に、直下のＰ型シリコン基板９まで放熱を行
うための電気的に非接続の放熱用配線５を設ける。ま
た、シリコン基板の放熱用配線と接触する部分に、ＰＮ
接合を形成する。また、放熱用配線は、配線に流れる電
流の大きさに基づいて設けられる。また、放熱用配線
は、シリコン基板表面に形成された酸化膜を避けて前記
シリコン基板と接触する。
Description
【０００１】
【発明の属する技術分野】本発明は、多層配線構造を有
する半導体集積回路に関し、特に、上層に設けられた配
線での発熱を効率的に除去する半導体集積回路に関す
る。
する半導体集積回路に関し、特に、上層に設けられた配
線での発熱を効率的に除去する半導体集積回路に関す
る。
【０００２】
【従来の技術】ＬＳＩ内で回路が動作する際には、回路
が次段回路の容量負荷を駆動するための充放電電流が配
線を流れ、配線は自身が持つ抵抗により発熱する。これ
まで、半導体集積回路においては、動作周波数が１００
ＭＨｚ以下、配線が２〜３層というのが主流であり、ト
ランジスタの発熱が問題となりつつも、配線の発熱が問
題となることはあまりなかった。
が次段回路の容量負荷を駆動するための充放電電流が配
線を流れ、配線は自身が持つ抵抗により発熱する。これ
まで、半導体集積回路においては、動作周波数が１００
ＭＨｚ以下、配線が２〜３層というのが主流であり、ト
ランジスタの発熱が問題となりつつも、配線の発熱が問
題となることはあまりなかった。
【０００３】ところが、最近では、ＬＳＩの微細加工技
術、回路、レイアウト設計技術等の発達に伴い、回路の
動作速度の高速化、高集積化、配線の多層化が急速に進
んできている。これにより、配線での発熱量も大きくな
ってきている。
術、回路、レイアウト設計技術等の発達に伴い、回路の
動作速度の高速化、高集積化、配線の多層化が急速に進
んできている。これにより、配線での発熱量も大きくな
ってきている。
【０００４】大きな発熱を伴う大消費電力のＬＳＩ実装
では、シリコン基板の裏面側にヒートシンクと呼ばれる
放熱板等を接続し、この放熱板に風を吹き付けることで
ＬＳＩの冷却を行うのが一般的である。即ちＬＳＩの熱
の除去は、ＬＳＩの下側のシリコン基板から大部分が行
われるようになっている。配線で発生した熱が放熱され
る経路は、配線自体を伝わってシリコン基板に放熱する
経路と、層間膜を伝わって他の層のシリコン基板に放熱
する経路とがある。従って、上層の配線ほど下部のシリ
コン基板との距離が大きくなるので熱が伝わり難くなっ
ている。このため、特に、多層配線における上層の配線
で起こる発熱による温度上昇が顕著になっている。
では、シリコン基板の裏面側にヒートシンクと呼ばれる
放熱板等を接続し、この放熱板に風を吹き付けることで
ＬＳＩの冷却を行うのが一般的である。即ちＬＳＩの熱
の除去は、ＬＳＩの下側のシリコン基板から大部分が行
われるようになっている。配線で発生した熱が放熱され
る経路は、配線自体を伝わってシリコン基板に放熱する
経路と、層間膜を伝わって他の層のシリコン基板に放熱
する経路とがある。従って、上層の配線ほど下部のシリ
コン基板との距離が大きくなるので熱が伝わり難くなっ
ている。このため、特に、多層配線における上層の配線
で起こる発熱による温度上昇が顕著になっている。
【０００５】なお、回路の動作速度の高速化のために、
配線間の層間膜厚を厚くして配線容量を低下させようと
する動向もあるが、層間膜厚を厚くすると、上層配線と
シリコン基板間の距離がより遠くなることになる。この
ため、そのような対策をとると、配線の発熱による温度
上昇を促進することになる。
配線間の層間膜厚を厚くして配線容量を低下させようと
する動向もあるが、層間膜厚を厚くすると、上層配線と
シリコン基板間の距離がより遠くなることになる。この
ため、そのような対策をとると、配線の発熱による温度
上昇を促進することになる。
【０００６】配線の温度が高くなると、エレクトロマイ
グレーションによる配線の断列等が起こりやすくなり、
信頼性が低下する。一般に、エレクトロマイグレーショ
ンによる配線の劣化は、温度が高くなるほど指数的に起
こりやすくなる。このため、配線の温度の上昇を回避さ
せることが強く要請されるようになってきている。な
お、配線の温度の上昇については、例えば、ある条件下
での５層配線構造において、各層の配線に電流密度Ｊが
５×１０5 Ａ／ｃｍ2 程度の電流を流した場合、配線自
体の発熱によって配線の温度が９０℃程度上昇するとい
う実験データも報告されている。
グレーションによる配線の断列等が起こりやすくなり、
信頼性が低下する。一般に、エレクトロマイグレーショ
ンによる配線の劣化は、温度が高くなるほど指数的に起
こりやすくなる。このため、配線の温度の上昇を回避さ
せることが強く要請されるようになってきている。な
お、配線の温度の上昇については、例えば、ある条件下
での５層配線構造において、各層の配線に電流密度Ｊが
５×１０5 Ａ／ｃｍ2 程度の電流を流した場合、配線自
体の発熱によって配線の温度が９０℃程度上昇するとい
う実験データも報告されている。
【０００７】そこで、このような不具合を解決するもの
として、例えば、特開平９−１２９７２５号公報に開示
されるような半導体集積回路がある。この従来の半導体
集積回路では、上層の配線から下層の配線まで専用のダ
ミーの貫通孔を設け、このダミーの貫通孔に熱伝導率の
高い絶縁物質を充填することにより、効率よく放熱する
ようにしている。
として、例えば、特開平９−１２９７２５号公報に開示
されるような半導体集積回路がある。この従来の半導体
集積回路では、上層の配線から下層の配線まで専用のダ
ミーの貫通孔を設け、このダミーの貫通孔に熱伝導率の
高い絶縁物質を充填することにより、効率よく放熱する
ようにしている。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路では、ダミーホールのような構成をとる
ために、所望の回路を構成する配線の製造工程に加え
て、放熱のためのダミーホールを形成したり、このダミ
ーホールに熱伝導率の高い絶縁物質を充填するといった
専用の工程が必要となるため、製造工数が増加し、製造
コスト等が上昇するという問題がある。
半導体集積回路では、ダミーホールのような構成をとる
ために、所望の回路を構成する配線の製造工程に加え
て、放熱のためのダミーホールを形成したり、このダミ
ーホールに熱伝導率の高い絶縁物質を充填するといった
専用の工程が必要となるため、製造工数が増加し、製造
コスト等が上昇するという問題がある。
【０００９】従って、本発明の目的は、製造工数の増加
を抑えつつ、配線の発熱を除去することで高い信頼性を
実現できる半導体集積回路を提供できるようにすること
にある。
を抑えつつ、配線の発熱を除去することで高い信頼性を
実現できる半導体集積回路を提供できるようにすること
にある。
【００１０】
【課題を解決するための手段】本発明は、上記目的を達
成するため、多層配線構造を有する半導体集積回路にお
いて、所定の層に設けられた配線から所定の層の下層に
位置するシリコン基板に、電気的に非接続の状態の放熱
用配線を設けたことを特徴とする半導体集積回路を提供
するものである。
成するため、多層配線構造を有する半導体集積回路にお
いて、所定の層に設けられた配線から所定の層の下層に
位置するシリコン基板に、電気的に非接続の状態の放熱
用配線を設けたことを特徴とする半導体集積回路を提供
するものである。
【００１１】以上の構成において、シリコン基板の放熱
用配線と接触する部分に、ＰＮ接合を形成することが望
ましい。
用配線と接触する部分に、ＰＮ接合を形成することが望
ましい。
【００１２】また、放熱用配線は、配線に流れる電流の
大きさに基づいて設けられることが望ましい。
大きさに基づいて設けられることが望ましい。
【００１３】更に、放熱用配線は、シリコン基板表面に
形成された酸化膜を避けてシリコン基板と接触すること
が望ましい。
形成された酸化膜を避けてシリコン基板と接触すること
が望ましい。
【００１４】更に、また、所定の層は、最上層であるこ
とが望ましい。
とが望ましい。
【００１５】また、下層に位置するシリコン基板は、最
下層に位置するシリコン基板であることが望ましい。
下層に位置するシリコン基板であることが望ましい。
【００１６】
【発明の実施の形態】以下、本発明の実施の形態による
半導体集積回路について図面を参照して詳細に説明す
る。 〔第１の実施の形態〕図１は、本発明の第１の実施の形
態による半導体集積回路の構成を示す断面図である。図
１において、１はＮチャンネルのトランジスタ、１Ｄは
トランジスタ１のドレイン、１Ｇはトランジスタ１のゲ
ート、１Ｓはトランジスタ１のソースである。２は５層
目（最上層）に設けられた着目する配線、３はトランジ
スタ１から配線２に信号を供給する１層〜４層配線、４
Ａ，４Ｂ・・・は配線２からの信号を入力するゲート、
６Ａ，６Ｂ・・・は５層上の配線２からの信号をゲート
４Ａ，４Ｂ・・・へ分岐させて供給する配線である。５
は配線２から直下の最下層に位置するＰ型シリコン基板
９に放熱用に設けた放熱用配線である。
半導体集積回路について図面を参照して詳細に説明す
る。 〔第１の実施の形態〕図１は、本発明の第１の実施の形
態による半導体集積回路の構成を示す断面図である。図
１において、１はＮチャンネルのトランジスタ、１Ｄは
トランジスタ１のドレイン、１Ｇはトランジスタ１のゲ
ート、１Ｓはトランジスタ１のソースである。２は５層
目（最上層）に設けられた着目する配線、３はトランジ
スタ１から配線２に信号を供給する１層〜４層配線、４
Ａ，４Ｂ・・・は配線２からの信号を入力するゲート、
６Ａ，６Ｂ・・・は５層上の配線２からの信号をゲート
４Ａ，４Ｂ・・・へ分岐させて供給する配線である。５
は配線２から直下の最下層に位置するＰ型シリコン基板
９に放熱用に設けた放熱用配線である。
【００１７】放熱用配線５は、コンタクト５Ａ、１層配
線５Ｂ、１−２層スルーホール５Ｃ、２層配線５Ｄ、２
−３層スルーホール５Ｅ、３層配線５Ｆ、３−４層スル
ーホール５Ｇ、４層配線５Ｈ、４−５層スルーホール５
Ｉからなり、これらは他の配線を形成する工程と同じ製
造工程で形成することができる。このため、放熱用配線
５を形成するための工数の増加が回避され、製造コスト
の上昇が抑えられるようになっている。
線５Ｂ、１−２層スルーホール５Ｃ、２層配線５Ｄ、２
−３層スルーホール５Ｅ、３層配線５Ｆ、３−４層スル
ーホール５Ｇ、４層配線５Ｈ、４−５層スルーホール５
Ｉからなり、これらは他の配線を形成する工程と同じ製
造工程で形成することができる。このため、放熱用配線
５を形成するための工数の増加が回避され、製造コスト
の上昇が抑えられるようになっている。
【００１８】Ｐ型シリコン基板９のトランジスタ１が形
成されていない部分の表面には、ＬＯＣＯＳ（Local Ox
idation of Silicon）と呼ぶ厚いフィールド酸化膜８が
設けられる。本実施の形態では、Ｐ型シリコン基板９上
のコンタクト５Ａが接触（接続）する接触部７にはこの
フィールド酸化膜（ＬＯＣＯＳ）８を設けずにＰ型シリ
コン基板９をそのまま露出させている。
成されていない部分の表面には、ＬＯＣＯＳ（Local Ox
idation of Silicon）と呼ぶ厚いフィールド酸化膜８が
設けられる。本実施の形態では、Ｐ型シリコン基板９上
のコンタクト５Ａが接触（接続）する接触部７にはこの
フィールド酸化膜（ＬＯＣＯＳ）８を設けずにＰ型シリ
コン基板９をそのまま露出させている。
【００１９】図２は、一般的なＣＭＯＳ回路が形成され
た場合のＰ型シリコン基板９の構成を示す断面図であ
る。同図（ａ）はＮチャネル型のトランジスタが形成さ
れた領域の拡大図、同図（ｂ）はＰチャネル型のトラン
ジスタが形成された領域の拡大図である。
た場合のＰ型シリコン基板９の構成を示す断面図であ
る。同図（ａ）はＮチャネル型のトランジスタが形成さ
れた領域の拡大図、同図（ｂ）はＰチャネル型のトラン
ジスタが形成された領域の拡大図である。
【００２０】図に示すように、Ｎチャネルトランジスタ
はＰ型シリコン基板９にソース、或いはドレインとなる
Ｎ型拡散部（Ｎ型の不純物が拡散された領域）１１、及
びゲート１２を形成させて作製されている。また、Ｐ型
シリコン基板９には、基板電位を供給するために、高濃
度のＰ型拡散部（Ｐ型の不純物が拡散された領域）１３
が形成され、この高濃度のＰ型拡散部１３にコンタクト
１９を通じて上層の配線から基板電位が供給されるよう
になっている。
はＰ型シリコン基板９にソース、或いはドレインとなる
Ｎ型拡散部（Ｎ型の不純物が拡散された領域）１１、及
びゲート１２を形成させて作製されている。また、Ｐ型
シリコン基板９には、基板電位を供給するために、高濃
度のＰ型拡散部（Ｐ型の不純物が拡散された領域）１３
が形成され、この高濃度のＰ型拡散部１３にコンタクト
１９を通じて上層の配線から基板電位が供給されるよう
になっている。
【００２１】他方のＰチャネルトランジスタはＮウェル
１７内にソース、或いはドレインとなるＰ型拡散部１
５、及びゲート１６を形成させて作製されている。ま
た、Ｎウェル１７内には、電位の供給用に、高濃度のＮ
型拡散部１８が形成され、この高濃度のＮ型拡散部１８
にコンタクト２０を通じて上層の配線からＮウェル電位
が供給されるようになっている。
１７内にソース、或いはドレインとなるＰ型拡散部１
５、及びゲート１６を形成させて作製されている。ま
た、Ｎウェル１７内には、電位の供給用に、高濃度のＮ
型拡散部１８が形成され、この高濃度のＮ型拡散部１８
にコンタクト２０を通じて上層の配線からＮウェル電位
が供給されるようになっている。
【００２２】ここで、Ｐ型シリコン基板９上に高濃度の
Ｐ型拡散部１３を形成し、Ｎウェル１７内に高濃度のＮ
型拡散部１８を形成するのは、Ｐ型シリコン基板９とコ
ンタクト１９の間およびＮウェル１７とコンタクト２０
の間のオーミック接触を得るためである。また、Ｐ型シ
リコン基板９上に、ＮチャネルＭＯＳトランジスタ，Ｐ
チャネルＭＯＳトランジスタ，基板電位およびＮウェル
電位が供給される部分は、フィールド酸化膜８が除去さ
れている。なお、図２（ａ），（ｂ）において、１４は
ソース／ドレイン１１，１５ならびにゲート１２，１６
用のコンタクトである。
Ｐ型拡散部１３を形成し、Ｎウェル１７内に高濃度のＮ
型拡散部１８を形成するのは、Ｐ型シリコン基板９とコ
ンタクト１９の間およびＮウェル１７とコンタクト２０
の間のオーミック接触を得るためである。また、Ｐ型シ
リコン基板９上に、ＮチャネルＭＯＳトランジスタ，Ｐ
チャネルＭＯＳトランジスタ，基板電位およびＮウェル
電位が供給される部分は、フィールド酸化膜８が除去さ
れている。なお、図２（ａ），（ｂ）において、１４は
ソース／ドレイン１１，１５ならびにゲート１２，１６
用のコンタクトである。
【００２３】図３は、放熱用配線５とＰ型シリコン基板
９とが接する接触部７の拡大図である。図に示すよう
に、放熱用配線５のコンタクト５ＡとＰ型シリコン基板
９とが接する接触部７にフィールド酸化膜（ＬＯＣＯ
Ｓ）８を設けないことで、不純物が低濃度の部分がコン
タクト５Ａと接触する。このため、それらの接触部７で
はオーミック接触とはならずに高抵抗となり、電気的に
は非接触で熱伝導的には接触の状態となる。これによ
り、配線２を流れる信号には電気的な影響をほとんど与
えることなく、配線２から発生した熱が除去されるよう
になっている。
９とが接する接触部７の拡大図である。図に示すよう
に、放熱用配線５のコンタクト５ＡとＰ型シリコン基板
９とが接する接触部７にフィールド酸化膜（ＬＯＣＯ
Ｓ）８を設けないことで、不純物が低濃度の部分がコン
タクト５Ａと接触する。このため、それらの接触部７で
はオーミック接触とはならずに高抵抗となり、電気的に
は非接触で熱伝導的には接触の状態となる。これによ
り、配線２を流れる信号には電気的な影響をほとんど与
えることなく、配線２から発生した熱が除去されるよう
になっている。
【００２４】以上の構成において、配線２で発生した熱
除去について詳細に説明する。出力回路用トランジスタ
１のドレイン１Ｄからゲート４Ａ，４Ｂ・・・へは、配
線３→配線２→配線６Ａ，６Ｂ・・・を介して信号が伝
えられる。この時に各配線には入力ゲート容量および配
線容量を充放電するためのＡＣ電流が流れる。このＡＣ
電流は、トランジスタ１から最初の負荷ゲート４Ａへの
配線６Ａまでの間が最大となり、負荷ゲート４Ａ，４Ｂ
・・・と信号が流れる経路が分岐していくに従って減少
していく。そこで、本実施の形態では、５層目（最上
層）の配線２の負荷電流による自己発熱が最も大きくな
る部分に、通常の配線およびスルーホールの製造工程と
同じ工程で、５層目の配線２の直下のＰ型シリコン基板
９まで貫通する放熱用配線５を設けている。放熱用配線
５がＰ型シリコン基板９に接する接触部７は、フィール
ド酸化膜（ＬＯＣＯＳ）８を取り除いておく。これによ
って、コンタクト５ＡがＰ型シリコン基板９と直接に接
するのでフィールド酸化膜（ＬＯＣＯＳ）８を介するよ
りも熱伝導効率を向上させている。
除去について詳細に説明する。出力回路用トランジスタ
１のドレイン１Ｄからゲート４Ａ，４Ｂ・・・へは、配
線３→配線２→配線６Ａ，６Ｂ・・・を介して信号が伝
えられる。この時に各配線には入力ゲート容量および配
線容量を充放電するためのＡＣ電流が流れる。このＡＣ
電流は、トランジスタ１から最初の負荷ゲート４Ａへの
配線６Ａまでの間が最大となり、負荷ゲート４Ａ，４Ｂ
・・・と信号が流れる経路が分岐していくに従って減少
していく。そこで、本実施の形態では、５層目（最上
層）の配線２の負荷電流による自己発熱が最も大きくな
る部分に、通常の配線およびスルーホールの製造工程と
同じ工程で、５層目の配線２の直下のＰ型シリコン基板
９まで貫通する放熱用配線５を設けている。放熱用配線
５がＰ型シリコン基板９に接する接触部７は、フィール
ド酸化膜（ＬＯＣＯＳ）８を取り除いておく。これによ
って、コンタクト５ＡがＰ型シリコン基板９と直接に接
するのでフィールド酸化膜（ＬＯＣＯＳ）８を介するよ
りも熱伝導効率を向上させている。
【００２５】このように、５層目（最上層）の配線２で
発生した熱は、この放熱用配線５から、直下のＰ型シリ
コン基板９に直接伝わるので、熱が特に放熱され難い配
線の局所的な温度上昇を抑えることができる。
発生した熱は、この放熱用配線５から、直下のＰ型シリ
コン基板９に直接伝わるので、熱が特に放熱され難い配
線の局所的な温度上昇を抑えることができる。
【００２６】一般的に配線、スルーホールおよび層間絶
縁膜として使用している、アルミニウム（ＡＬ）配線、
タングステン（Ｗ）スルーホール、ＳｉＯ2 層間膜（Ｌ
ＯＣＯＳ）およびシリコン（Ｓｉ）基板の熱伝導率（単
位：Ｗ・ｍ−１・Ｋ−１）は、以下に示す通りである。 Ｓｉ １６８ ＡＬ ２３６ Ｗ １７７ ＳｉＯ2 １．４
縁膜として使用している、アルミニウム（ＡＬ）配線、
タングステン（Ｗ）スルーホール、ＳｉＯ2 層間膜（Ｌ
ＯＣＯＳ）およびシリコン（Ｓｉ）基板の熱伝導率（単
位：Ｗ・ｍ−１・Ｋ−１）は、以下に示す通りである。 Ｓｉ １６８ ＡＬ ２３６ Ｗ １７７ ＳｉＯ2 １．４
【００２７】これらの数値から明らかなように、たとえ
放熱用配線５の全てがアルミニウムよりも熱伝導率の低
いタングステンで形成したとして仮定しても、ＳｉＯ2
層間膜とＷスルーホールの面積当たりの熱伝導率は１０
０倍以上の差がある。このため、ＳｉＯ2 層間膜を設け
ないようにすることで、放熱効率を大きく改善させるこ
とができる。
放熱用配線５の全てがアルミニウムよりも熱伝導率の低
いタングステンで形成したとして仮定しても、ＳｉＯ2
層間膜とＷスルーホールの面積当たりの熱伝導率は１０
０倍以上の差がある。このため、ＳｉＯ2 層間膜を設け
ないようにすることで、放熱効率を大きく改善させるこ
とができる。
【００２８】〔第２の実施の形態〕第２の実施の形態
は、Ｐ型シリコン基板９が放熱用配線５のコンタクト５
Ａと接する接触部７に、Ｎチャネルトランジスタを作る
工程と同様にして、Ｎ型の不純物を拡散させてＮ型の領
域（Ｎ型拡散部）１０を形成させてＰＮ接合を構成させ
た場合の例である。第１の実施の形態から異なる部分の
み説明する。
は、Ｐ型シリコン基板９が放熱用配線５のコンタクト５
Ａと接する接触部７に、Ｎチャネルトランジスタを作る
工程と同様にして、Ｎ型の不純物を拡散させてＮ型の領
域（Ｎ型拡散部）１０を形成させてＰＮ接合を構成させ
た場合の例である。第１の実施の形態から異なる部分の
み説明する。
【００２９】図４は、本発明の第２の実施の形態におけ
る放熱用配線５とＰ型シリコン基板９とが接する接触部
７の拡大図である。Ｐ型シリコン基板９は、一般的なＣ
ＭＯＳ回路として使用する場合にはグランド電位が与え
られているので、このＰＮ接合部はトランジスタ１から
４Ａ，４Ｂ・・・への信号がプラスの電位である限りは
順方向とはなりえず、電気的には５層目（最上層）の配
線２とＰ型シリコン基板９間はこのＰＮ接合の容量結合
となる。またこのＰＮ接合の接合容量は、非常に小さい
値として構成できるため、本来の回路動作を行う５層目
（最上層）の配線２の負荷容量としては無視できるレベ
ルである。従って、動作上の性能低下等を発生させるこ
となく、５層目（最上層）の配線２で発生した熱をＰ型
シリコン基板９に伝えることができる。
る放熱用配線５とＰ型シリコン基板９とが接する接触部
７の拡大図である。Ｐ型シリコン基板９は、一般的なＣ
ＭＯＳ回路として使用する場合にはグランド電位が与え
られているので、このＰＮ接合部はトランジスタ１から
４Ａ，４Ｂ・・・への信号がプラスの電位である限りは
順方向とはなりえず、電気的には５層目（最上層）の配
線２とＰ型シリコン基板９間はこのＰＮ接合の容量結合
となる。またこのＰＮ接合の接合容量は、非常に小さい
値として構成できるため、本来の回路動作を行う５層目
（最上層）の配線２の負荷容量としては無視できるレベ
ルである。従って、動作上の性能低下等を発生させるこ
となく、５層目（最上層）の配線２で発生した熱をＰ型
シリコン基板９に伝えることができる。
【００３０】以上は、上層の配線のみに着目して説明し
たが、下層の配線においても本実施の形態と同様に、放
熱用配線を設けてシリコン基板に接触させることによ
り、その配線の発熱を直接より下層に位置するシリコン
基板に伝えるようにしてもよい。
たが、下層の配線においても本実施の形態と同様に、放
熱用配線を設けてシリコン基板に接触させることによ
り、その配線の発熱を直接より下層に位置するシリコン
基板に伝えるようにしてもよい。
【００３１】更に、以上はＰ型シリコン基板にＣＭＯＳ
回路の構成例をあげて説明したが、Ｎ型のシリコン基板
を用いる場合や、ＣＭＯＳ回路以外の、例えば、ＥＣＬ
（Emitter-Coupled Logic ）回路等の構成においても、
同様の効果を得ることができる。
回路の構成例をあげて説明したが、Ｎ型のシリコン基板
を用いる場合や、ＣＭＯＳ回路以外の、例えば、ＥＣＬ
（Emitter-Coupled Logic ）回路等の構成においても、
同様の効果を得ることができる。
【００３２】
【発明の効果】以上説明したように、本発明の半導体集
積回路によれば、所定の層に設けられた配線からこの所
定の層の下層に位置するシリコン基板に、電気的に非接
続の状態の放熱用配線を設けるようにしたので、高速で
動作する半導体集積回路の、上層の配線で発生する発熱
を、シリコン基板に効率よく放熱することができる。こ
れにより、配線のエレクトロマイグレーションによる配
線劣化が抑えられ、信頼性を向上させることができる。
積回路によれば、所定の層に設けられた配線からこの所
定の層の下層に位置するシリコン基板に、電気的に非接
続の状態の放熱用配線を設けるようにしたので、高速で
動作する半導体集積回路の、上層の配線で発生する発熱
を、シリコン基板に効率よく放熱することができる。こ
れにより、配線のエレクトロマイグレーションによる配
線劣化が抑えられ、信頼性を向上させることができる。
【００３３】また、放熱に配線を利用するため、それを
形成するための特別な工程が不要となり、製造工数の増
加が回避されることによって製造コストの上昇も抑える
ことができる。
形成するための特別な工程が不要となり、製造工数の増
加が回避されることによって製造コストの上昇も抑える
ことができる。
【図１】第１の実施の形態による半導体集積回路の構成
を示す断面図である。
を示す断面図である。
【図２】一般的なＣＭＯＳ回路が形成された場合のシリ
コン基板の構成を示す断面図である。
コン基板の構成を示す断面図である。
【図３】第１の実施の形態における放熱用配線とシリコ
ン基板が接する接続部の拡大図である。
ン基板が接する接続部の拡大図である。
【図４】第２の実施の形態における放熱用配線とシリコ
ン基板とが接する接続部の拡大図である。
ン基板とが接する接続部の拡大図である。
１ 出力回路を構成するＮチャネル型ＭＯＳトランジス
タ １Ｇ 出力回路のゲート １Ｓ 出力回路のソース １Ｄ 出力回路のドレイン ２ ５層目（最上層）の配線 ３ １層目から４層目までの配線 ４Ａ，４Ｂ 出力回路１の信号を受けるゲート ５ 放熱用配線 ５Ａ コンタクト ５Ｂ １層目の配線 ５Ｃ １−２層のスルーホール ５Ｄ ２層目の配線 ５Ｅ ２−３層のスルーホール ５Ｆ ３層目の配線 ５Ｇ ３−４層のスルーホール ５Ｈ ４層目の配線 ５Ｉ ４−５層のスルーホール ６Ａ，６Ｂ １層目から４層目までの配線 ７ 接触部 ８ フィールド酸化膜（ＬＯＣＯＳ） ９ Ｐ型シリコン基板 １１ Ｎ型拡散部（Ｎチャネル型ＭＯＳトランジスタの
ソース，ドレイン） １２ Ｎチャネル型ＭＯＳトランジスタのゲート １３ Ｐ型拡散部 １４ コンタクト １５ Ｐ型拡散部（Ｐチャネル型ＭＯＳトランジスタの
ソース，ドレイン） １６ Ｐチャネル型ＭＯＳトランジスタのゲート １７ Ｎウェル １８ Ｎ型拡散部 １９ コンタクト ２０ コンタクト
タ １Ｇ 出力回路のゲート １Ｓ 出力回路のソース １Ｄ 出力回路のドレイン ２ ５層目（最上層）の配線 ３ １層目から４層目までの配線 ４Ａ，４Ｂ 出力回路１の信号を受けるゲート ５ 放熱用配線 ５Ａ コンタクト ５Ｂ １層目の配線 ５Ｃ １−２層のスルーホール ５Ｄ ２層目の配線 ５Ｅ ２−３層のスルーホール ５Ｆ ３層目の配線 ５Ｇ ３−４層のスルーホール ５Ｈ ４層目の配線 ５Ｉ ４−５層のスルーホール ６Ａ，６Ｂ １層目から４層目までの配線 ７ 接触部 ８ フィールド酸化膜（ＬＯＣＯＳ） ９ Ｐ型シリコン基板 １１ Ｎ型拡散部（Ｎチャネル型ＭＯＳトランジスタの
ソース，ドレイン） １２ Ｎチャネル型ＭＯＳトランジスタのゲート １３ Ｐ型拡散部 １４ コンタクト １５ Ｐ型拡散部（Ｐチャネル型ＭＯＳトランジスタの
ソース，ドレイン） １６ Ｐチャネル型ＭＯＳトランジスタのゲート １７ Ｎウェル １８ Ｎ型拡散部 １９ コンタクト ２０ コンタクト
Claims (6)
- 【請求項１】 多層配線構造を有する半導体集積回路に
おいて、 所定の層に設けられた配線から前記所定の層の下層に位
置するシリコン基板に、電気的に非接続の状態の放熱用
配線を設けたことを特徴とする半導体集積回路。 - 【請求項２】 前記シリコン基板の前記放熱用配線と接
触する部分に、ＰＮ接合を形成する請求項１に記載の半
導体集積回路。 - 【請求項３】 前記放熱用配線は、前記配線に流れる電
流の大きさに基づいて設けられる請求項１または２に記
載の半導体集積回路。 - 【請求項４】 前記放熱用配線は、前記シリコン基板表
面に形成された酸化膜を避けて前記シリコン基板と接触
する請求項１、２または３に記載の半導体集積回路。 - 【請求項５】 前記所定の層は、最上層である請求項１
から４のいずれか１項に記載の半導体集積回路。 - 【請求項６】 前記下層に位置するシリコン基板は、最
下層に位置するシリコン基板である請求項１から５のい
ずれか１項に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039049A JPH11238734A (ja) | 1998-02-20 | 1998-02-20 | 半導体集積回路 |
| US09/252,985 US6242807B1 (en) | 1998-02-20 | 1999-02-19 | Semiconductor integrated circuit having heat sinking means for heat generating wires |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10039049A JPH11238734A (ja) | 1998-02-20 | 1998-02-20 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11238734A true JPH11238734A (ja) | 1999-08-31 |
Family
ID=12542283
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10039049A Pending JPH11238734A (ja) | 1998-02-20 | 1998-02-20 | 半導体集積回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6242807B1 (ja) |
| JP (1) | JPH11238734A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2002231721A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| KR100445505B1 (ko) * | 2001-09-20 | 2004-08-21 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| JP2006319338A (ja) * | 2005-05-11 | 2006-11-24 | Magnachip Semiconductor Ltd | 半導体チップ及び半導体チップパッケージ |
| JPWO2006061871A1 (ja) * | 2004-12-06 | 2008-06-05 | 富士通株式会社 | 半導体装置 |
| US7804357B2 (en) | 2005-06-08 | 2010-09-28 | Fujitsu Limited | Distributed amplifier |
| JP2015142112A (ja) * | 2014-01-30 | 2015-08-03 | 住友電気工業株式会社 | 半導体装置 |
| WO2022154077A1 (ja) * | 2021-01-15 | 2022-07-21 | 株式会社村田製作所 | 半導体装置及び半導体モジュール |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6823500B1 (en) * | 1999-11-01 | 2004-11-23 | Intel Corporation | 2-dimensional placement with reliability constraints for VLSI design |
| US6710443B1 (en) * | 2002-12-20 | 2004-03-23 | Texas Instruments Incorporated | Integrated circuit providing thermally conductive structures substantially horizontally coupled to one another within one or more heat dissipation layers to dissipate heat from a heat generating structure |
| US7031163B2 (en) * | 2002-12-30 | 2006-04-18 | Texas Instruments Incorporated | Mechanical cooling fin for interconnects |
| US8664759B2 (en) * | 2005-06-22 | 2014-03-04 | Agere Systems Llc | Integrated circuit with heat conducting structures for localized thermal control |
| EP1950805A4 (en) * | 2005-11-16 | 2010-03-03 | Fujitsu Ltd | ELECTRONIC ELEMENT, CAPSULATION THEREFOR AND ELECTRONIC ARRANGEMENT |
| JP6093556B2 (ja) * | 2012-11-13 | 2017-03-08 | 富士通株式会社 | 半導体装置および半導体集積回路装置、電子装置 |
| US10861763B2 (en) | 2016-11-26 | 2020-12-08 | Texas Instruments Incorporated | Thermal routing trench by additive processing |
| US11676880B2 (en) | 2016-11-26 | 2023-06-13 | Texas Instruments Incorporated | High thermal conductivity vias by additive processing |
| US10256188B2 (en) | 2016-11-26 | 2019-04-09 | Texas Instruments Incorporated | Interconnect via with grown graphitic material |
| US10811334B2 (en) | 2016-11-26 | 2020-10-20 | Texas Instruments Incorporated | Integrated circuit nanoparticle thermal routing structure in interconnect region |
| US10529641B2 (en) | 2016-11-26 | 2020-01-07 | Texas Instruments Incorporated | Integrated circuit nanoparticle thermal routing structure over interconnect region |
| US11004680B2 (en) | 2016-11-26 | 2021-05-11 | Texas Instruments Incorporated | Semiconductor device package thermal conduit |
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|---|---|---|---|---|
| JPS5469394A (en) | 1977-11-14 | 1979-06-04 | Fujitsu Ltd | Semiconductor device |
| JPS6378553A (ja) | 1986-09-20 | 1988-04-08 | Fujitsu Ltd | 半導体装置 |
| JP2757805B2 (ja) * | 1995-01-27 | 1998-05-25 | 日本電気株式会社 | 半導体装置 |
| JP3847807B2 (ja) | 1995-01-30 | 2006-11-22 | 財団法人国際科学振興財団 | 半導体装置 |
| JPH09213696A (ja) | 1996-02-02 | 1997-08-15 | Hitachi Ltd | 半導体装置 |
| US5792677A (en) * | 1997-01-16 | 1998-08-11 | Ford Motor Company | Embedded metal planes for thermal management |
-
1998
- 1998-02-20 JP JP10039049A patent/JPH11238734A/ja active Pending
-
1999
- 1999-02-19 US US09/252,985 patent/US6242807B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2002231721A (ja) * | 2001-02-06 | 2002-08-16 | Mitsubishi Electric Corp | 半導体装置 |
| KR100443855B1 (ko) * | 2001-02-06 | 2004-08-09 | 미쓰비시덴키 가부시키가이샤 | 반도체 장치 |
| US6888243B2 (en) | 2001-02-06 | 2005-05-03 | Renesas Technology Corp. | Semiconductor device |
| US7009277B2 (en) | 2001-02-06 | 2006-03-07 | Renesas Technology Corp. | Semiconductor device with improved radiation property |
| KR100445505B1 (ko) * | 2001-09-20 | 2004-08-21 | 미쓰비시덴키 가부시키가이샤 | 반도체장치 |
| JPWO2006061871A1 (ja) * | 2004-12-06 | 2008-06-05 | 富士通株式会社 | 半導体装置 |
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| US7804357B2 (en) | 2005-06-08 | 2010-09-28 | Fujitsu Limited | Distributed amplifier |
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| WO2022154077A1 (ja) * | 2021-01-15 | 2022-07-21 | 株式会社村田製作所 | 半導体装置及び半導体モジュール |
Also Published As
| Publication number | Publication date |
|---|---|
| US6242807B1 (en) | 2001-06-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001024 |