JPH04355952A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04355952A JPH04355952A JP3219736A JP21973691A JPH04355952A JP H04355952 A JPH04355952 A JP H04355952A JP 3219736 A JP3219736 A JP 3219736A JP 21973691 A JP21973691 A JP 21973691A JP H04355952 A JPH04355952 A JP H04355952A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【0001】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体集積回路装置に適用して有効な技術に関し、特に
、ASIC( Application Specif
ic Integrated Circuit:特定用
途向けIC)に適用して有効な技術に関するものである
。
半導体集積回路装置に適用して有効な技術に関し、特に
、ASIC( Application Specif
ic Integrated Circuit:特定用
途向けIC)に適用して有効な技術に関するものである
。
【0002】
【従来の技術】ゲートアレイ方式、スタンダードセル方
式等を採用する半導体集積回路装置は、半導体製造技術
の進展に伴い、半導体素子や配線ピッチの微細化が進め
られている。
式等を採用する半導体集積回路装置は、半導体製造技術
の進展に伴い、半導体素子や配線ピッチの微細化が進め
られている。
【0003】ゲートアレイ方式を採用する半導体集積回
路装置は半導体基板の主面に複数個の半導体素子で形成
された基本セルを規則的に配置する。この基本セル内の
半導体素子間、基本セル間の夫々は配線で結線され、所
定の回路が構成される。ゲートアレイ方式を採用する半
導体集積回路装置は、基本セルの構造はいずれの回路を
搭載する場合にも共通で、結線のパターンを変更するだ
けで複数種類の回路を搭載できる。
路装置は半導体基板の主面に複数個の半導体素子で形成
された基本セルを規則的に配置する。この基本セル内の
半導体素子間、基本セル間の夫々は配線で結線され、所
定の回路が構成される。ゲートアレイ方式を採用する半
導体集積回路装置は、基本セルの構造はいずれの回路を
搭載する場合にも共通で、結線のパターンを変更するだ
けで複数種類の回路を搭載できる。
【0004】スタンダードセル方式を採用する半導体集
積回路装置は、半導体基板の主面に、複数の半導体素子
若しくは複数の論理回路で形成された特定の機能を有す
る機能回路ブロック(マクロセル)を配置する。この機
能回路ブロック間は配線で結線される。スタンダードセ
ル方式を採用する半導体集積回路装置は、機能回路ブロ
ックの種類及び結線のパターンを変更し、複数種類の回
路が搭載できる。
積回路装置は、半導体基板の主面に、複数の半導体素子
若しくは複数の論理回路で形成された特定の機能を有す
る機能回路ブロック(マクロセル)を配置する。この機
能回路ブロック間は配線で結線される。スタンダードセ
ル方式を採用する半導体集積回路装置は、機能回路ブロ
ックの種類及び結線のパターンを変更し、複数種類の回
路が搭載できる。
【0005】この種の半導体集積回路装置は、基本セル
への回路の配置や機能回路ブロックの配置、及び結線パ
ターンの作成をコンピュータを利用した自動配置配線シ
ステム(DA:Design Automation)
の支援に基づき行う。結線は、交差配線を可能とし、配
線の占有面積を縮小し、集積度の向上を図る目的で、多
層配線層に配置される配線を利用して行われる。配線材
料はAl−Si若しくはAl−Cu−Siが一般的に使
用される。つまり、配線は、基本的に信号伝達速度を極
力速める目的で、半導体技術分野で最も低抵抗配線材料
として使用されるAlを主体に形成される。Alを主体
とする配線は、異方性エッチングが施せるので、微細加
工にも適している。また、配線は、半導体素子例えばM
OSFETのソース領域やドレイン領域(Si)とAl
との相互拡散に基づくアロイスパイク現象等を低減する
目的で、Al中に適量のSiが添加される。また、配線
は、ストレスマイグレーション(SMD)耐性、エレク
トロマイグレーション(EMD)耐性等を高める目的で
、Al中に適量のCuが添加される。
への回路の配置や機能回路ブロックの配置、及び結線パ
ターンの作成をコンピュータを利用した自動配置配線シ
ステム(DA:Design Automation)
の支援に基づき行う。結線は、交差配線を可能とし、配
線の占有面積を縮小し、集積度の向上を図る目的で、多
層配線層に配置される配線を利用して行われる。配線材
料はAl−Si若しくはAl−Cu−Siが一般的に使
用される。つまり、配線は、基本的に信号伝達速度を極
力速める目的で、半導体技術分野で最も低抵抗配線材料
として使用されるAlを主体に形成される。Alを主体
とする配線は、異方性エッチングが施せるので、微細加
工にも適している。また、配線は、半導体素子例えばM
OSFETのソース領域やドレイン領域(Si)とAl
との相互拡散に基づくアロイスパイク現象等を低減する
目的で、Al中に適量のSiが添加される。また、配線
は、ストレスマイグレーション(SMD)耐性、エレク
トロマイグレーション(EMD)耐性等を高める目的で
、Al中に適量のCuが添加される。
【0006】なお、半導体集積回路装置の多層配線技術
については、例えば「3層化へMOSLSI」、日経マ
イクロデバイス、1988年6月号、第30頁乃至第5
5頁に記載されている。また、ソリッド ステイツ テ
クノロジー、日本版、1984年8月号、第77頁乃至
第84頁(Solid State Technolo
gy/日本版/August 1984,pp.77−
84)に記載されている。
については、例えば「3層化へMOSLSI」、日経マ
イクロデバイス、1988年6月号、第30頁乃至第5
5頁に記載されている。また、ソリッド ステイツ テ
クノロジー、日本版、1984年8月号、第77頁乃至
第84頁(Solid State Technolo
gy/日本版/August 1984,pp.77−
84)に記載されている。
【0007】これらの半導体集積回路装置は、その集積
度の向上に優れているCMOSとその処理速度の高速化
に優れているバイポーラトランジスタとを組み合わせた
、所謂Bi−CMOS技術が採用される傾向にある。 特に、特定用途向けのメモリでは、メモリ集合部はCM
OSで高集積に構成し、特定用途向け機能を達成するた
めの論理回路部のうち処理速度の高速化が要求される部
分を顧客の要求仕様を満足するためにバイポーラトラン
ジスタで構成する場合がある。また、他品種少量生産に
対応するためには、論理回路部はゲートアレイ方式とし
、前述の自動配置配線システム(DA)の支援の増強に
基づく設計が重要性を増してきた。
度の向上に優れているCMOSとその処理速度の高速化
に優れているバイポーラトランジスタとを組み合わせた
、所謂Bi−CMOS技術が採用される傾向にある。 特に、特定用途向けのメモリでは、メモリ集合部はCM
OSで高集積に構成し、特定用途向け機能を達成するた
めの論理回路部のうち処理速度の高速化が要求される部
分を顧客の要求仕様を満足するためにバイポーラトラン
ジスタで構成する場合がある。また、他品種少量生産に
対応するためには、論理回路部はゲートアレイ方式とし
、前述の自動配置配線システム(DA)の支援の増強に
基づく設計が重要性を増してきた。
【0008】なお、半導体集積回路装置にBi−CMO
S技術が適用される傾向については、例えば、「90年
代はバイ−CMOSが主役に」、日経マイクロデバイス
、1988年2月号、第52頁乃至第84頁に記載され
ている。
S技術が適用される傾向については、例えば、「90年
代はバイ−CMOSが主役に」、日経マイクロデバイス
、1988年2月号、第52頁乃至第84頁に記載され
ている。
【0009】
【発明が解決しようとする課題】前述の方式を採用する
半導体集積回路装置は、半導体素子、配線ピッチの夫々
の微細化が進み、高集積化の傾向にある。通常、集積度
が向上された場合、配線の配線長が短かくなるので、信
号伝達速度が速くなり、半導体集積回路装置の回路動作
速度は向上される。しかしながら、逆に、半導体素子の
微細化に比列して配線ピッチの微細化が進むと配線の断
面積が縮小され、配線の抵抗値が増大する。このため、
信号伝達速度が遅くなり、半導体集積回路装置の回路動
作速度が低下する。
半導体集積回路装置は、半導体素子、配線ピッチの夫々
の微細化が進み、高集積化の傾向にある。通常、集積度
が向上された場合、配線の配線長が短かくなるので、信
号伝達速度が速くなり、半導体集積回路装置の回路動作
速度は向上される。しかしながら、逆に、半導体素子の
微細化に比列して配線ピッチの微細化が進むと配線の断
面積が縮小され、配線の抵抗値が増大する。このため、
信号伝達速度が遅くなり、半導体集積回路装置の回路動
作速度が低下する。
【0010】また、前記配線の抵抗値を確保し、配線の
断面積を縮小しない場合、配線ピッチに合せて半導体素
子を配置する(半導体素子の配置位置を配線ピッチで制
約する)か、配線の断面積が略同一になるように膜厚を
厚くするか、いずれかの技術手段を採用する必要がある
。ところが、前者の技術手段を採用すると、半導体素子
間の配置間隔が大きくなり、半導体集積回路装置の集積
度が低下し、後者の技術手段を採用すると、配線による
段差が増大し(平担化が損なわれ)、多層配線構造の実
現が困難となる。
断面積を縮小しない場合、配線ピッチに合せて半導体素
子を配置する(半導体素子の配置位置を配線ピッチで制
約する)か、配線の断面積が略同一になるように膜厚を
厚くするか、いずれかの技術手段を採用する必要がある
。ところが、前者の技術手段を採用すると、半導体素子
間の配置間隔が大きくなり、半導体集積回路装置の集積
度が低下し、後者の技術手段を採用すると、配線による
段差が増大し(平担化が損なわれ)、多層配線構造の実
現が困難となる。
【0011】また、前記配線の断面積が縮小されると、
配線のSMD耐性、EMD耐性等が劣化し、半導体集積
回路装置の電気的信頼性が低下する。
配線のSMD耐性、EMD耐性等が劣化し、半導体集積
回路装置の電気的信頼性が低下する。
【0012】また、前記半導体素子の微細化例えばMO
SFETの微細化は比例縮小則に基づきソース領域やド
レイン領域の接合深さが浅くなる。このため、ソース領
域やドレイン領域のSiとそれに接続される配線のAl
との相互拡散による合金が接合を突き抜け、接合破壊を
生じるので、半導体集積回路装置の破壊を生じる。
SFETの微細化は比例縮小則に基づきソース領域やド
レイン領域の接合深さが浅くなる。このため、ソース領
域やドレイン領域のSiとそれに接続される配線のAl
との相互拡散による合金が接合を突き抜け、接合破壊を
生じるので、半導体集積回路装置の破壊を生じる。
【0013】また、前記半導体素子や配線ピッチの微細
化が進むと、半導体素子と配線との接続、下層配線と上
層配線との接続等において、アスペクト比が増大する。 このため、前述の接続領域において、配線のステップカ
バレッジが低下するので、配線の断線不良や、配線の部
分的な抵抗値の増大等、半導体集積回路装置の電気的信
頼性が低下する。
化が進むと、半導体素子と配線との接続、下層配線と上
層配線との接続等において、アスペクト比が増大する。 このため、前述の接続領域において、配線のステップカ
バレッジが低下するので、配線の断線不良や、配線の部
分的な抵抗値の増大等、半導体集積回路装置の電気的信
頼性が低下する。
【0014】本発明の目的は、多層配線構造を有する半
導体集積回路装置において、電気的信頼性の向上、集積
度の向上及び動作速度の高速化を図ることが可能な技術
を提供することにある。
導体集積回路装置において、電気的信頼性の向上、集積
度の向上及び動作速度の高速化を図ることが可能な技術
を提供することにある。
【0015】本発明の他の目的は、半導体素子と配線と
の接続、下層配線と上層配線との接続等の接続領域にお
いて配線のステップカバレッジを向上し、前記半導体集
積回路装置の集積度をより向上することが可能な技術を
提供することにある。
の接続、下層配線と上層配線との接続等の接続領域にお
いて配線のステップカバレッジを向上し、前記半導体集
積回路装置の集積度をより向上することが可能な技術を
提供することにある。
【0016】本発明の他の目的は、ゲートアレイ方式、
スタンダードセル方式等の方式を含むASICにおいて
、前記目的を達成することが可能な技術を提供すること
にある。
スタンダードセル方式等の方式を含むASICにおいて
、前記目的を達成することが可能な技術を提供すること
にある。
【0017】本発明の他の目的は、バイポーラトランジ
スタ、相補型MISFETの夫々を同一半導体基板に搭
載するBi−CMOS技術が採用される半導体集積回路
装置において、前記目的を達成することが可能な技術を
提供することにある。
スタ、相補型MISFETの夫々を同一半導体基板に搭
載するBi−CMOS技術が採用される半導体集積回路
装置において、前記目的を達成することが可能な技術を
提供することにある。
【0018】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【0019】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【0020】(1)半導体基体の主面に配列された複数
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、上段配線
層の2種類の配線層を順次積層し、前記複数層の配線層
を構成し、この複数層の配線層のうち下段配線層に、前
記上段配線層に配置される第2配線に比べて、単位面積
当りの許容電流密度が高い導電材料で形成された第1配
線を構成すると共に、この第1配線の配線幅方向の断面
積と許容電流密度との積を、前記第2配線の配線幅方向
の断面積と許容電流密度との積に対してほぼ等しく構成
する。前記複数層の配線層の下段配線層の第1配線は高
融点金属配線又は高融点金属系配線を主体に構成され、
前記上段配線層の第2配線はアルミニウム配線又はアル
ミニウム合金配線を主体に構成される。
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、上段配線
層の2種類の配線層を順次積層し、前記複数層の配線層
を構成し、この複数層の配線層のうち下段配線層に、前
記上段配線層に配置される第2配線に比べて、単位面積
当りの許容電流密度が高い導電材料で形成された第1配
線を構成すると共に、この第1配線の配線幅方向の断面
積と許容電流密度との積を、前記第2配線の配線幅方向
の断面積と許容電流密度との積に対してほぼ等しく構成
する。前記複数層の配線層の下段配線層の第1配線は高
融点金属配線又は高融点金属系配線を主体に構成され、
前記上段配線層の第2配線はアルミニウム配線又はアル
ミニウム合金配線を主体に構成される。
【0021】(2)前記手段(1)の複数層の配線層の
下段配線層の第1配線は、CVD法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
下段配線層の第1配線は、CVD法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
【0022】(3)前記手段(1)又は(2)の複数層
の配線層の上段配線層の第2配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
の配線層の上段配線層の第2配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
【0023】(4)前記手段(1)乃至(3)の夫々の
半導体集積回路装置は、半導体基体の主面に配置された
複数の半導体素子で基本セル若しくは回路ブロックが構
成され、この基本セル内若しくは回路ブロック内の半導
体素子間、前記基本セル間若しくは回路ブロック間の夫
々がその上層に積層される複数層の配線層に形成される
配線で結線されるASICであって、前記基本セル内若
しくは回路ブロック内の半導体素子間が前記複数層の配
線層の下段配線層に構成される第1配線で結線され、前
記基本セル間若しくは回路ブロック間が上段配線層に構
成される第2配線で結線される。
半導体集積回路装置は、半導体基体の主面に配置された
複数の半導体素子で基本セル若しくは回路ブロックが構
成され、この基本セル内若しくは回路ブロック内の半導
体素子間、前記基本セル間若しくは回路ブロック間の夫
々がその上層に積層される複数層の配線層に形成される
配線で結線されるASICであって、前記基本セル内若
しくは回路ブロック内の半導体素子間が前記複数層の配
線層の下段配線層に構成される第1配線で結線され、前
記基本セル間若しくは回路ブロック間が上段配線層に構
成される第2配線で結線される。
【0024】(5)前記手段(1)乃至(4)の夫々に
記載の半導体集積回路装置は、半導体基体の主面に配置
されたメモリ集合部と、メモリ集合部への入出力時に論
理的演算を施す論理部とが構成され、このメモリ集合部
のメモリアドレス選択用配線と論理部の基本セル内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるASICであって、前記メモリ集合部のメモ
リアドレス選択用配線と論理部の基本セル内若しくは回
路ブロック内の配線が前記複数層の配線層の下段配線層
に構成される第1配線で結線され、前記回路ブロック内
若しくは回路ブロック間が上段配線層に構成される第2
配線で結線される。
記載の半導体集積回路装置は、半導体基体の主面に配置
されたメモリ集合部と、メモリ集合部への入出力時に論
理的演算を施す論理部とが構成され、このメモリ集合部
のメモリアドレス選択用配線と論理部の基本セル内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるASICであって、前記メモリ集合部のメモ
リアドレス選択用配線と論理部の基本セル内若しくは回
路ブロック内の配線が前記複数層の配線層の下段配線層
に構成される第1配線で結線され、前記回路ブロック内
若しくは回路ブロック間が上段配線層に構成される第2
配線で結線される。
【0025】(6)前記手段(5)のASICは、前記
メモリ集合部のメモリアドレス選択用配線を前記複数層
の配線層の下段配線層に構成される第1配線で構成し、
メモリアドレス選択用配線の補強用シャント配線を上段
配線層に構成される第2配線で構成する。また、前記メ
モリ集合部のメモリアドレス選択用配線と論理部の基本
セル内若しくは回路ブロック内の配線とを前記複数層の
配線層の下段配線層に構成される第1配線で結線した後
、特定用途向けの構成とする配線を上段配線層に構成さ
れる第2配線で結線する。
メモリ集合部のメモリアドレス選択用配線を前記複数層
の配線層の下段配線層に構成される第1配線で構成し、
メモリアドレス選択用配線の補強用シャント配線を上段
配線層に構成される第2配線で構成する。また、前記メ
モリ集合部のメモリアドレス選択用配線と論理部の基本
セル内若しくは回路ブロック内の配線とを前記複数層の
配線層の下段配線層に構成される第1配線で結線した後
、特定用途向けの構成とする配線を上段配線層に構成さ
れる第2配線で結線する。
【0026】(7)半導体基体の主面に配列された複数
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、中段配線
層、上段配線層の3種類の配線層を順次積層し、前記複
数層の配線層を構成し、この複数層の配線層のうち下段
配線層に、前記中段配線層に配置される第2配線に比べ
て、単位断面積当りの許容電流密度が高い導電材料で形
成された第1配線を構成するとともに、この第1配線の
配線幅方向の断面積と許容電流密度との積を、前記第2
配線の配線幅方向の断面積と許容電流密度との積に対し
てほぼ等しく構成し、前記上段配線層に、前記中段配線
層に配置される第2配線に比べて、比抵抗値が小さい導
電材料で形成された第3配線を構成するとともに、この
第3配線の配線幅方向の断面積を、前記第2配線の断面
積に比べて大きく構成する。前記複数層の配線層の下段
配線層の第1配線は高融点金属配線又は高融点金属系配
線を主体に構成され、前記中段配線層の第2配線はアル
ミニウム配線又はアルミニウム合金配線を主体に構成さ
れ、前記上段配線層の第3配線は銅配線を主体に構成さ
れる。
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、中段配線
層、上段配線層の3種類の配線層を順次積層し、前記複
数層の配線層を構成し、この複数層の配線層のうち下段
配線層に、前記中段配線層に配置される第2配線に比べ
て、単位断面積当りの許容電流密度が高い導電材料で形
成された第1配線を構成するとともに、この第1配線の
配線幅方向の断面積と許容電流密度との積を、前記第2
配線の配線幅方向の断面積と許容電流密度との積に対し
てほぼ等しく構成し、前記上段配線層に、前記中段配線
層に配置される第2配線に比べて、比抵抗値が小さい導
電材料で形成された第3配線を構成するとともに、この
第3配線の配線幅方向の断面積を、前記第2配線の断面
積に比べて大きく構成する。前記複数層の配線層の下段
配線層の第1配線は高融点金属配線又は高融点金属系配
線を主体に構成され、前記中段配線層の第2配線はアル
ミニウム配線又はアルミニウム合金配線を主体に構成さ
れ、前記上段配線層の第3配線は銅配線を主体に構成さ
れる。
【0027】(8)前記手段(7)の複数層の配線層の
下段配線層の第1配線は、CVD法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
下段配線層の第1配線は、CVD法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
【0028】(9)前記手段(7)又は(8)の複数層
の配線層の中段配線層の第2配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
の配線層の中段配線層の第2配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
【0029】(10)前記手段(7)の複数層の配線層
の上段配線層の第3配線はバリアメタル金属層と銅配線
又は銅合金配線とを積層した複合配線で構成される。
の上段配線層の第3配線はバリアメタル金属層と銅配線
又は銅合金配線とを積層した複合配線で構成される。
【0030】(11)前記手段(7)乃至(10)の夫
々の半導体集積回路装置は、半導体基体の主面に配置さ
れた複数の半導体素子で基本セル若しくは回路ブロック
が構成され、この基本セル内若しくは回路ブロック内の
半導体素子間、前記基本セル間若しくは回路ブロック間
の夫々がその上層に積層される複数層の配線層に形成さ
れる配線で結線されるASICであって、前記基本セル
内若しくは回路ブロック内の半導体素子間が前記複数層
の配線層の下段配線層に構成される第1配線で結線され
、前記基本セル間若しくは回路ブロック間のうち一部が
中段配線層に構成される第2配線で結線されるとともに
、前記基本セル間若しくは回路ブロック間のうちの一部
を結線する第2配線の配線長に比べて長くなる他部の基
本セル間若しくは回路ブロック間が上段配線層の第3配
線で結線される。
々の半導体集積回路装置は、半導体基体の主面に配置さ
れた複数の半導体素子で基本セル若しくは回路ブロック
が構成され、この基本セル内若しくは回路ブロック内の
半導体素子間、前記基本セル間若しくは回路ブロック間
の夫々がその上層に積層される複数層の配線層に形成さ
れる配線で結線されるASICであって、前記基本セル
内若しくは回路ブロック内の半導体素子間が前記複数層
の配線層の下段配線層に構成される第1配線で結線され
、前記基本セル間若しくは回路ブロック間のうち一部が
中段配線層に構成される第2配線で結線されるとともに
、前記基本セル間若しくは回路ブロック間のうちの一部
を結線する第2配線の配線長に比べて長くなる他部の基
本セル間若しくは回路ブロック間が上段配線層の第3配
線で結線される。
【0031】
【作用】上述した手段(1)によれば、前記複数層の配
線層の下段配線層に構成される第1配線は、上段配線層
の第2配線に対して、許容電流密度が高い導電材料を使
用したので、EMD耐性及びSMD耐性を向上し、半導
体集積回路装置の電気的信頼性を向上できるとともに、
許容電流密度が高い分、断面積を縮小し、第1配線の配
線ピッチを縮小できるので、配線の占有面積を縮小し、
半導体集積回路装置の集積度を向上でき、半導体集積回
路装置の動作速度の高速化を図れる。
線層の下段配線層に構成される第1配線は、上段配線層
の第2配線に対して、許容電流密度が高い導電材料を使
用したので、EMD耐性及びSMD耐性を向上し、半導
体集積回路装置の電気的信頼性を向上できるとともに、
許容電流密度が高い分、断面積を縮小し、第1配線の配
線ピッチを縮小できるので、配線の占有面積を縮小し、
半導体集積回路装置の集積度を向上でき、半導体集積回
路装置の動作速度の高速化を図れる。
【0032】上述した手段(2)によれば、前記半導体
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第1配線のステップカバレッ
ジを向上し、第1配線の断面積の縮小や断線を低減でき
るので、第1配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第1配線のステップカバレッ
ジを向上し、第1配線の断面積の縮小や断線を低減でき
るので、第1配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
【0033】上述した手段(3)によれば、前記アルミ
ニウム配線又はアルミニウム合金配線のEMD耐性或い
はSMD耐性を前記バリアメタル金属層で補うことがで
きるので、前記上段配線層の第2配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
ニウム配線又はアルミニウム合金配線のEMD耐性或い
はSMD耐性を前記バリアメタル金属層で補うことがで
きるので、前記上段配線層の第2配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
【0034】上述した手段(4)によれば、前記手段(
1)の効果の他に、前記基本セル内若しくは回路ブロッ
ク内の半導体素子間を結線する下段配線層の第1配線(
セル内配線若しくは回路ブロック内配線)の微細化が図
れ、基本セル若しくは回路ブロックの占有面積を縮小し
て半導体集積回路装置の集積度を向上できる、又は結線
本数を増加して結線自由度を向上できるとともに、前記
基本セル間若しくは回路ブロック間のうち配線長が長い
ものは抵抗値が小さい上段配線層の第2配線で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図れる。
1)の効果の他に、前記基本セル内若しくは回路ブロッ
ク内の半導体素子間を結線する下段配線層の第1配線(
セル内配線若しくは回路ブロック内配線)の微細化が図
れ、基本セル若しくは回路ブロックの占有面積を縮小し
て半導体集積回路装置の集積度を向上できる、又は結線
本数を増加して結線自由度を向上できるとともに、前記
基本セル間若しくは回路ブロック間のうち配線長が長い
ものは抵抗値が小さい上段配線層の第2配線で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図れる。
【0035】上述した手段(5)によれば、前記手段(
1)の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線と論理部の基本セル内若しくは回路ブロック
内を結線する下段配線層の第1配線の微細化が図れ、メ
モリ集合部及び基本セル若しくは回路ブロックの占有面
積を縮小できるので、半導体集積回路装置の集積度を向
上できる。また、結線本数を増加し、結線自由度を向上
できるとともに、前記基本セル間若しくは回路ブロック
間のうち配線長が長いものは抵抗値が小さい上段配線層
の第2配線で結線し、配線抵抗値を低減できるので、信
号伝達速度を速め、半導体集積回路装置の動作速度の高
速化を図れる。
1)の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線と論理部の基本セル内若しくは回路ブロック
内を結線する下段配線層の第1配線の微細化が図れ、メ
モリ集合部及び基本セル若しくは回路ブロックの占有面
積を縮小できるので、半導体集積回路装置の集積度を向
上できる。また、結線本数を増加し、結線自由度を向上
できるとともに、前記基本セル間若しくは回路ブロック
間のうち配線長が長いものは抵抗値が小さい上段配線層
の第2配線で結線し、配線抵抗値を低減できるので、信
号伝達速度を速め、半導体集積回路装置の動作速度の高
速化を図れる。
【0036】上述した手段(6)によれば、前記手段(
5)の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線を抵抗値が小さい上段配線層の第2配線で結
線し、配線抵抗値を低減できるので、信号伝達速度を速
め、半導体集積回路装置の動作速度の高速化を図れる。 また、前記メモリ集合部のメモリアドレス選択用配線と
論理部の基本セル内若しくは回路ブロック内の配線とを
前記複数層の配線層の下段配線層に構成される第1配線
で結線した後、特定用途向けの構成とする配線を上段配
線層に構成される第2配線で結線することができ、品種
ごとの作り分けに要する時間と経費を低減できる。
5)の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線を抵抗値が小さい上段配線層の第2配線で結
線し、配線抵抗値を低減できるので、信号伝達速度を速
め、半導体集積回路装置の動作速度の高速化を図れる。 また、前記メモリ集合部のメモリアドレス選択用配線と
論理部の基本セル内若しくは回路ブロック内の配線とを
前記複数層の配線層の下段配線層に構成される第1配線
で結線した後、特定用途向けの構成とする配線を上段配
線層に構成される第2配線で結線することができ、品種
ごとの作り分けに要する時間と経費を低減できる。
【0037】上述した手段(7)によれば、前記複数層
の配線層の下段配線層に構成される第1配線は、中段配
線層の第2配線に対して、許容電流密度が高い導電材料
を使用したので、EMD耐性及びSMD耐性を向上し、
半導体集積回路装置の電気的信頼性を向上できるととも
に、許容電流密度が高い分、断面積を縮小し、第1配線
の配線ピッチを縮小できるので、配線の占有面積を縮小
し、半導体集積回路装置の集積度を向上でき、上段配線
層に構成される第3配線は、中段配線層の第2配線に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される第
1配線に伝達される信号の伝達速度を補い、半導体集積
回路装置の動作速度の高速化を図れる。
の配線層の下段配線層に構成される第1配線は、中段配
線層の第2配線に対して、許容電流密度が高い導電材料
を使用したので、EMD耐性及びSMD耐性を向上し、
半導体集積回路装置の電気的信頼性を向上できるととも
に、許容電流密度が高い分、断面積を縮小し、第1配線
の配線ピッチを縮小できるので、配線の占有面積を縮小
し、半導体集積回路装置の集積度を向上でき、上段配線
層に構成される第3配線は、中段配線層の第2配線に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される第
1配線に伝達される信号の伝達速度を補い、半導体集積
回路装置の動作速度の高速化を図れる。
【0038】上述した手段(8)によれば、前記半導体
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第1配線のステップカバレッ
ジを向上し、第1配線の断面積の縮小や断線を低減でき
るので、第1配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第1配線のステップカバレッ
ジを向上し、第1配線の断面積の縮小や断線を低減でき
るので、第1配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
【0039】上述した手段(9)によれば、前記アルミ
ニウム配線又はアルミニウム合金配線のEMD耐性或い
はSMD耐性を前記バリアメタル金属層で補うことがで
きるので、前記中段配線層の第2配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
ニウム配線又はアルミニウム合金配線のEMD耐性或い
はSMD耐性を前記バリアメタル金属層で補うことがで
きるので、前記中段配線層の第2配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
【0040】上述した手段(10)によれば、前記銅配
線又は銅合金配線のEMD耐性或いはSMD耐性を前記
バリアメタル金属層で補うことができ、前記上段配線層
の第3配線の微細化が図れるので、半導体集積回路装置
の集積度を向上できるとともに、前記銅配線又は銅合金
配線はアルミニウム配線又はアルミニウム合金配線に比
べて抵抗値が低いので、信号伝達速度の高速化が図れ、
半導体集積回路装置の動作速度の高速化を図れる。
線又は銅合金配線のEMD耐性或いはSMD耐性を前記
バリアメタル金属層で補うことができ、前記上段配線層
の第3配線の微細化が図れるので、半導体集積回路装置
の集積度を向上できるとともに、前記銅配線又は銅合金
配線はアルミニウム配線又はアルミニウム合金配線に比
べて抵抗値が低いので、信号伝達速度の高速化が図れ、
半導体集積回路装置の動作速度の高速化を図れる。
【0041】上述した手段(11)によれば、前記手段
(7)の効果の他に、前記基本セル内若しくは回路ブロ
ック内の半導体素子間を結線する下段配線層の第1配線
(セル内配線若しくは回路ブロック内配線)の微細化が
図れ、基本セル若しくは回路ブロックの占有面積を縮小
して半導体集積回路装置の集積度を向上できる。また、
結線本数を増加して結線自由度を向上できるとともに、
前記基本セル間若しくは回路ブロック間のうち最も配線
長が長いものは最も抵抗値が小さい上段配線層の第3配
線で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置の動作速度の高速化を図
れる。
(7)の効果の他に、前記基本セル内若しくは回路ブロ
ック内の半導体素子間を結線する下段配線層の第1配線
(セル内配線若しくは回路ブロック内配線)の微細化が
図れ、基本セル若しくは回路ブロックの占有面積を縮小
して半導体集積回路装置の集積度を向上できる。また、
結線本数を増加して結線自由度を向上できるとともに、
前記基本セル間若しくは回路ブロック間のうち最も配線
長が長いものは最も抵抗値が小さい上段配線層の第3配
線で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置の動作速度の高速化を図
れる。
【0042】以下、本発明の構成について、ASICの
うちのゲートアレイ方式を採用する半導体集積回路装置
、スタンダードセル方式を採用する半導体集積回路装置
の夫々に、本発明を適用した一実施例とともに説明する
。
うちのゲートアレイ方式を採用する半導体集積回路装置
、スタンダードセル方式を採用する半導体集積回路装置
の夫々に、本発明を適用した一実施例とともに説明する
。
【0043】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【0044】
(実 施 例 1)本実施例1は、ゲートアレイ方式を
採用する半導体集積回路装置に本発明を適用した、本発
明の第1実施例である。
採用する半導体集積回路装置に本発明を適用した、本発
明の第1実施例である。
【0045】本発明の実施例1である、ゲートアレイ方
式を採用した半導体集積回路装置をセラミック封止体で
封止したセラミック封止型半導体装置の概略構造を図4
(断面図)で示す。
式を採用した半導体集積回路装置をセラミック封止体で
封止したセラミック封止型半導体装置の概略構造を図4
(断面図)で示す。
【0046】図4に示すように、セラミック封止型半導
体装置1は、ベース基板3のキャビティ内に搭載された
半導体集積回路装置(半導体チップ)2を封止用キャッ
プ4で封止する。ベース基板3、封止用キャップ4の夫
々は、この材料に限定されないが、セラミックで形成さ
れる。ベース基板3、半導体集積回路装置2の夫々はA
gペースト等の接着剤5を介在して接着される。
体装置1は、ベース基板3のキャビティ内に搭載された
半導体集積回路装置(半導体チップ)2を封止用キャッ
プ4で封止する。ベース基板3、封止用キャップ4の夫
々は、この材料に限定されないが、セラミックで形成さ
れる。ベース基板3、半導体集積回路装置2の夫々はA
gペースト等の接着剤5を介在して接着される。
【0047】前記半導体集積回路装置2の素子形成面(
同図4中、上側表面)には外部端子(ボンディングパッ
ド:10)が配置される。この外部端子はボンディング
ワイヤ8を介在してリード6のインナー部に電気的に接
続される。ボンディングワイヤ8はCuワイヤ又はCu
系合金ワイヤを使用する。また、ボンディングワイヤ8
はAuワイヤ、Alワイヤ等を使用してもよい。リード
6のインナー部は、ベース基板3、封止用キャップ4の
夫々の間において配列され、接着剤7を介在してベース
基板3、封止用キャップ4の夫々に固着される。リード
6のアウター部はベース基板3及び封止用キャップ4の
周縁部に突出して配列される。リード6は抵抗値(又は
熱抵抗値)が小さいCu又はCu系合金で形成する。 また、リード6は、若干抵抗値が高くなるが、Fe−N
i合金(例えば42又は50[%]のNi含有量)で形
成してもよい。前記接着剤7は例えば低融点ガラス(鉛
ガラス)を使用する。
同図4中、上側表面)には外部端子(ボンディングパッ
ド:10)が配置される。この外部端子はボンディング
ワイヤ8を介在してリード6のインナー部に電気的に接
続される。ボンディングワイヤ8はCuワイヤ又はCu
系合金ワイヤを使用する。また、ボンディングワイヤ8
はAuワイヤ、Alワイヤ等を使用してもよい。リード
6のインナー部は、ベース基板3、封止用キャップ4の
夫々の間において配列され、接着剤7を介在してベース
基板3、封止用キャップ4の夫々に固着される。リード
6のアウター部はベース基板3及び封止用キャップ4の
周縁部に突出して配列される。リード6は抵抗値(又は
熱抵抗値)が小さいCu又はCu系合金で形成する。 また、リード6は、若干抵抗値が高くなるが、Fe−N
i合金(例えば42又は50[%]のNi含有量)で形
成してもよい。前記接着剤7は例えば低融点ガラス(鉛
ガラス)を使用する。
【0048】次に、前記ゲートアレイ方式を採用する半
導体集積回路装置の構成について、図2(チップレイア
ウト図)を使用し、簡単に説明する。
導体集積回路装置の構成について、図2(チップレイア
ウト図)を使用し、簡単に説明する。
【0049】図2に示すように、ゲートアレイ方式を採
用する半導体集積回路装置2は平面がほぼ正方形状で構
成される。この半導体集積回路装置2の正方形状の各辺
に沿った素子形成面の周辺領域には複数個の外部端子1
0が配列される。
用する半導体集積回路装置2は平面がほぼ正方形状で構
成される。この半導体集積回路装置2の正方形状の各辺
に沿った素子形成面の周辺領域には複数個の外部端子1
0が配列される。
【0050】前記外部端子2よりも内側でかつそれに近
接した領域において、半導体集積回路装置2の素子形成
面にはバッファ回路11が配列される。バッファ回路1
1は外部端子10の配列に対応(例えば1対1対応)し
て配列される。バッファ回路11は、詳細な構成を示し
ていないが、入力バッファ回路セル及び出力バッファ回
路セルが配置される。入力バッファ回路セルは、例えば
入力初段回路を構成する相補型MISFET、静電気破
壊防止回路を構成する抵抗素子やクランプ用MISFE
T等が配置される。この入力バッファ回路セルは、その
各半導体素子間を結線することにより、入力バッファ回
路を構成する。出力バッファ回路セルは例えば最終出力
段回路を構成する相補型MISFETやバイポーラトラ
ンジスタ等が配置される。出力バッファ回路セルは、そ
の半導体素子間を結線することにより出力バッファ回路
を構成できる。
接した領域において、半導体集積回路装置2の素子形成
面にはバッファ回路11が配列される。バッファ回路1
1は外部端子10の配列に対応(例えば1対1対応)し
て配列される。バッファ回路11は、詳細な構成を示し
ていないが、入力バッファ回路セル及び出力バッファ回
路セルが配置される。入力バッファ回路セルは、例えば
入力初段回路を構成する相補型MISFET、静電気破
壊防止回路を構成する抵抗素子やクランプ用MISFE
T等が配置される。この入力バッファ回路セルは、その
各半導体素子間を結線することにより、入力バッファ回
路を構成する。出力バッファ回路セルは例えば最終出力
段回路を構成する相補型MISFETやバイポーラトラ
ンジスタ等が配置される。出力バッファ回路セルは、そ
の半導体素子間を結線することにより出力バッファ回路
を構成できる。
【0051】前記バッファ回路11で周囲を囲まれた領
域内において、半導体集積回路装置2の素子形成面の中
央部分には回路領域が構成される。この回路領域は行列
方向に複数個の基本セル12が配置される。基本セル1
2は、これに限定されないが、1組又は複数組の相補型
MISFET及び抵抗素子で構成される。基本セル12
は、1個又は複数個の半導体素子を使用し、各半導体素
子間の結線を組替えることにより、OR回路、AND回
路、NAND回路、EOR回路等の論理回路や、フリッ
プフロップ回路、半加算器等の機能回路を構成できる。
域内において、半導体集積回路装置2の素子形成面の中
央部分には回路領域が構成される。この回路領域は行列
方向に複数個の基本セル12が配置される。基本セル1
2は、これに限定されないが、1組又は複数組の相補型
MISFET及び抵抗素子で構成される。基本セル12
は、1個又は複数個の半導体素子を使用し、各半導体素
子間の結線を組替えることにより、OR回路、AND回
路、NAND回路、EOR回路等の論理回路や、フリッ
プフロップ回路、半加算器等の機能回路を構成できる。
【0052】本実施例の半導体集積回路装置2は、必要
な領域に配線チャネル領域13を予じめ配置しておく以
外の領域には、回路領域のほぼ全域に基本セル12が配
列される。つまり、本実施例のゲートアレイ方式を採用
する半導体集積回路装置2は回路領域のほぼ全域に基本
セル12が敷き詰められた所謂敷き詰め方式で構成され
る。
な領域に配線チャネル領域13を予じめ配置しておく以
外の領域には、回路領域のほぼ全域に基本セル12が配
列される。つまり、本実施例のゲートアレイ方式を採用
する半導体集積回路装置2は回路領域のほぼ全域に基本
セル12が敷き詰められた所謂敷き詰め方式で構成され
る。
【0053】次に、前記ゲートアレイ方式を採用する半
導体集積回路装置2の具体的な断面構造について、図1
(要部断面図)を使用して説明する。
導体集積回路装置2の具体的な断面構造について、図1
(要部断面図)を使用して説明する。
【0054】図1に示すように、半導体集積回路装置2
は単結晶珪素からなるp− 型半導体基板20を主体に
構成される。p− 型半導体基板20の主面の一部の領
域にはn型ウエル領域21、他部の領域にはp型ウエル
領域22の夫々が構成される。
は単結晶珪素からなるp− 型半導体基板20を主体に
構成される。p− 型半導体基板20の主面の一部の領
域にはn型ウエル領域21、他部の領域にはp型ウエル
領域22の夫々が構成される。
【0055】前述の基本セル12の相補型MISFET
のnチャネルMISFETQnは、素子分離絶縁膜23
及びp型チャネルストッパ領域24で周囲を囲まれた領
域内において、p型ウエル領域22の主面に構成される
。つまり、nチャネルMISFETQnは、p型ウエル
領域(チャネル形成領域)22、ゲート絶縁膜25、ゲ
ート電極26、ソース領域及びドレイン領域である一対
のn+ 型半導体領域27で構成される。基本セル12
内の複数個のnチャネルMISFETQnは相互に対向
する一方、他方の夫々のn+ 型半導体領域27が一体
に構成される。前記ゲート電極26は、例えば多結晶珪
素膜、高融点金属膜若しくは高融点金属珪化膜の単層、
又は多結晶珪素膜上に高融点金属膜若しくは高融点金属
珪化膜を積層した複合膜で構成される。
のnチャネルMISFETQnは、素子分離絶縁膜23
及びp型チャネルストッパ領域24で周囲を囲まれた領
域内において、p型ウエル領域22の主面に構成される
。つまり、nチャネルMISFETQnは、p型ウエル
領域(チャネル形成領域)22、ゲート絶縁膜25、ゲ
ート電極26、ソース領域及びドレイン領域である一対
のn+ 型半導体領域27で構成される。基本セル12
内の複数個のnチャネルMISFETQnは相互に対向
する一方、他方の夫々のn+ 型半導体領域27が一体
に構成される。前記ゲート電極26は、例えば多結晶珪
素膜、高融点金属膜若しくは高融点金属珪化膜の単層、
又は多結晶珪素膜上に高融点金属膜若しくは高融点金属
珪化膜を積層した複合膜で構成される。
【0056】前記相補型MISFETのpチャネルMI
SFETQpは、素子分離絶縁膜23で周囲を囲まれた
領域内において、n型ウエル領域21の主面に構成され
る。つまり、pチャネルMISFETQpは、n型ウエ
ル領域(チャネル形成領域)21、ゲート絶縁膜25、
ゲート電極26、ソース領域及びドレイン領域である一
対のp+ 型半導体領域28で構成される。基本セル1
2内の複数個のpチャネルMISFETQpは相互に対
向する一方、他方の夫々のp+ 型半導体領域28が一
体に構成される。
SFETQpは、素子分離絶縁膜23で周囲を囲まれた
領域内において、n型ウエル領域21の主面に構成され
る。つまり、pチャネルMISFETQpは、n型ウエ
ル領域(チャネル形成領域)21、ゲート絶縁膜25、
ゲート電極26、ソース領域及びドレイン領域である一
対のp+ 型半導体領域28で構成される。基本セル1
2内の複数個のpチャネルMISFETQpは相互に対
向する一方、他方の夫々のp+ 型半導体領域28が一
体に構成される。
【0057】前記基本セル12の相補型MISFET等
の半導体素子上には、この配線層数に限定されないが、
6層の配線層が積層され構成される。
の半導体素子上には、この配線層数に限定されないが、
6層の配線層が積層され構成される。
【0058】p− 型半導体基板20の主面側に最も近
い第1層目配線層には配線32が配置される。配線32
は、層間絶縁膜30に形成された接続孔31を通して基
本セル12内の半導体素子間を電気的に接続する。具体
的に、配線32は、nチャネルMISFETQnのn+
型半導体領域27、pチャネルMISFETQpのp
+型半導体領域28、それぞれのゲート電極26のいず
れかに接続される。配線32は、基本的に基本セル12
内の半導体素子間、隣接する基本セル12間等を結線す
る所謂基本セル内配線として構成される。
い第1層目配線層には配線32が配置される。配線32
は、層間絶縁膜30に形成された接続孔31を通して基
本セル12内の半導体素子間を電気的に接続する。具体
的に、配線32は、nチャネルMISFETQnのn+
型半導体領域27、pチャネルMISFETQpのp
+型半導体領域28、それぞれのゲート電極26のいず
れかに接続される。配線32は、基本的に基本セル12
内の半導体素子間、隣接する基本セル12間等を結線す
る所謂基本セル内配線として構成される。
【0059】配線32は本実施例においてCVD法で堆
積されたW膜で形成される。W膜は、第2層目配線層及
びその上層の配線層に形成される配線36、40、43
、46の夫々のAlに比べて、抵抗値は1桁程度大きい
(ゲート電極26に比べては1桁程度小さい)が、許容
電流密度が約3〜4倍程度大きい。また、W膜は、同様
にAlに比べて、EMD耐性及びSMD耐性が高い。 また、W膜は、高融点金属膜であるので、半導体素子例
えばソース領域やドレイン領域のSiとの接触領域にお
いて、熱安定性が高く、アロイスパイク現象を発生しな
い。さらに、CVD法で堆積されるW膜は、スパッタ法
で堆積されるそれに比べて、ステップカバレッジが良好
で、例えば接続孔31内への埋め込みが微細な開口寸法
で形成される場合においても確実に行える。配線32は
、前述のW膜に限らず、Mo膜等の高融点金属膜、WS
ix膜,MoSix膜等の高融点金属珪化膜、多結晶珪
素膜上に高融点金属膜若しくは高融点金属珪化膜を積層
した積層膜のいずれで形成してもよい。
積されたW膜で形成される。W膜は、第2層目配線層及
びその上層の配線層に形成される配線36、40、43
、46の夫々のAlに比べて、抵抗値は1桁程度大きい
(ゲート電極26に比べては1桁程度小さい)が、許容
電流密度が約3〜4倍程度大きい。また、W膜は、同様
にAlに比べて、EMD耐性及びSMD耐性が高い。 また、W膜は、高融点金属膜であるので、半導体素子例
えばソース領域やドレイン領域のSiとの接触領域にお
いて、熱安定性が高く、アロイスパイク現象を発生しな
い。さらに、CVD法で堆積されるW膜は、スパッタ法
で堆積されるそれに比べて、ステップカバレッジが良好
で、例えば接続孔31内への埋め込みが微細な開口寸法
で形成される場合においても確実に行える。配線32は
、前述のW膜に限らず、Mo膜等の高融点金属膜、WS
ix膜,MoSix膜等の高融点金属珪化膜、多結晶珪
素膜上に高融点金属膜若しくは高融点金属珪化膜を積層
した積層膜のいずれで形成してもよい。
【0060】配線32は、前述のW膜で形成した場合、
例えば配線幅が 1.0[μm]、膜厚が500[nm
]、配線ピッチが 2.0[μm]で形成される。
例えば配線幅が 1.0[μm]、膜厚が500[nm
]、配線ピッチが 2.0[μm]で形成される。
【0061】第2層目配線層には配線36が配置される
。配線36は、層間絶縁膜33に形成された接続孔34
を通して第1層目配線層に配置される配線32に電気的
に接続される。配線36は、基本的に比較的近い位置に
配置された基本セル12間、若しくは基本セル12で形
成される回路間を結線する所謂基本セル間配線として構
成される。配線36は、前記図2中、回路領域を左右方
向に延在する横方向専用配線(X方向専用配線)として
構成される。
。配線36は、層間絶縁膜33に形成された接続孔34
を通して第1層目配線層に配置される配線32に電気的
に接続される。配線36は、基本的に比較的近い位置に
配置された基本セル12間、若しくは基本セル12で形
成される回路間を結線する所謂基本セル間配線として構
成される。配線36は、前記図2中、回路領域を左右方
向に延在する横方向専用配線(X方向専用配線)として
構成される。
【0062】配線36は、本実施例において、スパッタ
法で堆積したTiW膜、スパッタ法で堆積したAl−C
u−Si膜、スパッタ法で堆積したTiW膜の夫々を順
次積層した複合膜で形成される。配線36の下層のTi
W膜は主にバリアメタル膜として構成される。また、T
iW膜はEMD耐性やSMD耐性に基づきAl−Cu−
Si膜が断線した場合の補強用配線として構成される。 Al−Cu−Si膜は実質的な信号伝達経路として構成
される。Al−Cu−Si膜は、Cuが例えば0.5〜
4[%]程度添加され、EMD耐性やSMD耐性が向上
されるとともに、Siが例えば 0.6〜2[%]程度
添加され、Si領域との相互拡散が低減される。上層の
TiW膜は主にバリアメタル膜として構成される。また
、上層のTiW膜は、製造プロセスのフォトリソグラフ
ィ工程(配線36のパターンニング工程に相当)での光
の回析現象(ハレーション現象)を低減する目的で構成
される。前記下層、上層のTiW膜つまりバリアメタル
膜はTiN膜等のアロイスパイクを防止できる膜に変え
てもよい。また、Al−Cu−Si膜はAl−Si膜に
変えてもよい。
法で堆積したTiW膜、スパッタ法で堆積したAl−C
u−Si膜、スパッタ法で堆積したTiW膜の夫々を順
次積層した複合膜で形成される。配線36の下層のTi
W膜は主にバリアメタル膜として構成される。また、T
iW膜はEMD耐性やSMD耐性に基づきAl−Cu−
Si膜が断線した場合の補強用配線として構成される。 Al−Cu−Si膜は実質的な信号伝達経路として構成
される。Al−Cu−Si膜は、Cuが例えば0.5〜
4[%]程度添加され、EMD耐性やSMD耐性が向上
されるとともに、Siが例えば 0.6〜2[%]程度
添加され、Si領域との相互拡散が低減される。上層の
TiW膜は主にバリアメタル膜として構成される。また
、上層のTiW膜は、製造プロセスのフォトリソグラフ
ィ工程(配線36のパターンニング工程に相当)での光
の回析現象(ハレーション現象)を低減する目的で構成
される。前記下層、上層のTiW膜つまりバリアメタル
膜はTiN膜等のアロイスパイクを防止できる膜に変え
てもよい。また、Al−Cu−Si膜はAl−Si膜に
変えてもよい。
【0063】配線36は、例えば配線幅が1.5〜2.
0[μm]、膜厚が 1.0[μm]、配線ピッチが
3.0[μm]で形成される。配線36は、配線32で
あるW膜に比べて、信号伝達経路の主体となるAl−C
u−Si膜の許容電流密度が小さいので、配線幅及び膜
厚が大きくされる。配線36は、下層の配線32に対し
て、許容電流密度と配線幅方向の断面積との積がほぼ一
定になる条件で構成される。換言すれば、配線36に対
して、許容電流密度が大きい分、配線32の断面積や配
線ピッチを縮小できる。また、配線36は、下層の配線
32に比べて、配線長方向の単位長さ当りの電圧降下が
小さい条件で構成される。配線36は、下層、上層の夫
々にTiW膜を組み込んだ分、Al−Cu−Si膜の断
面積が若干縮小され、抵抗値等が増加するが、EMD耐
性及びSMD耐性は向上される。
0[μm]、膜厚が 1.0[μm]、配線ピッチが
3.0[μm]で形成される。配線36は、配線32で
あるW膜に比べて、信号伝達経路の主体となるAl−C
u−Si膜の許容電流密度が小さいので、配線幅及び膜
厚が大きくされる。配線36は、下層の配線32に対し
て、許容電流密度と配線幅方向の断面積との積がほぼ一
定になる条件で構成される。換言すれば、配線36に対
して、許容電流密度が大きい分、配線32の断面積や配
線ピッチを縮小できる。また、配線36は、下層の配線
32に比べて、配線長方向の単位長さ当りの電圧降下が
小さい条件で構成される。配線36は、下層、上層の夫
々にTiW膜を組み込んだ分、Al−Cu−Si膜の断
面積が若干縮小され、抵抗値等が増加するが、EMD耐
性及びSMD耐性は向上される。
【0064】前記配線32、配線36の夫々の接続は接
続孔34内に埋め込まれた埋込導電層35を介在して行
われる。埋込導電層35は、主に接続孔34での段差形
状領域において、配線36の断線や断面積の縮小を低減
する目的で構成される。また、埋込導電層35は、微細
な開口寸法で形成される接続孔34内を比較的簡単に埋
め込める。埋込導電層35は、例えば選択CVD法で接
続孔34内に選択的に堆積されたW膜で形成される。ま
た、埋込導電層35は、層間絶縁膜33上の全面にCV
D法で導電膜を堆積し、この導電膜の全面にエッチング
処理(エッチングバック処理)を施し、接続孔34内に
のみ残存させる方法で形成してもよい。前記W膜で形成
された埋込導電層35は、下層の第1層目配線層に形成
された配線32のW膜、上層の第2層目配線層に形成さ
れた配線36のTiW膜の夫々との接続性を向上できる
。
続孔34内に埋め込まれた埋込導電層35を介在して行
われる。埋込導電層35は、主に接続孔34での段差形
状領域において、配線36の断線や断面積の縮小を低減
する目的で構成される。また、埋込導電層35は、微細
な開口寸法で形成される接続孔34内を比較的簡単に埋
め込める。埋込導電層35は、例えば選択CVD法で接
続孔34内に選択的に堆積されたW膜で形成される。ま
た、埋込導電層35は、層間絶縁膜33上の全面にCV
D法で導電膜を堆積し、この導電膜の全面にエッチング
処理(エッチングバック処理)を施し、接続孔34内に
のみ残存させる方法で形成してもよい。前記W膜で形成
された埋込導電層35は、下層の第1層目配線層に形成
された配線32のW膜、上層の第2層目配線層に形成さ
れた配線36のTiW膜の夫々との接続性を向上できる
。
【0065】第3層目配線層には配線40が配置される
。配線40は、層間絶縁膜37に形成された接続孔38
を通して第2層目配線層に配置される配線36に電気的
に接続される。配線40は、前記第2層目配線層に配置
される配線36と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル12間若しくは回路間
を結線する基本セル間配線として構成される。配線40
は、前記図2中、回路領域を配線36と交差して上下方
向に延在する縦方向専用配線(Y方向専用配線)を主体
として構成される(縦方向及び横方向にベンドする配線
も配置可能)。
。配線40は、層間絶縁膜37に形成された接続孔38
を通して第2層目配線層に配置される配線36に電気的
に接続される。配線40は、前記第2層目配線層に配置
される配線36と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル12間若しくは回路間
を結線する基本セル間配線として構成される。配線40
は、前記図2中、回路領域を配線36と交差して上下方
向に延在する縦方向専用配線(Y方向専用配線)を主体
として構成される(縦方向及び横方向にベンドする配線
も配置可能)。
【0066】前記配線36、配線40の夫々の接続は接
続孔38内に埋め込まれた埋込導電層39を介在して行
われる。埋込導電層39は、前記埋込導電層35と同様
に、例えば選択CVD法で堆積されたW膜で形成される
。
続孔38内に埋め込まれた埋込導電層39を介在して行
われる。埋込導電層39は、前記埋込導電層35と同様
に、例えば選択CVD法で堆積されたW膜で形成される
。
【0067】第4層目配線層には配線43が配置される
。配線43は、層間絶縁膜41に形成された接続孔42
を通して第3層目配線層に配置される配線40に電気的
に接続される。配線43は、基本的に比較的中距離に位
置する基本セル12間、若しくは基本セル12で形成さ
れる回路間を結線する基本セル間配線として構成される
。配線43は、前記図2中、第2層目配線層に配置され
た配線36と同様に、横方向専用配線として構成される
。
。配線43は、層間絶縁膜41に形成された接続孔42
を通して第3層目配線層に配置される配線40に電気的
に接続される。配線43は、基本的に比較的中距離に位
置する基本セル12間、若しくは基本セル12で形成さ
れる回路間を結線する基本セル間配線として構成される
。配線43は、前記図2中、第2層目配線層に配置され
た配線36と同様に、横方向専用配線として構成される
。
【0068】配線43は、本実施例において、スパッタ
法で堆積したAl−Cu−Si膜の単層で形成される。 この配線43のAl−Cu−Si膜は、信号伝達経路と
して極力抵抗値を低減する目的で、配線36及び40の
TiW膜を構成せずに、このTiW膜に相当する分、配
線幅方向の断面積が増加される。また、配線43は、第
3層目配線層に配置された配線40に比べて、配線本数
を減少できるので、配線幅方向の断面積、配線間々隔の
夫々が増加され、結果的に配線ピッチが増加される。配
線43は、例えば配線幅が 2.5[μm]、膜厚が
1.0[μm]、配線ピッチが 4.0[μm]で形成
される。
法で堆積したAl−Cu−Si膜の単層で形成される。 この配線43のAl−Cu−Si膜は、信号伝達経路と
して極力抵抗値を低減する目的で、配線36及び40の
TiW膜を構成せずに、このTiW膜に相当する分、配
線幅方向の断面積が増加される。また、配線43は、第
3層目配線層に配置された配線40に比べて、配線本数
を減少できるので、配線幅方向の断面積、配線間々隔の
夫々が増加され、結果的に配線ピッチが増加される。配
線43は、例えば配線幅が 2.5[μm]、膜厚が
1.0[μm]、配線ピッチが 4.0[μm]で形成
される。
【0069】前記配線43は、接続孔42の開口寸法が
下層の接続孔38の開口寸法に比べて大きく構成され、
アスペクト比が小さくなるので、第3層目配線層に配置
された配線40に埋込導電層を介在せずに直接々続され
る。なお、配線43、配線40の夫々の接続に際しては
、前述の配線40と配線36との接続構造と同様に、埋
込導電層を介在してもよい。
下層の接続孔38の開口寸法に比べて大きく構成され、
アスペクト比が小さくなるので、第3層目配線層に配置
された配線40に埋込導電層を介在せずに直接々続され
る。なお、配線43、配線40の夫々の接続に際しては
、前述の配線40と配線36との接続構造と同様に、埋
込導電層を介在してもよい。
【0070】第5層目配線層には配線46が配置される
。配線46は、層間絶縁膜44に形成された接続孔45
を通して第4層目配線層に配置される配線43に電気的
に接続される。配線46は、前記第4層目配線層に配置
される配線43と実質的に同様に構成され、比較的中距
離に位置する基本セル12間若しくは回路間を結線する
基本セル間配線として構成される。配線46は、前記図
2中、回路領域を配線43と交差して上下方向に延在す
る縦方向専用配線として構成される。また、この配線4
6、下層の配線43の夫々は電源配線としても使用され
る。
。配線46は、層間絶縁膜44に形成された接続孔45
を通して第4層目配線層に配置される配線43に電気的
に接続される。配線46は、前記第4層目配線層に配置
される配線43と実質的に同様に構成され、比較的中距
離に位置する基本セル12間若しくは回路間を結線する
基本セル間配線として構成される。配線46は、前記図
2中、回路領域を配線43と交差して上下方向に延在す
る縦方向専用配線として構成される。また、この配線4
6、下層の配線43の夫々は電源配線としても使用され
る。
【0071】前記配線46は、接続孔45を通して、第
4層目配線層に配置された配線43に直接々続される。
4層目配線層に配置された配線43に直接々続される。
【0072】多層配線層のうち最も最上の配線層となる
第6層目配線層には配線49が配置される。配線49は
、層間絶縁膜47に形成された接続孔48を通して第5
層目配線層に配置される配線46に電気的に接続される
。配線49は、基本的に、長距離に位置する基本セル1
2間、若しくは基本セル12で形成される回路間を結線
する基本セル間配線として構成される。また、配線49
は、外部端子10(図1中、右側上部)、電源幹線、特
に高速回路動作を要求されるクロック信号配線、若しく
はクリティカルパス配線としても使用される。配線49
は、前記図2中、基本的に横方向、縦方向のいずれかを
自由に延在できる。
第6層目配線層には配線49が配置される。配線49は
、層間絶縁膜47に形成された接続孔48を通して第5
層目配線層に配置される配線46に電気的に接続される
。配線49は、基本的に、長距離に位置する基本セル1
2間、若しくは基本セル12で形成される回路間を結線
する基本セル間配線として構成される。また、配線49
は、外部端子10(図1中、右側上部)、電源幹線、特
に高速回路動作を要求されるクロック信号配線、若しく
はクリティカルパス配線としても使用される。配線49
は、前記図2中、基本的に横方向、縦方向のいずれかを
自由に延在できる。
【0073】配線49は、本実施例において、スパッタ
法で堆積したCr膜若しくはNi膜、スパッタ法で堆積
したCu膜若しくはCu合金膜の夫々を積層した積層膜
で構成される。配線49の下層のCr膜若しくはNi膜
は、バリアメタル膜として使用され、配線49のCu膜
若しくはCu合金膜と第5層目配線層に配置される配線
46のAlとの相互拡散を防止する目的で構成される。 配線49の上層のCu膜又はCu合金膜は、Alに比べ
て低い抵抗値と高いEMD耐性を有しており、信号伝達
経路として極力抵抗値を低減する目的で構成される。ま
た、Cu膜又はCu合金膜は、熱抵抗値が小さいので、
放熱特性も向上できる。配線49は、Cu膜若しくはC
u合金膜を主体に形成されるので、ウエットエッチング
でのパターンニングが主流となり、微細加工は期待でき
ないが、上層の配線層になるにしたがって配線本数が減
少されるので、大電流を流せる最も大きな断面積で構成
できる。この配線49は、例えば電源幹線とした場合、
配線幅が20[μm]、膜厚が 2.0[μm]で形成
される。なお、配線49は、バリアメタル膜に相当する
Cr膜やNi膜を形成しないで、Cu膜若しくはCu合
金膜の単層で構成してもよい。
法で堆積したCr膜若しくはNi膜、スパッタ法で堆積
したCu膜若しくはCu合金膜の夫々を積層した積層膜
で構成される。配線49の下層のCr膜若しくはNi膜
は、バリアメタル膜として使用され、配線49のCu膜
若しくはCu合金膜と第5層目配線層に配置される配線
46のAlとの相互拡散を防止する目的で構成される。 配線49の上層のCu膜又はCu合金膜は、Alに比べ
て低い抵抗値と高いEMD耐性を有しており、信号伝達
経路として極力抵抗値を低減する目的で構成される。ま
た、Cu膜又はCu合金膜は、熱抵抗値が小さいので、
放熱特性も向上できる。配線49は、Cu膜若しくはC
u合金膜を主体に形成されるので、ウエットエッチング
でのパターンニングが主流となり、微細加工は期待でき
ないが、上層の配線層になるにしたがって配線本数が減
少されるので、大電流を流せる最も大きな断面積で構成
できる。この配線49は、例えば電源幹線とした場合、
配線幅が20[μm]、膜厚が 2.0[μm]で形成
される。なお、配線49は、バリアメタル膜に相当する
Cr膜やNi膜を形成しないで、Cu膜若しくはCu合
金膜の単層で構成してもよい。
【0074】前記配線49は、接続孔48の開口寸法が
下層の接続孔45の開口寸法に比べて大きく構成できる
ので、第5層目配線層に配置された配線46に直接々続
される。
下層の接続孔45の開口寸法に比べて大きく構成できる
ので、第5層目配線層に配置された配線46に直接々続
される。
【0075】前記最上層の第6層目配線層に配置される
配線49上を含む基板全面上には最終保護膜(ファイナ
ルパッシベーション膜)50が構成される。この最終保
護膜50の外部端子10に相当する配線49上にはボン
ディング開口51が構成される。前述の図4に示すセラ
ミック封止型半導体装置1において、ボンディングワイ
ヤ8は前記ボンディング開口51を通して(及び図示し
ないバリアメタル膜を介在して)外部端子10(配線4
9)に電気的に接続される。
配線49上を含む基板全面上には最終保護膜(ファイナ
ルパッシベーション膜)50が構成される。この最終保
護膜50の外部端子10に相当する配線49上にはボン
ディング開口51が構成される。前述の図4に示すセラ
ミック封止型半導体装置1において、ボンディングワイ
ヤ8は前記ボンディング開口51を通して(及び図示し
ないバリアメタル膜を介在して)外部端子10(配線4
9)に電気的に接続される。
【0076】次に、前述のゲートアレイ方式を採用する
半導体集積回路装置2に結線パターンを配置した具体的
な例について、図3(チップレイアウト図)を使用して
簡単に説明する。
半導体集積回路装置2に結線パターンを配置した具体的
な例について、図3(チップレイアウト図)を使用して
簡単に説明する。
【0077】図3に示す半導体集積回路装置2は、ゲー
トアレイ方式に基づき、前記図2に示す半導体集積回路
装置(ベースチップ)2に基本セル12などを利用して
論理回路若しくは機能回路を配置し、この回路間に結線
パターンを配置したものである。
トアレイ方式に基づき、前記図2に示す半導体集積回路
装置(ベースチップ)2に基本セル12などを利用して
論理回路若しくは機能回路を配置し、この回路間に結線
パターンを配置したものである。
【0078】図3に示すように、半導体集積回路装置2
のバッファ回路11は、入力バッファ回路セル若しくは
出力バッファ回路セルの各半導体素子間を第1層目配線
層に配置される配線32で結線し、入力バッファ回路若
しくは出力バッファ回路が構成される。配線32は、許
容電流密度が高いW膜で形成されているので、各半導体
素子の配置に対応した微細な結線パターンで構成でき、
EMD耐性及びSMD耐性が高い。また、配線32は、
ステップカバレッジが高いCVD法で堆積したW膜で形
成されているので、断線不良が発生しない。
のバッファ回路11は、入力バッファ回路セル若しくは
出力バッファ回路セルの各半導体素子間を第1層目配線
層に配置される配線32で結線し、入力バッファ回路若
しくは出力バッファ回路が構成される。配線32は、許
容電流密度が高いW膜で形成されているので、各半導体
素子の配置に対応した微細な結線パターンで構成でき、
EMD耐性及びSMD耐性が高い。また、配線32は、
ステップカバレッジが高いCVD法で堆積したW膜で形
成されているので、断線不良が発生しない。
【0079】前記バッファ回路11の外周には、第6層
目配線層に配置される配線49で形成された外部端子1
0が構成される。外部端子10はCu膜又はCu合金膜
を主体として構成され、この外部端子10に接続される
ボンディングワイヤ8は同一のCu又はCu合金で形成
される。つまり、外部端子10、ボンディングワイヤ8
の夫々は、同種の金属材料であるので接着性が高く、又
同種の金属材料であるので局部的な電池作用が発生せず
、金属腐食を防止できる。また、半導体集積回路装置2
の外部端子10、ボンディングワイヤ8、セラミック封
止型半導体装置1のリード6の夫々は抵抗値が小さいC
u又はCu合金で構成されるので、信号伝達経路の抵抗
値を低減し、半導体集積回路装置2に搭載される回路の
動作速度の高速化を図れる。また、Cu又はCu合金は
、熱抵抗値も小さいので、前記回路動作で発生する熱の
セラミック封止型半導体装置1の外部への放熱性を向上
できる。
目配線層に配置される配線49で形成された外部端子1
0が構成される。外部端子10はCu膜又はCu合金膜
を主体として構成され、この外部端子10に接続される
ボンディングワイヤ8は同一のCu又はCu合金で形成
される。つまり、外部端子10、ボンディングワイヤ8
の夫々は、同種の金属材料であるので接着性が高く、又
同種の金属材料であるので局部的な電池作用が発生せず
、金属腐食を防止できる。また、半導体集積回路装置2
の外部端子10、ボンディングワイヤ8、セラミック封
止型半導体装置1のリード6の夫々は抵抗値が小さいC
u又はCu合金で構成されるので、信号伝達経路の抵抗
値を低減し、半導体集積回路装置2に搭載される回路の
動作速度の高速化を図れる。また、Cu又はCu合金は
、熱抵抗値も小さいので、前記回路動作で発生する熱の
セラミック封止型半導体装置1の外部への放熱性を向上
できる。
【0080】前記バッファ回路11上の領域には、少な
くとも第6層目配線層に配置された配線49で形成され
る電源幹線が延在する。この電源幹線は、Cu膜又はC
u合金膜を主体に形成され、抵抗値が小さいので電源変
動を瞬時に吸収でき、又EMD耐性及びSMD耐性が高
い。
くとも第6層目配線層に配置された配線49で形成され
る電源幹線が延在する。この電源幹線は、Cu膜又はC
u合金膜を主体に形成され、抵抗値が小さいので電源変
動を瞬時に吸収でき、又EMD耐性及びSMD耐性が高
い。
【0081】前記入力バッファ回路11の内側つまり回
路領域には複数個の機能回路(回路ブロック)14、1
5、16、17及び18が配置される。この機能回路1
4〜18の夫々は、1個又は複数個の基本セル12を利
用して構成される。基本セル12内の各半導体素子間は
、バッファ回路11と実質的に同様に、第1層目配線層
に配置される配線32に結線される。基本セル12のn
チャネルMISFETQn上を延在する基準電源配線、
pチャネルMISFETQp上を延在する電源配線の夫
々は同様に第1層目配線層に配置される配線32で構成
される。機能回路14〜18の夫々の内部において、隣
接する基本セル12(例えば基本セル12で形成される
論理回路の出力が隣接する他の基本セル12で形成され
る論理回路の入力となる場合等)間は配線32で結線さ
れる。
路領域には複数個の機能回路(回路ブロック)14、1
5、16、17及び18が配置される。この機能回路1
4〜18の夫々は、1個又は複数個の基本セル12を利
用して構成される。基本セル12内の各半導体素子間は
、バッファ回路11と実質的に同様に、第1層目配線層
に配置される配線32に結線される。基本セル12のn
チャネルMISFETQn上を延在する基準電源配線、
pチャネルMISFETQp上を延在する電源配線の夫
々は同様に第1層目配線層に配置される配線32で構成
される。機能回路14〜18の夫々の内部において、隣
接する基本セル12(例えば基本セル12で形成される
論理回路の出力が隣接する他の基本セル12で形成され
る論理回路の入力となる場合等)間は配線32で結線さ
れる。
【0082】前記機能回路14〜18の夫々の内部にお
いて、比較的近い位置に配置される基本セル12間は、
又は比較的近い位置に配置される機能回路14と15と
の間若しくは14と16との間は、第2層目配線層、第
3層目配線層の夫々に配置される配線36、40の夫々
(又は43、46の夫々)を主体に結線される。
いて、比較的近い位置に配置される基本セル12間は、
又は比較的近い位置に配置される機能回路14と15と
の間若しくは14と16との間は、第2層目配線層、第
3層目配線層の夫々に配置される配線36、40の夫々
(又は43、46の夫々)を主体に結線される。
【0083】比較的中距離に位置する機能回路17、1
8の夫々の間は第4層目配線層、第5層目配線層の夫々
に配置される配線43、46の夫々(又は36、40の
夫々)を主体に結線される。配線43、46の夫々は、
Alを主体に形成され、下層の配線36、40の夫々に
比べて抵抗値が小さいので、信号伝達経路での信号の遅
延を低減できる。
8の夫々の間は第4層目配線層、第5層目配線層の夫々
に配置される配線43、46の夫々(又は36、40の
夫々)を主体に結線される。配線43、46の夫々は、
Alを主体に形成され、下層の配線36、40の夫々に
比べて抵抗値が小さいので、信号伝達経路での信号の遅
延を低減できる。
【0084】長距離に位置する機能回路14と18との
間、若しくは15と18との間は第6層目配線層に配置
される配線49を主体に結線される。配線49は、Cu
膜又はCu合金膜で形成されているので抵抗値が小さく
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第6層目配線層に配置される配線49は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
間、若しくは15と18との間は第6層目配線層に配置
される配線49を主体に結線される。配線49は、Cu
膜又はCu合金膜で形成されているので抵抗値が小さく
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第6層目配線層に配置される配線49は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
【0085】前記多層の配線層間に構成される層間絶縁
膜30、33、37、41、44、47の夫々は基本的
には表面が平坦化される。平坦化技術としては、例えば
CVD法で堆積された酸化珪素膜上にレジスト膜を塗布
し、このレジスト膜の表面全体を深さ方向にエッチング
する方法、SOG(Spin On Glass)法で
塗布される酸化珪素膜を併用する方法等の方法を使用す
る。また、層間絶縁膜30、33、37、41、44、
47の夫々に形成される接続孔31、34、38、42
、45、48の夫々のうち、少なくとも下層側の接続孔
31、34、38の夫々は、異方性エッチングで形成し
、微細化を図る。
膜30、33、37、41、44、47の夫々は基本的
には表面が平坦化される。平坦化技術としては、例えば
CVD法で堆積された酸化珪素膜上にレジスト膜を塗布
し、このレジスト膜の表面全体を深さ方向にエッチング
する方法、SOG(Spin On Glass)法で
塗布される酸化珪素膜を併用する方法等の方法を使用す
る。また、層間絶縁膜30、33、37、41、44、
47の夫々に形成される接続孔31、34、38、42
、45、48の夫々のうち、少なくとも下層側の接続孔
31、34、38の夫々は、異方性エッチングで形成し
、微細化を図る。
【0086】前述の半導体集積回路装置2は、搭載され
る回路の種類が異なる場合においてもバッファ回路11
、基本セル12の夫々の配置は基本的に同一であり、こ
の基本セル12を利用して論理回路や機能回路を配置し
、かつこの論理回路や機能回路の結線パターンを配置す
ることにより、種々の回路を搭載できる。前記論理回路
や機能回路の配置、結線パターンの配置の夫々はコンピ
ュータを利用した自動配置配線システム(DA)の支援
により自動的に行われる。
る回路の種類が異なる場合においてもバッファ回路11
、基本セル12の夫々の配置は基本的に同一であり、こ
の基本セル12を利用して論理回路や機能回路を配置し
、かつこの論理回路や機能回路の結線パターンを配置す
ることにより、種々の回路を搭載できる。前記論理回路
や機能回路の配置、結線パターンの配置の夫々はコンピ
ュータを利用した自動配置配線システム(DA)の支援
により自動的に行われる。
【0087】このように、p− 型半導体基板20の主
面に配列された複数の半導体素子間が、この半導体素子
の上層に積層される複数層の配線層に形成される配線を
介して結線されるゲートアレイ方式を採用する半導体集
積回路装置2において、前記p− 型半導体基板20の
主面側からその上部に向って少なくとも下段配線層(第
1層目配線層)、中段配線層(第2層目配線層〜第5層
目配線層)、上段配線層(第6層目配線層)の3種類の
配線層を順次積層し、前記複数層の配線層(本実施例で
は6層)を構成し、この複数層の配線層のうち下段配線
層に、前記中段配線層に配置される配線36若しくは4
0(又は43若しくは46)に比べて、単位面積当りの
許容電流密度が高い導電材料で形成された配線32を構
成するとともに、この配線32の配線幅方向の断面積と
許容電流密度との積を、前記配線36若しくは40の配
線幅方向の断面積と許容電流密度との積に対してほぼ等
しく構成し、前記上段配線層に、前記中段配線層に配置
される配線36若しくは40(又は43若しくは46)
に比べて、比抵抗値が小さい導電材料で形成された配線
49を構成するとともに、この配線49の配線幅方向の
断面積を、前記配線36若しくは40の断面積に比べて
大きく構成する。前記複数層の配線層の下段配線層の配
線32は高融点金属配線又は高融点金属系配線を主体に
構成され、前記中段配線層の配線36若しくは40はア
ルミニウム配線又はアルミニウム合金配線を主体に構成
され、前記上段配線層の配線49はCu膜又はCu合金
膜を主体に構成される。この構成により、前記複数層の
配線層の下段配線層に構成される配線32は、中段配線
層の配線36若しくは40に対して、許容電流密度が高
い導電材料を使用したので、EMD耐性及びSMD耐性
を向上し、半導体集積回路装置2の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線32の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置2の集積度を向上
でき、上段配線層に構成される配線49は、中段配線層
の配線36若しくは40(又は43若しくは46)に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される配
線32に伝達される信号の伝達速度を補い、半導体集積
回路装置2の回路動作速度の高速化を図れる。
面に配列された複数の半導体素子間が、この半導体素子
の上層に積層される複数層の配線層に形成される配線を
介して結線されるゲートアレイ方式を採用する半導体集
積回路装置2において、前記p− 型半導体基板20の
主面側からその上部に向って少なくとも下段配線層(第
1層目配線層)、中段配線層(第2層目配線層〜第5層
目配線層)、上段配線層(第6層目配線層)の3種類の
配線層を順次積層し、前記複数層の配線層(本実施例で
は6層)を構成し、この複数層の配線層のうち下段配線
層に、前記中段配線層に配置される配線36若しくは4
0(又は43若しくは46)に比べて、単位面積当りの
許容電流密度が高い導電材料で形成された配線32を構
成するとともに、この配線32の配線幅方向の断面積と
許容電流密度との積を、前記配線36若しくは40の配
線幅方向の断面積と許容電流密度との積に対してほぼ等
しく構成し、前記上段配線層に、前記中段配線層に配置
される配線36若しくは40(又は43若しくは46)
に比べて、比抵抗値が小さい導電材料で形成された配線
49を構成するとともに、この配線49の配線幅方向の
断面積を、前記配線36若しくは40の断面積に比べて
大きく構成する。前記複数層の配線層の下段配線層の配
線32は高融点金属配線又は高融点金属系配線を主体に
構成され、前記中段配線層の配線36若しくは40はア
ルミニウム配線又はアルミニウム合金配線を主体に構成
され、前記上段配線層の配線49はCu膜又はCu合金
膜を主体に構成される。この構成により、前記複数層の
配線層の下段配線層に構成される配線32は、中段配線
層の配線36若しくは40に対して、許容電流密度が高
い導電材料を使用したので、EMD耐性及びSMD耐性
を向上し、半導体集積回路装置2の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線32の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置2の集積度を向上
でき、上段配線層に構成される配線49は、中段配線層
の配線36若しくは40(又は43若しくは46)に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される配
線32に伝達される信号の伝達速度を補い、半導体集積
回路装置2の回路動作速度の高速化を図れる。
【0088】また、前記複数層の配線層の下段配線層の
配線32はCVD法で堆積された高融点金属配線又は高
融点金属系配線を主体に構成される。この構成により、
前記半導体素子と配線32との接続部分(例えば、MI
SFETQの場合、領域27若しくは28と配線32と
の接続部分、又はゲート電極26である下層配線とその
上層配線に相当する配線32との接続部分)等、段差部
分での前記配線32のステップカバレッジを向上し、配
線32の断面積の縮小や断線を低減できるので、配線3
2の微細化を図れ、半導体集積回路装置2の集積度をよ
り向上できる。
配線32はCVD法で堆積された高融点金属配線又は高
融点金属系配線を主体に構成される。この構成により、
前記半導体素子と配線32との接続部分(例えば、MI
SFETQの場合、領域27若しくは28と配線32と
の接続部分、又はゲート電極26である下層配線とその
上層配線に相当する配線32との接続部分)等、段差部
分での前記配線32のステップカバレッジを向上し、配
線32の断面積の縮小や断線を低減できるので、配線3
2の微細化を図れ、半導体集積回路装置2の集積度をよ
り向上できる。
【0089】また、前記複数層の配線層の中段配線層で
ある第2層目配線層に配置される配線36、第3層目配
線層に配置される配線40の夫々は、バリアメタル膜(
TiW膜)とAl−Cu−Si膜(又はAl膜若しくは
Al−Si膜)とを積層した積層膜で構成される。この
構成により、前記配線36、40の夫々のAl−Cu−
Si膜のEMD耐性或いはSMD耐性を前記バリアメタ
ル膜で補うことができるので、前記中段配線層の配線3
6、40の夫々の微細化が図れ、半導体集積回路装置2
の集積度をさらに向上できる。
ある第2層目配線層に配置される配線36、第3層目配
線層に配置される配線40の夫々は、バリアメタル膜(
TiW膜)とAl−Cu−Si膜(又はAl膜若しくは
Al−Si膜)とを積層した積層膜で構成される。この
構成により、前記配線36、40の夫々のAl−Cu−
Si膜のEMD耐性或いはSMD耐性を前記バリアメタ
ル膜で補うことができるので、前記中段配線層の配線3
6、40の夫々の微細化が図れ、半導体集積回路装置2
の集積度をさらに向上できる。
【0090】また、p− 型半導体基板20の主面に配
置された複数の半導体素子で基本セル12若しくは回路
(論理回路又は機能回路14〜18)が構成され、この
基本セル12内若しくは回路内の半導体素子間、前記基
本セル12間若しくは回路間の夫々がその上層に積層さ
れる複数層の配線層に形成される配線で結線される、ゲ
ートアレイ方式を採用する半導体集積回路装置2におい
て、前記基本セル12内若しくは回路内の半導体素子間
が前記複数層の配線層の下段配線層(第1層目配線層)
に構成される配線32で結線され、前記基本セル12間
若しくは回路間のうち一部が中段配線層(第2層目配線
層〜第5層目配線層)に構成される配線36、40、4
3又は46で結線されるとともに、前記基本セル12間
若しくは回路間のうちの一部を結線する配線36、40
、43又は46の配線長に比べて長くなる他部の基本セ
ル12間若しくは回路間が上段配線層(第6層目配線層
)に構成される配線49で結線される。この構成により
、前述の効果の他に、前記基本セル12内若しくは回路
内の半導体素子間を結線する下段配線層の配線(セル内
配線若しくは回路ブロック内配線)32の微細化が図れ
、基本セル12若しくは回路の占有面積を縮小して半導
体集積回路装置2の集積度を向上できる、又は結線本数
を増加して結線自由度を向上できるとともに、前記基本
セル12間若しくは回路間のうち最も配線長が長いもの
は最も抵抗値が小さい上段配線層の配線49で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置2の回路動作速度の高速化を図れる。
置された複数の半導体素子で基本セル12若しくは回路
(論理回路又は機能回路14〜18)が構成され、この
基本セル12内若しくは回路内の半導体素子間、前記基
本セル12間若しくは回路間の夫々がその上層に積層さ
れる複数層の配線層に形成される配線で結線される、ゲ
ートアレイ方式を採用する半導体集積回路装置2におい
て、前記基本セル12内若しくは回路内の半導体素子間
が前記複数層の配線層の下段配線層(第1層目配線層)
に構成される配線32で結線され、前記基本セル12間
若しくは回路間のうち一部が中段配線層(第2層目配線
層〜第5層目配線層)に構成される配線36、40、4
3又は46で結線されるとともに、前記基本セル12間
若しくは回路間のうちの一部を結線する配線36、40
、43又は46の配線長に比べて長くなる他部の基本セ
ル12間若しくは回路間が上段配線層(第6層目配線層
)に構成される配線49で結線される。この構成により
、前述の効果の他に、前記基本セル12内若しくは回路
内の半導体素子間を結線する下段配線層の配線(セル内
配線若しくは回路ブロック内配線)32の微細化が図れ
、基本セル12若しくは回路の占有面積を縮小して半導
体集積回路装置2の集積度を向上できる、又は結線本数
を増加して結線自由度を向上できるとともに、前記基本
セル12間若しくは回路間のうち最も配線長が長いもの
は最も抵抗値が小さい上段配線層の配線49で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置2の回路動作速度の高速化を図れる。
【0091】本発明は、ゲートアレイ方式を採用する半
導体集積回路装置2において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
導体集積回路装置2において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
【0092】(実 施 例 2)本実施例2は、スタン
ダードセル方式を採用する半導体集積回路装置に本発明
を適用した、本発明の第2実施例である。
ダードセル方式を採用する半導体集積回路装置に本発明
を適用した、本発明の第2実施例である。
【0093】本発明の実施例2であるスタンダードセル
方式を採用した半導体集積回路装置の構成を図5(チッ
プレイアウト図)で示す。
方式を採用した半導体集積回路装置の構成を図5(チッ
プレイアウト図)で示す。
【0094】図5に示すように、スタンダードセル方式
を採用する半導体集積回路装置2は、バッファ回路11
で周囲を囲まれた回路領域内に機能回路ブロック60、
61の夫々が配置される。機能回路ブロック60は、予
じめ基本設計がなされたRAM、ROM等の固定回路ブ
ロックであり、本実施例の場合、回路領域の上側、下側
の夫々に2個づつ、合計4個配置される。機能回路ブロ
ック61は、ゲートアレイ部であり、種々の論理回路や
機能回路を配置できる。機能回路ブロック61は、回路
領域の中央部分に配置され、上側、下側の夫々に機能回
路ブロック60が配置されているので、横方向に長く縦
方向に短い長方形状で構成される。
を採用する半導体集積回路装置2は、バッファ回路11
で周囲を囲まれた回路領域内に機能回路ブロック60、
61の夫々が配置される。機能回路ブロック60は、予
じめ基本設計がなされたRAM、ROM等の固定回路ブ
ロックであり、本実施例の場合、回路領域の上側、下側
の夫々に2個づつ、合計4個配置される。機能回路ブロ
ック61は、ゲートアレイ部であり、種々の論理回路や
機能回路を配置できる。機能回路ブロック61は、回路
領域の中央部分に配置され、上側、下側の夫々に機能回
路ブロック60が配置されているので、横方向に長く縦
方向に短い長方形状で構成される。
【0095】このように長方形状で構成される機能回路
ブロック61は、図6(A)乃至図6(B)(各配線層
の結線パターン図)に示すように、例えば4層の配線層
で構成される。
ブロック61は、図6(A)乃至図6(B)(各配線層
の結線パターン図)に示すように、例えば4層の配線層
で構成される。
【0096】図6(A)に示すように、第1層目配線層
61Aは配線32が配置される。配線32は、前記実施
例1の第1層目配線層に配置される配線32と同様に、
CVD法で堆積されたW膜で形成される。配線32は、
基本的に基本セル内配線として構成され、微細化され、
EMD耐性及びSMD耐性が高くされる。
61Aは配線32が配置される。配線32は、前記実施
例1の第1層目配線層に配置される配線32と同様に、
CVD法で堆積されたW膜で形成される。配線32は、
基本的に基本セル内配線として構成され、微細化され、
EMD耐性及びSMD耐性が高くされる。
【0097】第2層目配線層61Bは、図6(B)に示
すように、配線36が配置される。配線36は、前記実
施例1の第2層目配線層に配置される配線36(又は配
線43)と同様に、Al膜を主体に構成され、横方向専
用配線として構成される。第3層目配線層61Cは、図
6(C)に示すように、配線40が配置される。配線4
0は、前記実施例1の第3層目配線層に配置される配線
40(又は配線46)と同様に、Al膜を主体に構成さ
れ、縦方向専用配線として構成される。
すように、配線36が配置される。配線36は、前記実
施例1の第2層目配線層に配置される配線36(又は配
線43)と同様に、Al膜を主体に構成され、横方向専
用配線として構成される。第3層目配線層61Cは、図
6(C)に示すように、配線40が配置される。配線4
0は、前記実施例1の第3層目配線層に配置される配線
40(又は配線46)と同様に、Al膜を主体に構成さ
れ、縦方向専用配線として構成される。
【0098】第4層目配線層61Dは、図6(D)に示
すように、配線43が配置される。配線43は、前記実
施例1の第4層目配線層に配置される配線43(又は配
線49)と同様に、Alを主体に構成され、横方向専用
配線として構成される。
すように、配線43が配置される。配線43は、前記実
施例1の第4層目配線層に配置される配線43(又は配
線49)と同様に、Alを主体に構成され、横方向専用
配線として構成される。
【0099】図6(A)乃至図6(D)に示すように、
機能回路ブロック61は、横方向に長い長方形状で構成
されるので、横方向専用配線の需要頻度が高くなり、縦
方向専用配線である第3層目配線層に配置される配線4
0に比べて、横方向専用配線である第2層目配線層に配
置される配線36と第4層目配線層に配置される配線4
3との合計の本数は多く設定される。
機能回路ブロック61は、横方向に長い長方形状で構成
されるので、横方向専用配線の需要頻度が高くなり、縦
方向専用配線である第3層目配線層に配置される配線4
0に比べて、横方向専用配線である第2層目配線層に配
置される配線36と第4層目配線層に配置される配線4
3との合計の本数は多く設定される。
【0100】つまり、本実施例のスタンダードセル方式
を採用する半導体集積回路装置2は、機能回路ブロック
61において、横方向専用配線の使用頻度に応じて配線
本数を増加することを特徴とする。
を採用する半導体集積回路装置2は、機能回路ブロック
61において、横方向専用配線の使用頻度に応じて配線
本数を増加することを特徴とする。
【0101】(実 施 例 3)本実施例3は、ゲート
アレイ方式を採用する半導体集積回路装置に本発明を適
用した、本発明の第3実施例である。
アレイ方式を採用する半導体集積回路装置に本発明を適
用した、本発明の第3実施例である。
【0102】本発明の実施例3である、ゲートアレイ方
式を採用した半導体集積回路装置の構成について、図8
(チップレイアウト図)を使用し、簡単に説明する。
式を採用した半導体集積回路装置の構成について、図8
(チップレイアウト図)を使用し、簡単に説明する。
【0103】図8に示すように、ゲートアレイ方式を採
用する半導体集積回路装置2は平面がほぼ正方形状で構
成される。この半導体集積回路装置2の正方形状の辺に
沿った素子形成面の周辺領域には複数個の外部端子を含
むバッファ回路16が配列される。バッファ回路16は
、詳細な構成を示していないが、前記実施例1と同様に
、入力バッファ回路セル及び出力バッファ回路セルが配
置され、結線の組み替えにより入力バッファ回路、出力
バッファ回路のいずれかを構成できる。
用する半導体集積回路装置2は平面がほぼ正方形状で構
成される。この半導体集積回路装置2の正方形状の辺に
沿った素子形成面の周辺領域には複数個の外部端子を含
むバッファ回路16が配列される。バッファ回路16は
、詳細な構成を示していないが、前記実施例1と同様に
、入力バッファ回路セル及び出力バッファ回路セルが配
置され、結線の組み替えにより入力バッファ回路、出力
バッファ回路のいずれかを構成できる。
【0104】前記バッファ回路16よりも内側の領域内
において、半導体集積回路装置2の素子形成面の中央部
分には回路領域が構成される。この回路領域は行列方向
に複数個の基本セル13aが配置される。基本セル13
aは、これに限定されないが、1組若しくは複数組の相
補型MISFET、又は1個若しくは複数個のバイポー
ラトランジスタ、又は1組若しくは複数組の相補型MI
SFET及びバイポーラトランジスタを主体に構成され
る。基本セル13aは、結線の組み替えにより、論理回
路や機能回路を構成できる。
において、半導体集積回路装置2の素子形成面の中央部
分には回路領域が構成される。この回路領域は行列方向
に複数個の基本セル13aが配置される。基本セル13
aは、これに限定されないが、1組若しくは複数組の相
補型MISFET、又は1個若しくは複数個のバイポー
ラトランジスタ、又は1組若しくは複数組の相補型MI
SFET及びバイポーラトランジスタを主体に構成され
る。基本セル13aは、結線の組み替えにより、論理回
路や機能回路を構成できる。
【0105】本実施例の半導体集積回路装置2は、論理
部13及びメモリ集合部14Mを備えた特定用途向けの
半導体集積回路装置であって、ASICともよばれる。 前記論理部13は、必要な領域に基本セル13aが規則
正しく配列され、この基本セル13aでゲートアレイ列
13bが構成され、さらに配線を通すためのスペースが
必要に応じて構成されており、ゲートアレイ方式で結線
される。メモリ集合部14Mは行デコーダ15a、列デ
コーダ15b及びメモリセルアレイ15cを備えて構成
される。
部13及びメモリ集合部14Mを備えた特定用途向けの
半導体集積回路装置であって、ASICともよばれる。 前記論理部13は、必要な領域に基本セル13aが規則
正しく配列され、この基本セル13aでゲートアレイ列
13bが構成され、さらに配線を通すためのスペースが
必要に応じて構成されており、ゲートアレイ方式で結線
される。メモリ集合部14Mは行デコーダ15a、列デ
コーダ15b及びメモリセルアレイ15cを備えて構成
される。
【0106】次に、前記ゲートアレイ方式を採用する半
導体集積回路装置2の具体的な断面構造について、図7
(要部断面図)を使用して説明する。
導体集積回路装置2の具体的な断面構造について、図7
(要部断面図)を使用して説明する。
【0107】図7に示すように、半導体集積回路装置2
は単結晶珪素からなるp− 型半導体基板20の主面上
にn− 型エピタキシャル層20Eを成長した半導体基
体を主体に構成される。この半導体基体のn− 型エピ
タキシャル層20Eのうち、バイポーラトランジスタの
領域を除き、一部の領域にはn型ウエル領域21、他部
の領域にはp型ウエル領域22の夫々が構成される。ま
た、p− 型半導体基板20、n型ウエル領域21の夫
々の間には埋込型n+ 型半導体領域21Nが構成され
、p− 型半導体基板20、p型ウエル領域22の夫々
の間には埋込型p+ 型半導体領域22Pが構成される
。
は単結晶珪素からなるp− 型半導体基板20の主面上
にn− 型エピタキシャル層20Eを成長した半導体基
体を主体に構成される。この半導体基体のn− 型エピ
タキシャル層20Eのうち、バイポーラトランジスタの
領域を除き、一部の領域にはn型ウエル領域21、他部
の領域にはp型ウエル領域22の夫々が構成される。ま
た、p− 型半導体基板20、n型ウエル領域21の夫
々の間には埋込型n+ 型半導体領域21Nが構成され
、p− 型半導体基板20、p型ウエル領域22の夫々
の間には埋込型p+ 型半導体領域22Pが構成される
。
【0108】前述の論理部13の基本セル13a又はメ
モリ集合部14Mを構成する相補型MISFETのnチ
ャネルMISFETQn、pチャネルMISFETQp
の夫々は前記実施例1と同様の構造で構成される。
モリ集合部14Mを構成する相補型MISFETのnチ
ャネルMISFETQn、pチャネルMISFETQp
の夫々は前記実施例1と同様の構造で構成される。
【0109】前述の基本セル13aを構成するバイポー
ラトランジスタTrは、素子分離絶縁膜23で周囲を囲
まれた領域内において、p− 型半導体基板20の主面
上にn型コレクタ領域、p型ベース領域、n型エミッタ
領域の夫々の動作領域を順次配列した縦型構造のnpn
型で構成される。
ラトランジスタTrは、素子分離絶縁膜23で周囲を囲
まれた領域内において、p− 型半導体基板20の主面
上にn型コレクタ領域、p型ベース領域、n型エミッタ
領域の夫々の動作領域を順次配列した縦型構造のnpn
型で構成される。
【0110】バイポーラトランジスタTrのn型コレク
タ領域は、真性コレクタ領域に相当するn− 型エピタ
キシャル層20E、グラフトコレクタ領域に相当する外
部コレクタ電位引出し用n+ 型半導体領域66及び埋
込型n+ 型半導体領域21Nの夫々で構成される。p
型ベース領域は真性ベース領域62及び外部ベース領域
63で構成される。n型エミッタ領域はn+ 型半導体
領域61で構成される。
タ領域は、真性コレクタ領域に相当するn− 型エピタ
キシャル層20E、グラフトコレクタ領域に相当する外
部コレクタ電位引出し用n+ 型半導体領域66及び埋
込型n+ 型半導体領域21Nの夫々で構成される。p
型ベース領域は真性ベース領域62及び外部ベース領域
63で構成される。n型エミッタ領域はn+ 型半導体
領域61で構成される。
【0111】前記p型ベース領域の外部ベース領域63
にはベース引出用電極64が電気的に接続され、n型エ
ミッタ領域のn+ 型半導体領域61にはエミッタ引出
用電極65が電気的に接続される。このベース引出用電
極64、エミッタ引出用電極65の夫々は、例えば多結
晶珪素膜、高融点金属膜若しくは高融点金属珪化膜の単
層、又は多結晶珪素膜上に高融点金属膜若しくは高融点
金属珪化膜を積層した複合膜で構成される。
にはベース引出用電極64が電気的に接続され、n型エ
ミッタ領域のn+ 型半導体領域61にはエミッタ引出
用電極65が電気的に接続される。このベース引出用電
極64、エミッタ引出用電極65の夫々は、例えば多結
晶珪素膜、高融点金属膜若しくは高融点金属珪化膜の単
層、又は多結晶珪素膜上に高融点金属膜若しくは高融点
金属珪化膜を積層した複合膜で構成される。
【0112】前記基本セル13a及びメモリ集合部14
Mを構成する相補型MISFET及びバイポーラトラン
ジスタTr等の半導体素子上には、この配線層数に限定
されないが、4層の配線層が積層され構成される。
Mを構成する相補型MISFET及びバイポーラトラン
ジスタTr等の半導体素子上には、この配線層数に限定
されないが、4層の配線層が積層され構成される。
【0113】前記p− 型半導体基板20の主面側に最
も近い第1層目配線層には配線32が配置される。配線
32は、層間絶縁膜30に形成された接続孔31を通し
て基本セル13a、メモリ集合部14Mの夫々の半導体
素子間を電気的に接続する。具体的に、配線32はnチ
ャネルMISFETQnのn+ 型半導体領域27、p
チャネルMISFETQpのp+ 型半導体領域28、
それぞれのゲート電極26、ベース引出用電極64、エ
ミッタ引出用電極65、外部コレクタ電位引出し用n+
型半導体領域66のいずれかに接続される。配線32
は、基本的に基本セル13a内の半導体素子間、隣接す
る基本セル13a間等を結線する所謂基本セル内配線、
行デコーダ15a、列デコーダ15bの夫々の半導体素
子間の結線、メモリセルアレイ15c内のメモリセル選
択用のビット線(又はワード線)として構成される。
も近い第1層目配線層には配線32が配置される。配線
32は、層間絶縁膜30に形成された接続孔31を通し
て基本セル13a、メモリ集合部14Mの夫々の半導体
素子間を電気的に接続する。具体的に、配線32はnチ
ャネルMISFETQnのn+ 型半導体領域27、p
チャネルMISFETQpのp+ 型半導体領域28、
それぞれのゲート電極26、ベース引出用電極64、エ
ミッタ引出用電極65、外部コレクタ電位引出し用n+
型半導体領域66のいずれかに接続される。配線32
は、基本的に基本セル13a内の半導体素子間、隣接す
る基本セル13a間等を結線する所謂基本セル内配線、
行デコーダ15a、列デコーダ15bの夫々の半導体素
子間の結線、メモリセルアレイ15c内のメモリセル選
択用のビット線(又はワード線)として構成される。
【0114】配線32は、前記実施例1と同様に、例え
ば、CVD法で堆積されたW膜で形成され、配線幅が
1.0[μm]、膜厚が500[nm]、配線ピッチが
2.0[μm]で形成される。
ば、CVD法で堆積されたW膜で形成され、配線幅が
1.0[μm]、膜厚が500[nm]、配線ピッチが
2.0[μm]で形成される。
【0115】第2層目配線層には配線36が配置される
。配線36は、層間絶縁膜33に形成された接続孔34
を通して、第1層目配線層に配置される配線32に電気
的に接続される。配線36は、論理部13では基本的に
比較的近い位置に配置された基本セル13a間、若しく
は基本セル13aで形成される回路間を結線する所謂基
本セル間配線として、メモリ集合部14Mでは行デコー
ダ15a、列デコーダ15b内の比較的近い位置に配置
された回路間、又はメモリセルアレイ15c内のメモリ
セル選択用のワード線(又はビット線)、さらにこれら
各々のブロック間の接続用配線として構成される。ゲー
トアレイ部分において、配線36は、前記図8中、回路
領域を左右方向に延在する横方向専用配線として構成さ
れる。
。配線36は、層間絶縁膜33に形成された接続孔34
を通して、第1層目配線層に配置される配線32に電気
的に接続される。配線36は、論理部13では基本的に
比較的近い位置に配置された基本セル13a間、若しく
は基本セル13aで形成される回路間を結線する所謂基
本セル間配線として、メモリ集合部14Mでは行デコー
ダ15a、列デコーダ15b内の比較的近い位置に配置
された回路間、又はメモリセルアレイ15c内のメモリ
セル選択用のワード線(又はビット線)、さらにこれら
各々のブロック間の接続用配線として構成される。ゲー
トアレイ部分において、配線36は、前記図8中、回路
領域を左右方向に延在する横方向専用配線として構成さ
れる。
【0116】この配線36は、前記実施例1と同様に、
例えば、TiN膜、Al−Cu−Si膜、TiN膜の夫
々を順次積層した複合膜で形成され、配線幅が1.0〜
1.5[μm]、膜厚が 1.0[μm]、配線ピッチ
が 2.5[μm]で形成される。
例えば、TiN膜、Al−Cu−Si膜、TiN膜の夫
々を順次積層した複合膜で形成され、配線幅が1.0〜
1.5[μm]、膜厚が 1.0[μm]、配線ピッチ
が 2.5[μm]で形成される。
【0117】前記配線32、配線36の夫々の接続は接
続孔34内に埋込まれた埋込導電層35を介在して行わ
れる。埋込導電層35は例えば選択CVD法で接続孔3
4内に選択的に堆積されたW膜で形成される。
続孔34内に埋込まれた埋込導電層35を介在して行わ
れる。埋込導電層35は例えば選択CVD法で接続孔3
4内に選択的に堆積されたW膜で形成される。
【0118】第3層目配線層には配線40が配置される
。配線40は、層間絶縁膜37に形成された接続孔38
を通して第2層目配線層に配置される配線36に電気的
に接続される。配線40は、前記第2層目配線層に配置
される配線36と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル13a間若しくは回路
間を結線する基本セル間配線、メモリセルアレイ15c
内のメモリセル選択用のワード線(又はビット線)の配
線抵抗を実質的に低減するための補強用シャント配線の
夫々として構成される。配線40は、前記図8中、回路
領域を配線36と交差して上下方向に延在する縦方向専
用配線を主体として構成される(縦方向及び横方向にベ
ンドする配線も配置可能)。
。配線40は、層間絶縁膜37に形成された接続孔38
を通して第2層目配線層に配置される配線36に電気的
に接続される。配線40は、前記第2層目配線層に配置
される配線36と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル13a間若しくは回路
間を結線する基本セル間配線、メモリセルアレイ15c
内のメモリセル選択用のワード線(又はビット線)の配
線抵抗を実質的に低減するための補強用シャント配線の
夫々として構成される。配線40は、前記図8中、回路
領域を配線36と交差して上下方向に延在する縦方向専
用配線を主体として構成される(縦方向及び横方向にベ
ンドする配線も配置可能)。
【0119】前記配線36、配線40の夫々の接続は接
続孔38内に埋込まれた埋込導電層39を介在して行わ
れる。埋込導電層39は、前記埋込導電層35と同様に
、例えば選択CVD法で堆積されたW膜で形成される。
続孔38内に埋込まれた埋込導電層39を介在して行わ
れる。埋込導電層39は、前記埋込導電層35と同様に
、例えば選択CVD法で堆積されたW膜で形成される。
【0120】多層配線層のうち最も最上の配線層となる
第4層目配線層には配線43が配置される。配線43は
、層間絶縁膜41に形成された接続孔42を通して第3
層目配線層に配置される配線40に電気的に接続される
。配線43は、基本的に、長距離に位置する基本セル1
3a間、若しくは基本セル13aで形成される回路間を
結線する基本セル間配線として構成される。また、配線
43は、外部端子10(図7中、右側上部)、電源幹線
、特に高速回路動作を要求されるクロック信号配線、若
しくはクリティカルパス配線としても使用される。配線
43は、前記図8中、基本的に横方向、縦方向のいずれ
かを自由に延在できる。
第4層目配線層には配線43が配置される。配線43は
、層間絶縁膜41に形成された接続孔42を通して第3
層目配線層に配置される配線40に電気的に接続される
。配線43は、基本的に、長距離に位置する基本セル1
3a間、若しくは基本セル13aで形成される回路間を
結線する基本セル間配線として構成される。また、配線
43は、外部端子10(図7中、右側上部)、電源幹線
、特に高速回路動作を要求されるクロック信号配線、若
しくはクリティカルパス配線としても使用される。配線
43は、前記図8中、基本的に横方向、縦方向のいずれ
かを自由に延在できる。
【0121】前記最上層の第4層目配線層に配置される
配線43上を含む基板全面上には最終保護膜50が構成
される。
配線43上を含む基板全面上には最終保護膜50が構成
される。
【0122】次に、前述のゲートアレイ方式を採用する
半導体集積回路装置2に結線パターンを配置した具体的
な例について、図9(チップレイアウト図の要部拡大図
)を使用して簡単に説明する。
半導体集積回路装置2に結線パターンを配置した具体的
な例について、図9(チップレイアウト図の要部拡大図
)を使用して簡単に説明する。
【0123】図9に示す半導体集積回路装置2は、ゲー
トアレイ方式に基づき前述の図8に示す半導体集積回路
装置(ベースチップ)2に基本セル13aなどを利用し
て論理回路若しくは機能回路を配置し、さらにメモリ集
合部14M内の行デコーダ15a及び列デコーダ15b
用論理回路とメモリセル選択用のワード線又はビット線
を配置して構成される。図9は、これら回路間に結線パ
ターンを配置したものである。
トアレイ方式に基づき前述の図8に示す半導体集積回路
装置(ベースチップ)2に基本セル13aなどを利用し
て論理回路若しくは機能回路を配置し、さらにメモリ集
合部14M内の行デコーダ15a及び列デコーダ15b
用論理回路とメモリセル選択用のワード線又はビット線
を配置して構成される。図9は、これら回路間に結線パ
ターンを配置したものである。
【0124】図9に示すように、半導体集積回路装置2
のバッファ回路16は、入力バッファ回路セル内若しく
は出力バッファ回路セル内の各半導体素子間を第1層目
配線層に配置される配線32で結線し、入力バッファ回
路若しくは出力バッファ回路のいずれかが構成される。 配線32は、許容電流密度が高いW膜で形成されている
ので、各半導体素子の配置に対応した微細な結線パター
ンで構成でき、EMD耐性及びSMD耐性が高い。また
、配線32は、ステップカバレッジが高いCVD法で堆
積したW膜で形成されているので、断線不良が発生しな
い。
のバッファ回路16は、入力バッファ回路セル内若しく
は出力バッファ回路セル内の各半導体素子間を第1層目
配線層に配置される配線32で結線し、入力バッファ回
路若しくは出力バッファ回路のいずれかが構成される。 配線32は、許容電流密度が高いW膜で形成されている
ので、各半導体素子の配置に対応した微細な結線パター
ンで構成でき、EMD耐性及びSMD耐性が高い。また
、配線32は、ステップカバレッジが高いCVD法で堆
積したW膜で形成されているので、断線不良が発生しな
い。
【0125】前記バッファ回路16上の領域には、少な
くとも第4層目配線層に配置された配線43で形成され
る電源幹線が延在する。この電源幹線は、Al合金膜を
主体に形成され、抵抗値が小さいので電源変動を瞬時に
吸収できる。
くとも第4層目配線層に配置された配線43で形成され
る電源幹線が延在する。この電源幹線は、Al合金膜を
主体に形成され、抵抗値が小さいので電源変動を瞬時に
吸収できる。
【0126】前記バッファ回路16の内側の論理部13
には複数個の機能回路(回路ブロック)14、15、1
6、17及び18が配置される。この機能回路14〜1
8の夫々は、1個又は複数個の基本セル13aを利用し
て構成される。基本セル13a内の各半導体素子間は、
バッファ回路16と実質的に同様に、第1層目配線層に
配置される配線32で結線される。基本セル13aのn
チャネルMISFETQn上を延在する基準電源配線、
pチャネルMISFETQp上を延在する電源配線の夫
々は同様に第1層目配線層に配置される配線32で各素
子に結線される。機能回路14〜18の夫々の内部にお
いて、隣接する基本セル13a(例えば基本セル13a
で形成される論理回路の出力が隣接する他の基本セル1
3aで形成される論理回路の入力となる場合等)間は配
線32で結線される。
には複数個の機能回路(回路ブロック)14、15、1
6、17及び18が配置される。この機能回路14〜1
8の夫々は、1個又は複数個の基本セル13aを利用し
て構成される。基本セル13a内の各半導体素子間は、
バッファ回路16と実質的に同様に、第1層目配線層に
配置される配線32で結線される。基本セル13aのn
チャネルMISFETQn上を延在する基準電源配線、
pチャネルMISFETQp上を延在する電源配線の夫
々は同様に第1層目配線層に配置される配線32で各素
子に結線される。機能回路14〜18の夫々の内部にお
いて、隣接する基本セル13a(例えば基本セル13a
で形成される論理回路の出力が隣接する他の基本セル1
3aで形成される論理回路の入力となる場合等)間は配
線32で結線される。
【0127】前記機能回路14〜18の夫々の内部にお
いて、比較的近い位置に配置される基本セル13a間は
、又は比較的近い位置に配置される機能回路14と15
との間若しくは14と16との間は、第2層目配線層、
第3層目配線層の夫々に配置される配線36、40の夫
々を主体に結線される。
いて、比較的近い位置に配置される基本セル13a間は
、又は比較的近い位置に配置される機能回路14と15
との間若しくは14と16との間は、第2層目配線層、
第3層目配線層の夫々に配置される配線36、40の夫
々を主体に結線される。
【0128】比較的遠距離に位置する機能回路17、1
8の夫々の間は第4層目配線層に配置される配線43を
主体に結線される。配線43は、Alを主体に形成され
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第4層目配線層に配置される配線43は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
8の夫々の間は第4層目配線層に配置される配線43を
主体に結線される。配線43は、Alを主体に形成され
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第4層目配線層に配置される配線43は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
【0129】メモリ集合部14Mにおいては、第1層目
配線層に配置される配線32は、行デコーダ15a、列
デコーダ15bの夫々の半導体素子間、及びメモリセル
アレイ15c内のメモリセル選択用のビット線(又はワ
ード線)として構成される。第2層目配線層に配置され
る配線36は、行デコーダ15a、列デコーダ15bの
夫々の比較的近い位置に配置された回路間、又はメモリ
セルアレイ15c内のメモリセル選択用のワード線(又
はビット線)、さらにこれら各々ブロック間及びメモリ
集合部14Mと論理部13との接続用配線として構成さ
れる。第3層目配線層に配置される配線40は、メモリ
セルアレイ15c内のメモリセル選択用のワード線(又
はビット線)の配線抵抗を実質的に低減するための補強
用シャント配線、さらにこれら各々ブロック間及びメモ
リ集合部14Mと論理部13との接続用配線として構成
される。
配線層に配置される配線32は、行デコーダ15a、列
デコーダ15bの夫々の半導体素子間、及びメモリセル
アレイ15c内のメモリセル選択用のビット線(又はワ
ード線)として構成される。第2層目配線層に配置され
る配線36は、行デコーダ15a、列デコーダ15bの
夫々の比較的近い位置に配置された回路間、又はメモリ
セルアレイ15c内のメモリセル選択用のワード線(又
はビット線)、さらにこれら各々ブロック間及びメモリ
集合部14Mと論理部13との接続用配線として構成さ
れる。第3層目配線層に配置される配線40は、メモリ
セルアレイ15c内のメモリセル選択用のワード線(又
はビット線)の配線抵抗を実質的に低減するための補強
用シャント配線、さらにこれら各々ブロック間及びメモ
リ集合部14Mと論理部13との接続用配線として構成
される。
【0130】本実施例で説明した半導体集積回路装置2
では、その集積度向上に優れている相補型MISFET
(CMOSデバイス)と、その処理速度の高速化に優れ
ているバイポーラトランジスタ(バイポーラデバイス)
とを組み合わせたBi−CMOS技術が採用される。特
に、ASIC(特定用途向け)のメモリにおいては、メ
モリ集合部14Mを相補型MISFETで高集積に構成
し、特定用途向け機能を達成するための論理部13内、
高付加容量信号配線の駆動用のトランジスタの夫々をバ
イポーラトランジスタとするBi−CMOSゲート構造
の採用が重要となる。
では、その集積度向上に優れている相補型MISFET
(CMOSデバイス)と、その処理速度の高速化に優れ
ているバイポーラトランジスタ(バイポーラデバイス)
とを組み合わせたBi−CMOS技術が採用される。特
に、ASIC(特定用途向け)のメモリにおいては、メ
モリ集合部14Mを相補型MISFETで高集積に構成
し、特定用途向け機能を達成するための論理部13内、
高付加容量信号配線の駆動用のトランジスタの夫々をバ
イポーラトランジスタとするBi−CMOSゲート構造
の採用が重要となる。
【0131】前述のメモリ集合部14Mの集積度は、図
9に示すメモリ集合部14Mの面積すなわちメモリ集合
部14Mのメモリセルアレイ15cの縦71と横72の
長さで決定されるのみならず、図10(メモリ集合部の
要部拡大図)に示すメモリセル73のサイズすなわちメ
モリセル73の縦74と横75の長さで決定される。こ
のメモリ集合部14Mのメモリセルアレイ15cの縦7
1と横72長さの中に所望のビット構成のメモリセル7
3が配置される。例えば、1024ビット×16ビット
構成とした場合、メモリセル73はメモリセルアレイ1
5cの縦方向に1024個配置されるため、メモリセル
73の縦74の長さはメモリセルアレイ15cの縦71
の長さの1024分の1以下で構成される。横方向も同
様に構成される。この時、メモリセル73の縦74の長
さが最もメモリセルアレイ15cつまりメモリ集合部1
4Mの集積度を左右しやすく、縦74の長さを低減すれ
ば集積度を向上できる。
9に示すメモリ集合部14Mの面積すなわちメモリ集合
部14Mのメモリセルアレイ15cの縦71と横72の
長さで決定されるのみならず、図10(メモリ集合部の
要部拡大図)に示すメモリセル73のサイズすなわちメ
モリセル73の縦74と横75の長さで決定される。こ
のメモリ集合部14Mのメモリセルアレイ15cの縦7
1と横72長さの中に所望のビット構成のメモリセル7
3が配置される。例えば、1024ビット×16ビット
構成とした場合、メモリセル73はメモリセルアレイ1
5cの縦方向に1024個配置されるため、メモリセル
73の縦74の長さはメモリセルアレイ15cの縦71
の長さの1024分の1以下で構成される。横方向も同
様に構成される。この時、メモリセル73の縦74の長
さが最もメモリセルアレイ15cつまりメモリ集合部1
4Mの集積度を左右しやすく、縦74の長さを低減すれ
ば集積度を向上できる。
【0132】本実施例のメモリ集合部14Mは、情報読
出し動作時において、雑音を低減し、誤動作を低減する
目的で、メモリセルアレイ15c内の1つのメモリセル
73の選択方式に2交点方式が採用される。この方式で
は、ビット線とワード線とが交差し、この交点に存在す
るメモリセル73を選択するため、ビット線を駆動(選
択)する行デコーダ15aの駆動回路、ワード線を駆動
すると列デコーダ15bの駆動回路の夫々の配置ピッチ
をメモリセル73の配置ピッチと一致させなければなら
ない。すなわち、本実施例においては、メモリセル73
の縦74の長さと同様に行デコーダ15aの駆動回路が
配置されるセルの繰り返しピッチを縮小しなければなら
ない。この時、ビット線の線幅を低減することが有効で
あり、EMD耐性やSMD耐性に対して強い材料すなわ
ち高融点金属配線でビット線(32)が構成されるので
、線幅を低減しても信頼度上の不良は発生しない。しか
し、この配線材料は配線抵抗が高く、配線信号遅延が発
生するので、前記行デコーダ15a内の駆動回路等の間
を結線する配線若しくは他の機能回路や回路ブロックに
結線するための配線は、上段配線層に構成される第2層
目配線を使用する。また、メモリアドレス選択配線の補
強用シャント配線40を上段配線層に構成される第2層
目配線層以降の第3層目配線層若しくは第4層目配線層
に形成し、第1層目配線で形成される配線例えばビット
線の配線抵抗を低減する補強用シャント配線を第2層目
配線層に形成してもよい。
出し動作時において、雑音を低減し、誤動作を低減する
目的で、メモリセルアレイ15c内の1つのメモリセル
73の選択方式に2交点方式が採用される。この方式で
は、ビット線とワード線とが交差し、この交点に存在す
るメモリセル73を選択するため、ビット線を駆動(選
択)する行デコーダ15aの駆動回路、ワード線を駆動
すると列デコーダ15bの駆動回路の夫々の配置ピッチ
をメモリセル73の配置ピッチと一致させなければなら
ない。すなわち、本実施例においては、メモリセル73
の縦74の長さと同様に行デコーダ15aの駆動回路が
配置されるセルの繰り返しピッチを縮小しなければなら
ない。この時、ビット線の線幅を低減することが有効で
あり、EMD耐性やSMD耐性に対して強い材料すなわ
ち高融点金属配線でビット線(32)が構成されるので
、線幅を低減しても信頼度上の不良は発生しない。しか
し、この配線材料は配線抵抗が高く、配線信号遅延が発
生するので、前記行デコーダ15a内の駆動回路等の間
を結線する配線若しくは他の機能回路や回路ブロックに
結線するための配線は、上段配線層に構成される第2層
目配線を使用する。また、メモリアドレス選択配線の補
強用シャント配線40を上段配線層に構成される第2層
目配線層以降の第3層目配線層若しくは第4層目配線層
に形成し、第1層目配線で形成される配線例えばビット
線の配線抵抗を低減する補強用シャント配線を第2層目
配線層に形成してもよい。
【0133】前記多層の配線層間に構成される層間絶縁
膜30、33、37、41の夫々は、前述の実施例例1
と基本的に同様に、表面が平坦化される。また、層間絶
縁膜30、33、37、41の夫々に形成される接続孔
31、34、38、42の夫々のうち、少なくとも下層
側の接続孔31、34、38の夫々は、異方性エッチン
グで形成し、微細化を図る。
膜30、33、37、41の夫々は、前述の実施例例1
と基本的に同様に、表面が平坦化される。また、層間絶
縁膜30、33、37、41の夫々に形成される接続孔
31、34、38、42の夫々のうち、少なくとも下層
側の接続孔31、34、38の夫々は、異方性エッチン
グで形成し、微細化を図る。
【0134】前述の半導体集積回路装置2は、搭載され
る回路の種類が異なる場合においてもバッファ回路16
、基本セル13aの夫々の配置は基本的に同一であり、
この基本セル13aを利用して論理回路や機能回路を配
置し、かつこの論理回路や機能回路の結線パターンを配
置することにより、種々の回路を搭載できる。前記論理
回路や機能回路の配置、結線パターンの配置の夫々はコ
ンピュータを利用した自動配置配線システムの支援によ
り自動的に行われる。
る回路の種類が異なる場合においてもバッファ回路16
、基本セル13aの夫々の配置は基本的に同一であり、
この基本セル13aを利用して論理回路や機能回路を配
置し、かつこの論理回路や機能回路の結線パターンを配
置することにより、種々の回路を搭載できる。前記論理
回路や機能回路の配置、結線パターンの配置の夫々はコ
ンピュータを利用した自動配置配線システムの支援によ
り自動的に行われる。
【0135】このように、半導体基体(20及び20E
)の主面に配列された複数の半導体素子間が、この半導
体素子の上層に積層される複数層の配線層に形成される
配線を介して結線されるゲートアレイ方式を採用する半
導体集積回路装置2において、前記半導体基体の主面側
からその上部に向って、少なくとも下段配線層(第1層
目配線層)、上段配線層(第2層目配線層〜第4層目配
線層)の2種類の配線層を順次積層し、前記複数層の配
線層(本実施例では4層)を構成し、この複数層の配線
層のうち下段配線層に、前記上段配線層に配置される配
線36、40若しくは43に比べて、単位面積当りの許
容電流密度が高い導電材料で形成された配線32を構成
するとともに、この配線32の配線幅方向の断面積と許
容電流密度との積を、前記配線36、40若しくは43
の配線幅方向の断面積と許容電流密度との積に対してほ
ぼ等しく構成する。前記複数層の配線層の下段配線層の
配線32は高融点金属配線又は高融点金属系配線を主体
に構成され、前記上段配線層の配線36、40若しくは
43はアルミニウム配線又はアルミニウム合金配線を主
体に構成される。この構成により、前記複数層の配線層
の下段配線層に構成される配線32は、上段配線層の配
線36、40若しくは43に対して、許容電流密度が高
い導電材料を使用したので、EMD耐性及びSMD耐性
を向上し、半導体集積回路装置2の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線32の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置2の集積度を向上
できる。
)の主面に配列された複数の半導体素子間が、この半導
体素子の上層に積層される複数層の配線層に形成される
配線を介して結線されるゲートアレイ方式を採用する半
導体集積回路装置2において、前記半導体基体の主面側
からその上部に向って、少なくとも下段配線層(第1層
目配線層)、上段配線層(第2層目配線層〜第4層目配
線層)の2種類の配線層を順次積層し、前記複数層の配
線層(本実施例では4層)を構成し、この複数層の配線
層のうち下段配線層に、前記上段配線層に配置される配
線36、40若しくは43に比べて、単位面積当りの許
容電流密度が高い導電材料で形成された配線32を構成
するとともに、この配線32の配線幅方向の断面積と許
容電流密度との積を、前記配線36、40若しくは43
の配線幅方向の断面積と許容電流密度との積に対してほ
ぼ等しく構成する。前記複数層の配線層の下段配線層の
配線32は高融点金属配線又は高融点金属系配線を主体
に構成され、前記上段配線層の配線36、40若しくは
43はアルミニウム配線又はアルミニウム合金配線を主
体に構成される。この構成により、前記複数層の配線層
の下段配線層に構成される配線32は、上段配線層の配
線36、40若しくは43に対して、許容電流密度が高
い導電材料を使用したので、EMD耐性及びSMD耐性
を向上し、半導体集積回路装置2の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線32の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置2の集積度を向上
できる。
【0136】また、前記半導体集積回路装置2は、半導
体基体の主面に配置されたメモリ集合部14Mと、メモ
リ集合部14Mへの入出力時に論理的演算を施す論理部
13とが構成され、このメモリ集合部14Mのメモリア
ドレス選択用配線と論理部13の基本セル13a内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるASICであって、前記メモリ集合部14M
のメモリアドレス選択用配線と論理部13の基本セル1
3a内若しくは回路ブロック内の配線が前記複数層の配
線層の下段配線層に構成される第1配線32で結線され
、前記回路ブロック内若しくは回路ブロック間が上段配
線層に構成される第2配線36、40若しくは43で結
線される。この構成により、前述の作用効果の他に、前
記メモリ集合部14Mのメモリアドレス選択用配線と論
理部13の基本セル13a内若しくは回路ブロック内を
結線する下段配線層の第1配線32の微細化が図れ、メ
モリ集合部14M及び基本セル13a若しくは回路ブロ
ックの占有面積を縮小できるので、半導体集積回路装置
2の集積度を向上できる。また、結線本数を増加し、結
線自由度を向上できるとともに、前記基本セル13a間
若しくは回路ブロック間のうち配線長が長いものは抵抗
値が小さい上段配線層の第2配線36、40若しくは4
3で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置2の動作速度の高速化を
図れる。
体基体の主面に配置されたメモリ集合部14Mと、メモ
リ集合部14Mへの入出力時に論理的演算を施す論理部
13とが構成され、このメモリ集合部14Mのメモリア
ドレス選択用配線と論理部13の基本セル13a内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるASICであって、前記メモリ集合部14M
のメモリアドレス選択用配線と論理部13の基本セル1
3a内若しくは回路ブロック内の配線が前記複数層の配
線層の下段配線層に構成される第1配線32で結線され
、前記回路ブロック内若しくは回路ブロック間が上段配
線層に構成される第2配線36、40若しくは43で結
線される。この構成により、前述の作用効果の他に、前
記メモリ集合部14Mのメモリアドレス選択用配線と論
理部13の基本セル13a内若しくは回路ブロック内を
結線する下段配線層の第1配線32の微細化が図れ、メ
モリ集合部14M及び基本セル13a若しくは回路ブロ
ックの占有面積を縮小できるので、半導体集積回路装置
2の集積度を向上できる。また、結線本数を増加し、結
線自由度を向上できるとともに、前記基本セル13a間
若しくは回路ブロック間のうち配線長が長いものは抵抗
値が小さい上段配線層の第2配線36、40若しくは4
3で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置2の動作速度の高速化を
図れる。
【0137】また、前記半導体集積回路装置(ASIC
)2は、前記メモリ集合部14Mのメモリアドレス選択
用配線を前記複数層の配線層の下段配線層に構成される
第1配線32で構成し、メモリアドレス選択用配線の補
強用シャント配線を上段配線層に構成される第2配線4
0で構成する。また、前記メモリ集合部14Mのメモリ
アドレス選択用配線と論理部13の基本セル13a内若
しくは回路ブロック内の配線とを前記複数層の配線層の
下段配線層に構成される第1配線32で結線した後、特
定用途向けの構成とする配線を上段配線層に構成される
第2配線36、40若しくは43で結線する。この構成
により、前記メモリ集合部14Mのメモリアドレス選択
用配線を抵抗値が小さい上段配線層の第2配線36、4
0若しくは43で結線し、配線抵抗値を低減できるので
、信号伝達速度を速め、半導体集積回路装置2の動作速
度の高速化を図れる。また、前記メモリ集合部14Mの
メモリアドレス選択用配線と論理部13の基本セル13
a内若しくは回路ブロック内の配線とを前記複数層の配
線層の下段配線層に構成される第1配線32で結線した
後、特定用途向けの構成とする配線を上段配線層に構成
される第2配線36、40若しくは43で構成すること
ができ、品種ごとの作り分けに要する時間と経費を低減
できる。
)2は、前記メモリ集合部14Mのメモリアドレス選択
用配線を前記複数層の配線層の下段配線層に構成される
第1配線32で構成し、メモリアドレス選択用配線の補
強用シャント配線を上段配線層に構成される第2配線4
0で構成する。また、前記メモリ集合部14Mのメモリ
アドレス選択用配線と論理部13の基本セル13a内若
しくは回路ブロック内の配線とを前記複数層の配線層の
下段配線層に構成される第1配線32で結線した後、特
定用途向けの構成とする配線を上段配線層に構成される
第2配線36、40若しくは43で結線する。この構成
により、前記メモリ集合部14Mのメモリアドレス選択
用配線を抵抗値が小さい上段配線層の第2配線36、4
0若しくは43で結線し、配線抵抗値を低減できるので
、信号伝達速度を速め、半導体集積回路装置2の動作速
度の高速化を図れる。また、前記メモリ集合部14Mの
メモリアドレス選択用配線と論理部13の基本セル13
a内若しくは回路ブロック内の配線とを前記複数層の配
線層の下段配線層に構成される第1配線32で結線した
後、特定用途向けの構成とする配線を上段配線層に構成
される第2配線36、40若しくは43で構成すること
ができ、品種ごとの作り分けに要する時間と経費を低減
できる。
【0138】本発明は、ゲートアレイ方式を採用する半
導体集積回路装置2において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
導体集積回路装置2において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
【0139】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。
【0140】例えば、本発明は、3層、5層、7層、8
層等の複数層の配線層を有するASICに適用できる。 また、本発明は、ゲートアレイ方式やスタンダードセル
方式に限定されず、フルカスタム方式、マスタースライ
ス方式等を採用する他のASICに適用できる。
層等の複数層の配線層を有するASICに適用できる。 また、本発明は、ゲートアレイ方式やスタンダードセル
方式に限定されず、フルカスタム方式、マスタースライ
ス方式等を採用する他のASICに適用できる。
【0141】また、本発明は、半導体チップ化された半
導体集積回路装置に限定されず、半導体ウエーハの全体
で集積回路装置を構成する所謂ウエーハスケールの半導
体集積回路装置に適用できる。
導体集積回路装置に限定されず、半導体ウエーハの全体
で集積回路装置を構成する所謂ウエーハスケールの半導
体集積回路装置に適用できる。
【0142】また、本発明は、半導体集積回路装置に限
定されず、プリント配線基板、マザーボード、ベビーボ
ード等の配線基板の配線技術に適用できる。
定されず、プリント配線基板、マザーボード、ベビーボ
ード等の配線基板の配線技術に適用できる。
【0143】また、本発明は、セラミック封止型半導体
装置において、ボンディングワイヤ方式に限定されず、
フェイスダウンボンディング方式を採用する半導体装置
に適用できる。
装置において、ボンディングワイヤ方式に限定されず、
フェイスダウンボンディング方式を採用する半導体装置
に適用できる。
【0144】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【0145】多層配線構造を有する半導体集積回路装置
において、電気的信頼性の向上、集積度の向上及び動作
速度の高速化を図れる。
において、電気的信頼性の向上、集積度の向上及び動作
速度の高速化を図れる。
【0146】前記半導体集積回路装置において、半導体
素子と配線との接続、下層配線と上層配線との接続等の
接続領域において配線のステップカバレッジを向上し、
集積度をより向上できる。
素子と配線との接続、下層配線と上層配線との接続等の
接続領域において配線のステップカバレッジを向上し、
集積度をより向上できる。
【0147】ゲートアレイ方式、スタンダードセル方式
等の方式を含むASICにおいて、前記効果を奏するこ
とができる。
等の方式を含むASICにおいて、前記効果を奏するこ
とができる。
【図1】本発明の実施例1である、ゲートアレイ方式を
採用した半導体集積回路装置の要部断面図。
採用した半導体集積回路装置の要部断面図。
【図2】前記半導体集積回路装置のチップレイアウト図
。
。
【図3】前記半導体集積回路装置に回路、結線を配置し
た状態のチップレイアウト図。
た状態のチップレイアウト図。
【図4】前記半導体集積回路装置を封止するセラミック
封止型半導体装置の概略構造を示す断面図。
封止型半導体装置の概略構造を示す断面図。
【図5】本発明の実施例2である、スタンダードセル方
式を採用した半導体集積回路装置のチップレイアウト図
。
式を採用した半導体集積回路装置のチップレイアウト図
。
【図6】前記半導体集積回路装置の機能回路ブロックの
各配線層の結線パターン図。
各配線層の結線パターン図。
【図7】本発明の実施例3である、ゲートアレイ方式を
採用した半導体集積回路装置の要部断面図。
採用した半導体集積回路装置の要部断面図。
【図8】前記半導体集積回路装置のチップレイアウト図
。
。
【図9】前記半導体集積回路装置に回路、結線を配置し
た状態のチップレイアウト図の要部拡大図。
た状態のチップレイアウト図の要部拡大図。
【図10】前記半導体集積回路装置のメモリ集合部の要
部拡大図。
部拡大図。
1…セラミック封止型半導体装置、2…半導体集積回路
装置、3…ベース基板、4…封止用キャップ、6…リー
ド、8…ボンディングワイヤ、10…外部端子、11,
16…バッファ回路、12,13a…基本セル、20…
半導体基板、32,36,40,43,46,49…配
線、31,34,38,42,45,48…接続孔、1
4〜18…機能回路、60,61…機能回路ブロック、
61A〜61D…配線層、Q…MISFET、Tr…バ
イポーラトランジスタ、13…論理部、14M…メモリ
集合部、73…メモリセル。
装置、3…ベース基板、4…封止用キャップ、6…リー
ド、8…ボンディングワイヤ、10…外部端子、11,
16…バッファ回路、12,13a…基本セル、20…
半導体基板、32,36,40,43,46,49…配
線、31,34,38,42,45,48…接続孔、1
4〜18…機能回路、60,61…機能回路ブロック、
61A〜61D…配線層、Q…MISFET、Tr…バ
イポーラトランジスタ、13…論理部、14M…メモリ
集合部、73…メモリセル。
Claims (15)
- 【請求項1】 半導体基体の主面に配列された複数の
半導体素子間が、この半導体素子の上層に積層される複
数層の配線層に形成される配線を介して結線される半導
体集積回路装置において、前記半導体基体の主面側から
その上部に向って、少なくとも下段配線層、上段配線層
の2種類の配線層を順次積層し、前記複数層の配線層を
構成し、この複数層の配線層のうち下段配線層に、前記
上段配線層に配置される第2配線に比べて、単位断面積
当りの許容電流密度が高い導電材料で形成された第1配
線を構成するとともに、この第1配線の配線幅方向の断
面積と許容電流密度との積を、前記第2配線の配線幅方
向の断面積と許容電流密度との積に対してほぼ等しく構
成したことを特徴とする半導体集積回路装置。 - 【請求項2】 前記複数層の配線層の下段配線層の第
1配線は高融点金属配線又は高融点金属系配線を主体に
構成され、前記上段配線層の第2配線はアルミニウム配
線、アルミニウム合金配線を主体に構成されることを特
徴とする請求項1に記載の半導体集積回路装置。 - 【請求項3】 前記複数層の配線層の下段配線層の第
1配線はCVD法で堆積されることを特徴とする請求項
2に記載の半導体集積回路装置。 - 【請求項4】 前記複数層の配線層の上段配線層の第
2配線はバリアメタル金属層とアルミニウム配線又はア
ルミニウム合金配線とを積層した複合配線で構成される
ことを特徴とする請求項1又は請求項3に記載の半導体
集積回路装置。 - 【請求項5】 半導体基体の主面に配置された複数の
半導体素子で基本セル若しくは回路ブロックが構成され
、この基本セル内若しくは回路ブロック内の半導体素子
間、基本セル間若しくは回路ブロック間の夫々がその上
層に積層される複数層の配線層に形成される配線で結線
される特定用途向けの半導体集積回路装置であって、前
記基本セル内若しくは回路ブロック内の半導体素子間が
前記複数層の配線層の下段配線層に構成される第1配線
で結線され、前記基本セル間若しくは回路ブロック間が
上段配線層に構成される第2配線で結線されることを特
徴とする請求項1乃至請求項4のいずれかに記載の半導
体集積回路装置。 - 【請求項6】 半導体基体の主面に配置されたメモリ
集合部と、メモリ集合部への入出力時に論理的演算を施
す論理部とが構成され、このメモリ集合部のメモリアド
レス選択用配線と論理部の基本セル内若しくは回路ブロ
ック内の配線、回路ブロック間の夫々がその上層に積層
される複数層の配線層に形成される配線で結線される特
定用途向けの半導体集積回路装置であって、前記メモリ
集合部のメモリアドレス選択用配線と論理部の基本セル
内若しくは回路ブロック内の配線が前記複数層の配線層
の下段配線層に構成される第1配線で結線され、前記回
路ブロック内若しくは回路ブロック間が上段配線層に構
成される第2配線で結線されることを特徴とする請求項
1乃至請求項4のいずれかに記載の半導体集積回路装置
。 - 【請求項7】 前記メモリ集合部のメモリアドレス選
択用配線を前記複数層の配線層の下段配線層に構成され
る第1配線で構成し、メモリアドレス選択用配線の補強
用シャント配線を上段配線層に構成される第2配線で構
成したことを特徴とする請求項6に記載の半導体集積回
路装置。 - 【請求項8】 前記メモリ集合部のメモリアドレス選
択用配線と論理部の基本セル内若しくは回路ブロック内
の配線とを前記複数層の配線層の下段配線層に構成され
る第1配線で結線した後、特定用途向けの構成とする配
線を上段配線層に構成される第2配線で結線したことを
特徴とする請求項6に記載の半導体集積回路装置。 - 【請求項9】 前記メモリ集合部は相補型MISFE
T又はMISFETを用いた回路で構成し、前記論理部
はバイポーラトランジスタ、又はバイポーラトランジス
タ及びMISFETを用いた回路で構成されることを特
徴とする請求項6乃至請求項8のいずれかに記載の半導
体集積回路装置。 - 【請求項10】 半導体基体の主面に配列された複数
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向かって、少なくとも下段配線層、中段配
線層、上段配線層の3種類の配線層を順次積層し、前記
複数層の配線層を構成し、この複数層の配線層のうち下
段配線層に、前記中段配線層に配置される第2配線に比
べて、単位断面積当りの許容電流密度が高い導電材料で
形成された第1配線を構成するとともに、この第1配線
の配線幅方向の断面積と許容電流密度との積を、前記第
2配線の配線幅方向の断面積と許容電流密度との積に対
してほぼ等しく構成し、前記上段配線層に、前記中段配
線層に配置される第2配線に比べて、比抵抗値が小さい
導電材料で形成された第3配線を構成するとともに、こ
の第3配線の配線幅方向の断面積を、前記第2配線の断
面積に比べて大きく構成したことを特徴とする半導体集
積回路装置。 - 【請求項11】 前記複数層の配線層の下段配線層の
第1配線は高融点金属配線又は高融点金属系配線を主体
に構成され、前記中段配線層の第2配線はアルミニウム
配線又はアルミニウム合金配線を主体に構成され、前記
上段配線層の第3配線は銅配線又は銅合金配線を主体に
構成されることを特徴とする請求項10に記載の半導体
集積回路装置。 - 【請求項12】 前記複数層の配線層の下段配線層の
第1配線はCVD法で堆積されることを特徴とする請求
項11に記載の半導体集積回路装置。 - 【請求項13】 前記複数層の配線層の中段配線層の
第2配線はバリアメタル金属層とアルミニウム配線又は
アルミニウム合金配線とを積層した複合配線で構成され
ることを特徴とする請求項10又は請求項12に記載の
半導体集積回路装置。 - 【請求項14】 前記複数層の配線層の上段配線層の
第3配線はバリアメタル金属層と銅配線又は銅合金配線
とを積層した複合配線で構成されることを特徴とする請
求項10に記載の半導体集積回路装置。 - 【請求項15】 半導体基体の主面に配置された複数
の半導体素子で基本セル若しくは回路ブロックが構成さ
れ、この基本セル内若しくは回路ブロック内の半導体素
子間、基本セル間若しくは回路ブロック間の夫々がその
上層に積層される複数層の配線層に形成される配線で結
線される、特定用途向けの半導体集積回路装置であって
、前記基本セル内若しくは回路ブロック内の半導体素子
間が前記複数層の配線層の下段配線層に構成される第1
配線で結線され、前記基本セル間若しくは回路ブロック
間のうちの一部が中段配線層に構成される第2配線で結
線されると共に、前記基本セル間若しくは回路ブロック
間を結線する第2配線の配線長に比べて長くなる他部の
基本セル間若しくは回路ブロック間が上段配線層の第3
配線で結線されることを特徴とする請求項10乃至請求
項14のいずれかに記載の半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3219736A JPH04355952A (ja) | 1990-11-29 | 1991-08-30 | 半導体集積回路装置 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2-332649 | 1990-11-29 | ||
JP33264990 | 1990-11-29 | ||
JP3219736A JPH04355952A (ja) | 1990-11-29 | 1991-08-30 | 半導体集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH04355952A true JPH04355952A (ja) | 1992-12-09 |
Family
ID=26523307
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3219736A Pending JPH04355952A (ja) | 1990-11-29 | 1991-08-30 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH04355952A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
US7002252B2 (en) | 1997-07-10 | 2006-02-21 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
JP2006139765A (ja) * | 2004-10-13 | 2006-06-01 | Semiconductor Energy Lab Co Ltd | 半導体集積回路とその設計方法及び半導体集積回路を用いた電子機器 |
JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US8487423B2 (en) | 2009-02-10 | 2013-07-16 | Panasonic Corporation | Interconnect structure of semiconductor integrated circuit and semiconductor device including the same |
-
1991
- 1991-08-30 JP JP3219736A patent/JPH04355952A/ja active Pending
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
US6404056B1 (en) | 1994-01-20 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
US7002252B2 (en) | 1997-07-10 | 2006-02-21 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
JP2006139765A (ja) * | 2004-10-13 | 2006-06-01 | Semiconductor Energy Lab Co Ltd | 半導体集積回路とその設計方法及び半導体集積回路を用いた電子機器 |
JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
US8487423B2 (en) | 2009-02-10 | 2013-07-16 | Panasonic Corporation | Interconnect structure of semiconductor integrated circuit and semiconductor device including the same |
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