JPH04355952A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH04355952A JPH04355952A JP3219736A JP21973691A JPH04355952A JP H04355952 A JPH04355952 A JP H04355952A JP 3219736 A JP3219736 A JP 3219736A JP 21973691 A JP21973691 A JP 21973691A JP H04355952 A JPH04355952 A JP H04355952A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、多層配線構造を有する
半導体集積回路装置に適用して有効な技術に関し、特に
、ＡＳＩＣ（ Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用
途向けＩＣ）に適用して有効な技術に関するものである
。
半導体集積回路装置に適用して有効な技術に関し、特に
、ＡＳＩＣ（ Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆ
ｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ：特定用
途向けＩＣ）に適用して有効な技術に関するものである
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【０００２】
【従来の技術】ゲートアレイ方式、スタンダードセル方
式等を採用する半導体集積回路装置は、半導体製造技術
の進展に伴い、半導体素子や配線ピッチの微細化が進め
られている。
式等を採用する半導体集積回路装置は、半導体製造技術
の進展に伴い、半導体素子や配線ピッチの微細化が進め
られている。
【０００３】ゲートアレイ方式を採用する半導体集積回
路装置は半導体基板の主面に複数個の半導体素子で形成
された基本セルを規則的に配置する。この基本セル内の
半導体素子間、基本セル間の夫々は配線で結線され、所
定の回路が構成される。ゲートアレイ方式を採用する半
導体集積回路装置は、基本セルの構造はいずれの回路を
搭載する場合にも共通で、結線のパターンを変更するだ
けで複数種類の回路を搭載できる。
路装置は半導体基板の主面に複数個の半導体素子で形成
された基本セルを規則的に配置する。この基本セル内の
半導体素子間、基本セル間の夫々は配線で結線され、所
定の回路が構成される。ゲートアレイ方式を採用する半
導体集積回路装置は、基本セルの構造はいずれの回路を
搭載する場合にも共通で、結線のパターンを変更するだ
けで複数種類の回路を搭載できる。
【０００４】スタンダードセル方式を採用する半導体集
積回路装置は、半導体基板の主面に、複数の半導体素子
若しくは複数の論理回路で形成された特定の機能を有す
る機能回路ブロック（マクロセル）を配置する。この機
能回路ブロック間は配線で結線される。スタンダードセ
ル方式を採用する半導体集積回路装置は、機能回路ブロ
ックの種類及び結線のパターンを変更し、複数種類の回
路が搭載できる。
積回路装置は、半導体基板の主面に、複数の半導体素子
若しくは複数の論理回路で形成された特定の機能を有す
る機能回路ブロック（マクロセル）を配置する。この機
能回路ブロック間は配線で結線される。スタンダードセ
ル方式を採用する半導体集積回路装置は、機能回路ブロ
ックの種類及び結線のパターンを変更し、複数種類の回
路が搭載できる。
【０００５】この種の半導体集積回路装置は、基本セル
への回路の配置や機能回路ブロックの配置、及び結線パ
ターンの作成をコンピュータを利用した自動配置配線シ
ステム（ＤＡ：Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）
の支援に基づき行う。結線は、交差配線を可能とし、配
線の占有面積を縮小し、集積度の向上を図る目的で、多
層配線層に配置される配線を利用して行われる。配線材
料はＡｌ−Ｓｉ若しくはＡｌ−Ｃｕ−Ｓｉが一般的に使
用される。つまり、配線は、基本的に信号伝達速度を極
力速める目的で、半導体技術分野で最も低抵抗配線材料
として使用されるＡｌを主体に形成される。Ａｌを主体
とする配線は、異方性エッチングが施せるので、微細加
工にも適している。また、配線は、半導体素子例えばＭ
ＯＳＦＥＴのソース領域やドレイン領域（Ｓｉ）とＡｌ
との相互拡散に基づくアロイスパイク現象等を低減する
目的で、Ａｌ中に適量のＳｉが添加される。また、配線
は、ストレスマイグレーション（ＳＭＤ）耐性、エレク
トロマイグレーション（ＥＭＤ）耐性等を高める目的で
、Ａｌ中に適量のＣｕが添加される。
への回路の配置や機能回路ブロックの配置、及び結線パ
ターンの作成をコンピュータを利用した自動配置配線シ
ステム（ＤＡ：Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ）
の支援に基づき行う。結線は、交差配線を可能とし、配
線の占有面積を縮小し、集積度の向上を図る目的で、多
層配線層に配置される配線を利用して行われる。配線材
料はＡｌ−Ｓｉ若しくはＡｌ−Ｃｕ−Ｓｉが一般的に使
用される。つまり、配線は、基本的に信号伝達速度を極
力速める目的で、半導体技術分野で最も低抵抗配線材料
として使用されるＡｌを主体に形成される。Ａｌを主体
とする配線は、異方性エッチングが施せるので、微細加
工にも適している。また、配線は、半導体素子例えばＭ
ＯＳＦＥＴのソース領域やドレイン領域（Ｓｉ）とＡｌ
との相互拡散に基づくアロイスパイク現象等を低減する
目的で、Ａｌ中に適量のＳｉが添加される。また、配線
は、ストレスマイグレーション（ＳＭＤ）耐性、エレク
トロマイグレーション（ＥＭＤ）耐性等を高める目的で
、Ａｌ中に適量のＣｕが添加される。
【０００６】なお、半導体集積回路装置の多層配線技術
については、例えば「３層化へＭＯＳＬＳＩ」、日経マ
イクロデバイス、１９８８年６月号、第３０頁乃至第５
５頁に記載されている。また、ソリッド ステイツ テ
クノロジー、日本版、１９８４年８月号、第７７頁乃至
第８４頁（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏ
ｇｙ／日本版／Ａｕｇｕｓｔ １９８４，ｐｐ．７７−
８４）に記載されている。
については、例えば「３層化へＭＯＳＬＳＩ」、日経マ
イクロデバイス、１９８８年６月号、第３０頁乃至第５
５頁に記載されている。また、ソリッド ステイツ テ
クノロジー、日本版、１９８４年８月号、第７７頁乃至
第８４頁（Ｓｏｌｉｄ Ｓｔａｔｅ Ｔｅｃｈｎｏｌｏ
ｇｙ／日本版／Ａｕｇｕｓｔ １９８４，ｐｐ．７７−
８４）に記載されている。
【０００７】これらの半導体集積回路装置は、その集積
度の向上に優れているＣＭＯＳとその処理速度の高速化
に優れているバイポーラトランジスタとを組み合わせた
、所謂Ｂｉ−ＣＭＯＳ技術が採用される傾向にある。 特に、特定用途向けのメモリでは、メモリ集合部はＣＭ
ＯＳで高集積に構成し、特定用途向け機能を達成するた
めの論理回路部のうち処理速度の高速化が要求される部
分を顧客の要求仕様を満足するためにバイポーラトラン
ジスタで構成する場合がある。また、他品種少量生産に
対応するためには、論理回路部はゲートアレイ方式とし
、前述の自動配置配線システム（ＤＡ）の支援の増強に
基づく設計が重要性を増してきた。
度の向上に優れているＣＭＯＳとその処理速度の高速化
に優れているバイポーラトランジスタとを組み合わせた
、所謂Ｂｉ−ＣＭＯＳ技術が採用される傾向にある。 特に、特定用途向けのメモリでは、メモリ集合部はＣＭ
ＯＳで高集積に構成し、特定用途向け機能を達成するた
めの論理回路部のうち処理速度の高速化が要求される部
分を顧客の要求仕様を満足するためにバイポーラトラン
ジスタで構成する場合がある。また、他品種少量生産に
対応するためには、論理回路部はゲートアレイ方式とし
、前述の自動配置配線システム（ＤＡ）の支援の増強に
基づく設計が重要性を増してきた。
【０００８】なお、半導体集積回路装置にＢｉ−ＣＭＯ
Ｓ技術が適用される傾向については、例えば、「９０年
代はバイ−ＣＭＯＳが主役に」、日経マイクロデバイス
、１９８８年２月号、第５２頁乃至第８４頁に記載され
ている。
Ｓ技術が適用される傾向については、例えば、「９０年
代はバイ−ＣＭＯＳが主役に」、日経マイクロデバイス
、１９８８年２月号、第５２頁乃至第８４頁に記載され
ている。
【０００９】
【発明が解決しようとする課題】前述の方式を採用する
半導体集積回路装置は、半導体素子、配線ピッチの夫々
の微細化が進み、高集積化の傾向にある。通常、集積度
が向上された場合、配線の配線長が短かくなるので、信
号伝達速度が速くなり、半導体集積回路装置の回路動作
速度は向上される。しかしながら、逆に、半導体素子の
微細化に比列して配線ピッチの微細化が進むと配線の断
面積が縮小され、配線の抵抗値が増大する。このため、
信号伝達速度が遅くなり、半導体集積回路装置の回路動
作速度が低下する。
半導体集積回路装置は、半導体素子、配線ピッチの夫々
の微細化が進み、高集積化の傾向にある。通常、集積度
が向上された場合、配線の配線長が短かくなるので、信
号伝達速度が速くなり、半導体集積回路装置の回路動作
速度は向上される。しかしながら、逆に、半導体素子の
微細化に比列して配線ピッチの微細化が進むと配線の断
面積が縮小され、配線の抵抗値が増大する。このため、
信号伝達速度が遅くなり、半導体集積回路装置の回路動
作速度が低下する。
【００１０】また、前記配線の抵抗値を確保し、配線の
断面積を縮小しない場合、配線ピッチに合せて半導体素
子を配置する（半導体素子の配置位置を配線ピッチで制
約する）か、配線の断面積が略同一になるように膜厚を
厚くするか、いずれかの技術手段を採用する必要がある
。ところが、前者の技術手段を採用すると、半導体素子
間の配置間隔が大きくなり、半導体集積回路装置の集積
度が低下し、後者の技術手段を採用すると、配線による
段差が増大し（平担化が損なわれ）、多層配線構造の実
現が困難となる。
断面積を縮小しない場合、配線ピッチに合せて半導体素
子を配置する（半導体素子の配置位置を配線ピッチで制
約する）か、配線の断面積が略同一になるように膜厚を
厚くするか、いずれかの技術手段を採用する必要がある
。ところが、前者の技術手段を採用すると、半導体素子
間の配置間隔が大きくなり、半導体集積回路装置の集積
度が低下し、後者の技術手段を採用すると、配線による
段差が増大し（平担化が損なわれ）、多層配線構造の実
現が困難となる。
【００１１】また、前記配線の断面積が縮小されると、
配線のＳＭＤ耐性、ＥＭＤ耐性等が劣化し、半導体集積
回路装置の電気的信頼性が低下する。
配線のＳＭＤ耐性、ＥＭＤ耐性等が劣化し、半導体集積
回路装置の電気的信頼性が低下する。
【００１２】また、前記半導体素子の微細化例えばＭＯ
ＳＦＥＴの微細化は比例縮小則に基づきソース領域やド
レイン領域の接合深さが浅くなる。このため、ソース領
域やドレイン領域のＳｉとそれに接続される配線のＡｌ
との相互拡散による合金が接合を突き抜け、接合破壊を
生じるので、半導体集積回路装置の破壊を生じる。
ＳＦＥＴの微細化は比例縮小則に基づきソース領域やド
レイン領域の接合深さが浅くなる。このため、ソース領
域やドレイン領域のＳｉとそれに接続される配線のＡｌ
との相互拡散による合金が接合を突き抜け、接合破壊を
生じるので、半導体集積回路装置の破壊を生じる。
【００１３】また、前記半導体素子や配線ピッチの微細
化が進むと、半導体素子と配線との接続、下層配線と上
層配線との接続等において、アスペクト比が増大する。 このため、前述の接続領域において、配線のステップカ
バレッジが低下するので、配線の断線不良や、配線の部
分的な抵抗値の増大等、半導体集積回路装置の電気的信
頼性が低下する。
化が進むと、半導体素子と配線との接続、下層配線と上
層配線との接続等において、アスペクト比が増大する。 このため、前述の接続領域において、配線のステップカ
バレッジが低下するので、配線の断線不良や、配線の部
分的な抵抗値の増大等、半導体集積回路装置の電気的信
頼性が低下する。
【００１４】本発明の目的は、多層配線構造を有する半
導体集積回路装置において、電気的信頼性の向上、集積
度の向上及び動作速度の高速化を図ることが可能な技術
を提供することにある。
導体集積回路装置において、電気的信頼性の向上、集積
度の向上及び動作速度の高速化を図ることが可能な技術
を提供することにある。
【００１５】本発明の他の目的は、半導体素子と配線と
の接続、下層配線と上層配線との接続等の接続領域にお
いて配線のステップカバレッジを向上し、前記半導体集
積回路装置の集積度をより向上することが可能な技術を
提供することにある。
の接続、下層配線と上層配線との接続等の接続領域にお
いて配線のステップカバレッジを向上し、前記半導体集
積回路装置の集積度をより向上することが可能な技術を
提供することにある。
【００１６】本発明の他の目的は、ゲートアレイ方式、
スタンダードセル方式等の方式を含むＡＳＩＣにおいて
、前記目的を達成することが可能な技術を提供すること
にある。
スタンダードセル方式等の方式を含むＡＳＩＣにおいて
、前記目的を達成することが可能な技術を提供すること
にある。
【００１７】本発明の他の目的は、バイポーラトランジ
スタ、相補型ＭＩＳＦＥＴの夫々を同一半導体基板に搭
載するＢｉ−ＣＭＯＳ技術が採用される半導体集積回路
装置において、前記目的を達成することが可能な技術を
提供することにある。
スタ、相補型ＭＩＳＦＥＴの夫々を同一半導体基板に搭
載するＢｉ−ＣＭＯＳ技術が採用される半導体集積回路
装置において、前記目的を達成することが可能な技術を
提供することにある。
【００１８】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１９】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば下
記のとおりである。
【００２０】（１）半導体基体の主面に配列された複数
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、上段配線
層の２種類の配線層を順次積層し、前記複数層の配線層
を構成し、この複数層の配線層のうち下段配線層に、前
記上段配線層に配置される第２配線に比べて、単位面積
当りの許容電流密度が高い導電材料で形成された第１配
線を構成すると共に、この第１配線の配線幅方向の断面
積と許容電流密度との積を、前記第２配線の配線幅方向
の断面積と許容電流密度との積に対してほぼ等しく構成
する。前記複数層の配線層の下段配線層の第１配線は高
融点金属配線又は高融点金属系配線を主体に構成され、
前記上段配線層の第２配線はアルミニウム配線又はアル
ミニウム合金配線を主体に構成される。
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、上段配線
層の２種類の配線層を順次積層し、前記複数層の配線層
を構成し、この複数層の配線層のうち下段配線層に、前
記上段配線層に配置される第２配線に比べて、単位面積
当りの許容電流密度が高い導電材料で形成された第１配
線を構成すると共に、この第１配線の配線幅方向の断面
積と許容電流密度との積を、前記第２配線の配線幅方向
の断面積と許容電流密度との積に対してほぼ等しく構成
する。前記複数層の配線層の下段配線層の第１配線は高
融点金属配線又は高融点金属系配線を主体に構成され、
前記上段配線層の第２配線はアルミニウム配線又はアル
ミニウム合金配線を主体に構成される。
【００２１】（２）前記手段（１）の複数層の配線層の
下段配線層の第１配線は、ＣＶＤ法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
下段配線層の第１配線は、ＣＶＤ法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
【００２２】（３）前記手段（１）又は（２）の複数層
の配線層の上段配線層の第２配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
の配線層の上段配線層の第２配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
【００２３】（４）前記手段（１）乃至（３）の夫々の
半導体集積回路装置は、半導体基体の主面に配置された
複数の半導体素子で基本セル若しくは回路ブロックが構
成され、この基本セル内若しくは回路ブロック内の半導
体素子間、前記基本セル間若しくは回路ブロック間の夫
々がその上層に積層される複数層の配線層に形成される
配線で結線されるＡＳＩＣであって、前記基本セル内若
しくは回路ブロック内の半導体素子間が前記複数層の配
線層の下段配線層に構成される第１配線で結線され、前
記基本セル間若しくは回路ブロック間が上段配線層に構
成される第２配線で結線される。
半導体集積回路装置は、半導体基体の主面に配置された
複数の半導体素子で基本セル若しくは回路ブロックが構
成され、この基本セル内若しくは回路ブロック内の半導
体素子間、前記基本セル間若しくは回路ブロック間の夫
々がその上層に積層される複数層の配線層に形成される
配線で結線されるＡＳＩＣであって、前記基本セル内若
しくは回路ブロック内の半導体素子間が前記複数層の配
線層の下段配線層に構成される第１配線で結線され、前
記基本セル間若しくは回路ブロック間が上段配線層に構
成される第２配線で結線される。
【００２４】（５）前記手段（１）乃至（４）の夫々に
記載の半導体集積回路装置は、半導体基体の主面に配置
されたメモリ集合部と、メモリ集合部への入出力時に論
理的演算を施す論理部とが構成され、このメモリ集合部
のメモリアドレス選択用配線と論理部の基本セル内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるＡＳＩＣであって、前記メモリ集合部のメモ
リアドレス選択用配線と論理部の基本セル内若しくは回
路ブロック内の配線が前記複数層の配線層の下段配線層
に構成される第１配線で結線され、前記回路ブロック内
若しくは回路ブロック間が上段配線層に構成される第２
配線で結線される。
記載の半導体集積回路装置は、半導体基体の主面に配置
されたメモリ集合部と、メモリ集合部への入出力時に論
理的演算を施す論理部とが構成され、このメモリ集合部
のメモリアドレス選択用配線と論理部の基本セル内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるＡＳＩＣであって、前記メモリ集合部のメモ
リアドレス選択用配線と論理部の基本セル内若しくは回
路ブロック内の配線が前記複数層の配線層の下段配線層
に構成される第１配線で結線され、前記回路ブロック内
若しくは回路ブロック間が上段配線層に構成される第２
配線で結線される。
【００２５】（６）前記手段（５）のＡＳＩＣは、前記
メモリ集合部のメモリアドレス選択用配線を前記複数層
の配線層の下段配線層に構成される第１配線で構成し、
メモリアドレス選択用配線の補強用シャント配線を上段
配線層に構成される第２配線で構成する。また、前記メ
モリ集合部のメモリアドレス選択用配線と論理部の基本
セル内若しくは回路ブロック内の配線とを前記複数層の
配線層の下段配線層に構成される第１配線で結線した後
、特定用途向けの構成とする配線を上段配線層に構成さ
れる第２配線で結線する。
メモリ集合部のメモリアドレス選択用配線を前記複数層
の配線層の下段配線層に構成される第１配線で構成し、
メモリアドレス選択用配線の補強用シャント配線を上段
配線層に構成される第２配線で構成する。また、前記メ
モリ集合部のメモリアドレス選択用配線と論理部の基本
セル内若しくは回路ブロック内の配線とを前記複数層の
配線層の下段配線層に構成される第１配線で結線した後
、特定用途向けの構成とする配線を上段配線層に構成さ
れる第２配線で結線する。
【００２６】（７）半導体基体の主面に配列された複数
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、中段配線
層、上段配線層の３種類の配線層を順次積層し、前記複
数層の配線層を構成し、この複数層の配線層のうち下段
配線層に、前記中段配線層に配置される第２配線に比べ
て、単位断面積当りの許容電流密度が高い導電材料で形
成された第１配線を構成するとともに、この第１配線の
配線幅方向の断面積と許容電流密度との積を、前記第２
配線の配線幅方向の断面積と許容電流密度との積に対し
てほぼ等しく構成し、前記上段配線層に、前記中段配線
層に配置される第２配線に比べて、比抵抗値が小さい導
電材料で形成された第３配線を構成するとともに、この
第３配線の配線幅方向の断面積を、前記第２配線の断面
積に比べて大きく構成する。前記複数層の配線層の下段
配線層の第１配線は高融点金属配線又は高融点金属系配
線を主体に構成され、前記中段配線層の第２配線はアル
ミニウム配線又はアルミニウム合金配線を主体に構成さ
れ、前記上段配線層の第３配線は銅配線を主体に構成さ
れる。
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向って、少なくとも下段配線層、中段配線
層、上段配線層の３種類の配線層を順次積層し、前記複
数層の配線層を構成し、この複数層の配線層のうち下段
配線層に、前記中段配線層に配置される第２配線に比べ
て、単位断面積当りの許容電流密度が高い導電材料で形
成された第１配線を構成するとともに、この第１配線の
配線幅方向の断面積と許容電流密度との積を、前記第２
配線の配線幅方向の断面積と許容電流密度との積に対し
てほぼ等しく構成し、前記上段配線層に、前記中段配線
層に配置される第２配線に比べて、比抵抗値が小さい導
電材料で形成された第３配線を構成するとともに、この
第３配線の配線幅方向の断面積を、前記第２配線の断面
積に比べて大きく構成する。前記複数層の配線層の下段
配線層の第１配線は高融点金属配線又は高融点金属系配
線を主体に構成され、前記中段配線層の第２配線はアル
ミニウム配線又はアルミニウム合金配線を主体に構成さ
れ、前記上段配線層の第３配線は銅配線を主体に構成さ
れる。
【００２７】（８）前記手段（７）の複数層の配線層の
下段配線層の第１配線は、ＣＶＤ法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
下段配線層の第１配線は、ＣＶＤ法で堆積された高融点
金属配線又は高融点金属系配線を主体に構成される。
【００２８】（９）前記手段（７）又は（８）の複数層
の配線層の中段配線層の第２配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
の配線層の中段配線層の第２配線は、バリアメタル金属
層とアルミニウム配線又はアルミニウム合金配線とを積
層した複合配線で構成される。
【００２９】（１０）前記手段（７）の複数層の配線層
の上段配線層の第３配線はバリアメタル金属層と銅配線
又は銅合金配線とを積層した複合配線で構成される。
の上段配線層の第３配線はバリアメタル金属層と銅配線
又は銅合金配線とを積層した複合配線で構成される。
【００３０】（１１）前記手段（７）乃至（１０）の夫
々の半導体集積回路装置は、半導体基体の主面に配置さ
れた複数の半導体素子で基本セル若しくは回路ブロック
が構成され、この基本セル内若しくは回路ブロック内の
半導体素子間、前記基本セル間若しくは回路ブロック間
の夫々がその上層に積層される複数層の配線層に形成さ
れる配線で結線されるＡＳＩＣであって、前記基本セル
内若しくは回路ブロック内の半導体素子間が前記複数層
の配線層の下段配線層に構成される第１配線で結線され
、前記基本セル間若しくは回路ブロック間のうち一部が
中段配線層に構成される第２配線で結線されるとともに
、前記基本セル間若しくは回路ブロック間のうちの一部
を結線する第２配線の配線長に比べて長くなる他部の基
本セル間若しくは回路ブロック間が上段配線層の第３配
線で結線される。
々の半導体集積回路装置は、半導体基体の主面に配置さ
れた複数の半導体素子で基本セル若しくは回路ブロック
が構成され、この基本セル内若しくは回路ブロック内の
半導体素子間、前記基本セル間若しくは回路ブロック間
の夫々がその上層に積層される複数層の配線層に形成さ
れる配線で結線されるＡＳＩＣであって、前記基本セル
内若しくは回路ブロック内の半導体素子間が前記複数層
の配線層の下段配線層に構成される第１配線で結線され
、前記基本セル間若しくは回路ブロック間のうち一部が
中段配線層に構成される第２配線で結線されるとともに
、前記基本セル間若しくは回路ブロック間のうちの一部
を結線する第２配線の配線長に比べて長くなる他部の基
本セル間若しくは回路ブロック間が上段配線層の第３配
線で結線される。
【００３１】
【作用】上述した手段（１）によれば、前記複数層の配
線層の下段配線層に構成される第１配線は、上段配線層
の第２配線に対して、許容電流密度が高い導電材料を使
用したので、ＥＭＤ耐性及びＳＭＤ耐性を向上し、半導
体集積回路装置の電気的信頼性を向上できるとともに、
許容電流密度が高い分、断面積を縮小し、第１配線の配
線ピッチを縮小できるので、配線の占有面積を縮小し、
半導体集積回路装置の集積度を向上でき、半導体集積回
路装置の動作速度の高速化を図れる。
線層の下段配線層に構成される第１配線は、上段配線層
の第２配線に対して、許容電流密度が高い導電材料を使
用したので、ＥＭＤ耐性及びＳＭＤ耐性を向上し、半導
体集積回路装置の電気的信頼性を向上できるとともに、
許容電流密度が高い分、断面積を縮小し、第１配線の配
線ピッチを縮小できるので、配線の占有面積を縮小し、
半導体集積回路装置の集積度を向上でき、半導体集積回
路装置の動作速度の高速化を図れる。
【００３２】上述した手段（２）によれば、前記半導体
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第１配線のステップカバレッ
ジを向上し、第１配線の断面積の縮小や断線を低減でき
るので、第１配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第１配線のステップカバレッ
ジを向上し、第１配線の断面積の縮小や断線を低減でき
るので、第１配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
【００３３】上述した手段（３）によれば、前記アルミ
ニウム配線又はアルミニウム合金配線のＥＭＤ耐性或い
はＳＭＤ耐性を前記バリアメタル金属層で補うことがで
きるので、前記上段配線層の第２配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
ニウム配線又はアルミニウム合金配線のＥＭＤ耐性或い
はＳＭＤ耐性を前記バリアメタル金属層で補うことがで
きるので、前記上段配線層の第２配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
【００３４】上述した手段（４）によれば、前記手段（
１）の効果の他に、前記基本セル内若しくは回路ブロッ
ク内の半導体素子間を結線する下段配線層の第１配線（
セル内配線若しくは回路ブロック内配線）の微細化が図
れ、基本セル若しくは回路ブロックの占有面積を縮小し
て半導体集積回路装置の集積度を向上できる、又は結線
本数を増加して結線自由度を向上できるとともに、前記
基本セル間若しくは回路ブロック間のうち配線長が長い
ものは抵抗値が小さい上段配線層の第２配線で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図れる。
１）の効果の他に、前記基本セル内若しくは回路ブロッ
ク内の半導体素子間を結線する下段配線層の第１配線（
セル内配線若しくは回路ブロック内配線）の微細化が図
れ、基本セル若しくは回路ブロックの占有面積を縮小し
て半導体集積回路装置の集積度を向上できる、又は結線
本数を増加して結線自由度を向上できるとともに、前記
基本セル間若しくは回路ブロック間のうち配線長が長い
ものは抵抗値が小さい上段配線層の第２配線で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置の動作速度の高速化を図れる。
【００３５】上述した手段（５）によれば、前記手段（
１）の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線と論理部の基本セル内若しくは回路ブロック
内を結線する下段配線層の第１配線の微細化が図れ、メ
モリ集合部及び基本セル若しくは回路ブロックの占有面
積を縮小できるので、半導体集積回路装置の集積度を向
上できる。また、結線本数を増加し、結線自由度を向上
できるとともに、前記基本セル間若しくは回路ブロック
間のうち配線長が長いものは抵抗値が小さい上段配線層
の第２配線で結線し、配線抵抗値を低減できるので、信
号伝達速度を速め、半導体集積回路装置の動作速度の高
速化を図れる。
１）の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線と論理部の基本セル内若しくは回路ブロック
内を結線する下段配線層の第１配線の微細化が図れ、メ
モリ集合部及び基本セル若しくは回路ブロックの占有面
積を縮小できるので、半導体集積回路装置の集積度を向
上できる。また、結線本数を増加し、結線自由度を向上
できるとともに、前記基本セル間若しくは回路ブロック
間のうち配線長が長いものは抵抗値が小さい上段配線層
の第２配線で結線し、配線抵抗値を低減できるので、信
号伝達速度を速め、半導体集積回路装置の動作速度の高
速化を図れる。
【００３６】上述した手段（６）によれば、前記手段（
５）の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線を抵抗値が小さい上段配線層の第２配線で結
線し、配線抵抗値を低減できるので、信号伝達速度を速
め、半導体集積回路装置の動作速度の高速化を図れる。 また、前記メモリ集合部のメモリアドレス選択用配線と
論理部の基本セル内若しくは回路ブロック内の配線とを
前記複数層の配線層の下段配線層に構成される第１配線
で結線した後、特定用途向けの構成とする配線を上段配
線層に構成される第２配線で結線することができ、品種
ごとの作り分けに要する時間と経費を低減できる。
５）の効果の他に、前記メモリ集合部のメモリアドレス
選択用配線を抵抗値が小さい上段配線層の第２配線で結
線し、配線抵抗値を低減できるので、信号伝達速度を速
め、半導体集積回路装置の動作速度の高速化を図れる。 また、前記メモリ集合部のメモリアドレス選択用配線と
論理部の基本セル内若しくは回路ブロック内の配線とを
前記複数層の配線層の下段配線層に構成される第１配線
で結線した後、特定用途向けの構成とする配線を上段配
線層に構成される第２配線で結線することができ、品種
ごとの作り分けに要する時間と経費を低減できる。
【００３７】上述した手段（７）によれば、前記複数層
の配線層の下段配線層に構成される第１配線は、中段配
線層の第２配線に対して、許容電流密度が高い導電材料
を使用したので、ＥＭＤ耐性及びＳＭＤ耐性を向上し、
半導体集積回路装置の電気的信頼性を向上できるととも
に、許容電流密度が高い分、断面積を縮小し、第１配線
の配線ピッチを縮小できるので、配線の占有面積を縮小
し、半導体集積回路装置の集積度を向上でき、上段配線
層に構成される第３配線は、中段配線層の第２配線に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される第
１配線に伝達される信号の伝達速度を補い、半導体集積
回路装置の動作速度の高速化を図れる。
の配線層の下段配線層に構成される第１配線は、中段配
線層の第２配線に対して、許容電流密度が高い導電材料
を使用したので、ＥＭＤ耐性及びＳＭＤ耐性を向上し、
半導体集積回路装置の電気的信頼性を向上できるととも
に、許容電流密度が高い分、断面積を縮小し、第１配線
の配線ピッチを縮小できるので、配線の占有面積を縮小
し、半導体集積回路装置の集積度を向上でき、上段配線
層に構成される第３配線は、中段配線層の第２配線に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される第
１配線に伝達される信号の伝達速度を補い、半導体集積
回路装置の動作速度の高速化を図れる。
【００３８】上述した手段（８）によれば、前記半導体
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第１配線のステップカバレッ
ジを向上し、第１配線の断面積の縮小や断線を低減でき
るので、第１配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
素子と配線との接続部分、下層配線と上層配線との接続
部分等、段差部分での前記第１配線のステップカバレッ
ジを向上し、第１配線の断面積の縮小や断線を低減でき
るので、第１配線の微細化を図れ、半導体集積回路装置
の集積度をより向上できる。
【００３９】上述した手段（９）によれば、前記アルミ
ニウム配線又はアルミニウム合金配線のＥＭＤ耐性或い
はＳＭＤ耐性を前記バリアメタル金属層で補うことがで
きるので、前記中段配線層の第２配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
ニウム配線又はアルミニウム合金配線のＥＭＤ耐性或い
はＳＭＤ耐性を前記バリアメタル金属層で補うことがで
きるので、前記中段配線層の第２配線の微細化が図れ、
半導体集積回路装置の集積度をさらに向上できる。
【００４０】上述した手段（１０）によれば、前記銅配
線又は銅合金配線のＥＭＤ耐性或いはＳＭＤ耐性を前記
バリアメタル金属層で補うことができ、前記上段配線層
の第３配線の微細化が図れるので、半導体集積回路装置
の集積度を向上できるとともに、前記銅配線又は銅合金
配線はアルミニウム配線又はアルミニウム合金配線に比
べて抵抗値が低いので、信号伝達速度の高速化が図れ、
半導体集積回路装置の動作速度の高速化を図れる。
線又は銅合金配線のＥＭＤ耐性或いはＳＭＤ耐性を前記
バリアメタル金属層で補うことができ、前記上段配線層
の第３配線の微細化が図れるので、半導体集積回路装置
の集積度を向上できるとともに、前記銅配線又は銅合金
配線はアルミニウム配線又はアルミニウム合金配線に比
べて抵抗値が低いので、信号伝達速度の高速化が図れ、
半導体集積回路装置の動作速度の高速化を図れる。
【００４１】上述した手段（１１）によれば、前記手段
（７）の効果の他に、前記基本セル内若しくは回路ブロ
ック内の半導体素子間を結線する下段配線層の第１配線
（セル内配線若しくは回路ブロック内配線）の微細化が
図れ、基本セル若しくは回路ブロックの占有面積を縮小
して半導体集積回路装置の集積度を向上できる。また、
結線本数を増加して結線自由度を向上できるとともに、
前記基本セル間若しくは回路ブロック間のうち最も配線
長が長いものは最も抵抗値が小さい上段配線層の第３配
線で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置の動作速度の高速化を図
れる。
（７）の効果の他に、前記基本セル内若しくは回路ブロ
ック内の半導体素子間を結線する下段配線層の第１配線
（セル内配線若しくは回路ブロック内配線）の微細化が
図れ、基本セル若しくは回路ブロックの占有面積を縮小
して半導体集積回路装置の集積度を向上できる。また、
結線本数を増加して結線自由度を向上できるとともに、
前記基本セル間若しくは回路ブロック間のうち最も配線
長が長いものは最も抵抗値が小さい上段配線層の第３配
線で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置の動作速度の高速化を図
れる。
【００４２】以下、本発明の構成について、ＡＳＩＣの
うちのゲートアレイ方式を採用する半導体集積回路装置
、スタンダードセル方式を採用する半導体集積回路装置
の夫々に、本発明を適用した一実施例とともに説明する
。
うちのゲートアレイ方式を採用する半導体集積回路装置
、スタンダードセル方式を採用する半導体集積回路装置
の夫々に、本発明を適用した一実施例とともに説明する
。
【００４３】なお、実施例を説明するための全図におい
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
て、同一機能を有するものは同一符号を付け、その繰り
返しの説明は省略する。
【００４４】
（実 施 例 １）本実施例１は、ゲートアレイ方式を
採用する半導体集積回路装置に本発明を適用した、本発
明の第１実施例である。
採用する半導体集積回路装置に本発明を適用した、本発
明の第１実施例である。
【００４５】本発明の実施例１である、ゲートアレイ方
式を採用した半導体集積回路装置をセラミック封止体で
封止したセラミック封止型半導体装置の概略構造を図４
（断面図）で示す。
式を採用した半導体集積回路装置をセラミック封止体で
封止したセラミック封止型半導体装置の概略構造を図４
（断面図）で示す。
【００４６】図４に示すように、セラミック封止型半導
体装置１は、ベース基板３のキャビティ内に搭載された
半導体集積回路装置（半導体チップ）２を封止用キャッ
プ４で封止する。ベース基板３、封止用キャップ４の夫
々は、この材料に限定されないが、セラミックで形成さ
れる。ベース基板３、半導体集積回路装置２の夫々はＡ
ｇペースト等の接着剤５を介在して接着される。
体装置１は、ベース基板３のキャビティ内に搭載された
半導体集積回路装置（半導体チップ）２を封止用キャッ
プ４で封止する。ベース基板３、封止用キャップ４の夫
々は、この材料に限定されないが、セラミックで形成さ
れる。ベース基板３、半導体集積回路装置２の夫々はＡ
ｇペースト等の接着剤５を介在して接着される。
【００４７】前記半導体集積回路装置２の素子形成面（
同図４中、上側表面）には外部端子（ボンディングパッ
ド：１０）が配置される。この外部端子はボンディング
ワイヤ８を介在してリード６のインナー部に電気的に接
続される。ボンディングワイヤ８はＣｕワイヤ又はＣｕ
系合金ワイヤを使用する。また、ボンディングワイヤ８
はＡｕワイヤ、Ａｌワイヤ等を使用してもよい。リード
６のインナー部は、ベース基板３、封止用キャップ４の
夫々の間において配列され、接着剤７を介在してベース
基板３、封止用キャップ４の夫々に固着される。リード
６のアウター部はベース基板３及び封止用キャップ４の
周縁部に突出して配列される。リード６は抵抗値（又は
熱抵抗値）が小さいＣｕ又はＣｕ系合金で形成する。 また、リード６は、若干抵抗値が高くなるが、Ｆｅ−Ｎ
ｉ合金（例えば４２又は５０［％］のＮｉ含有量）で形
成してもよい。前記接着剤７は例えば低融点ガラス（鉛
ガラス）を使用する。
同図４中、上側表面）には外部端子（ボンディングパッ
ド：１０）が配置される。この外部端子はボンディング
ワイヤ８を介在してリード６のインナー部に電気的に接
続される。ボンディングワイヤ８はＣｕワイヤ又はＣｕ
系合金ワイヤを使用する。また、ボンディングワイヤ８
はＡｕワイヤ、Ａｌワイヤ等を使用してもよい。リード
６のインナー部は、ベース基板３、封止用キャップ４の
夫々の間において配列され、接着剤７を介在してベース
基板３、封止用キャップ４の夫々に固着される。リード
６のアウター部はベース基板３及び封止用キャップ４の
周縁部に突出して配列される。リード６は抵抗値（又は
熱抵抗値）が小さいＣｕ又はＣｕ系合金で形成する。 また、リード６は、若干抵抗値が高くなるが、Ｆｅ−Ｎ
ｉ合金（例えば４２又は５０［％］のＮｉ含有量）で形
成してもよい。前記接着剤７は例えば低融点ガラス（鉛
ガラス）を使用する。
【００４８】次に、前記ゲートアレイ方式を採用する半
導体集積回路装置の構成について、図２（チップレイア
ウト図）を使用し、簡単に説明する。
導体集積回路装置の構成について、図２（チップレイア
ウト図）を使用し、簡単に説明する。
【００４９】図２に示すように、ゲートアレイ方式を採
用する半導体集積回路装置２は平面がほぼ正方形状で構
成される。この半導体集積回路装置２の正方形状の各辺
に沿った素子形成面の周辺領域には複数個の外部端子１
０が配列される。
用する半導体集積回路装置２は平面がほぼ正方形状で構
成される。この半導体集積回路装置２の正方形状の各辺
に沿った素子形成面の周辺領域には複数個の外部端子１
０が配列される。
【００５０】前記外部端子２よりも内側でかつそれに近
接した領域において、半導体集積回路装置２の素子形成
面にはバッファ回路１１が配列される。バッファ回路１
１は外部端子１０の配列に対応（例えば１対１対応）し
て配列される。バッファ回路１１は、詳細な構成を示し
ていないが、入力バッファ回路セル及び出力バッファ回
路セルが配置される。入力バッファ回路セルは、例えば
入力初段回路を構成する相補型ＭＩＳＦＥＴ、静電気破
壊防止回路を構成する抵抗素子やクランプ用ＭＩＳＦＥ
Ｔ等が配置される。この入力バッファ回路セルは、その
各半導体素子間を結線することにより、入力バッファ回
路を構成する。出力バッファ回路セルは例えば最終出力
段回路を構成する相補型ＭＩＳＦＥＴやバイポーラトラ
ンジスタ等が配置される。出力バッファ回路セルは、そ
の半導体素子間を結線することにより出力バッファ回路
を構成できる。
接した領域において、半導体集積回路装置２の素子形成
面にはバッファ回路１１が配列される。バッファ回路１
１は外部端子１０の配列に対応（例えば１対１対応）し
て配列される。バッファ回路１１は、詳細な構成を示し
ていないが、入力バッファ回路セル及び出力バッファ回
路セルが配置される。入力バッファ回路セルは、例えば
入力初段回路を構成する相補型ＭＩＳＦＥＴ、静電気破
壊防止回路を構成する抵抗素子やクランプ用ＭＩＳＦＥ
Ｔ等が配置される。この入力バッファ回路セルは、その
各半導体素子間を結線することにより、入力バッファ回
路を構成する。出力バッファ回路セルは例えば最終出力
段回路を構成する相補型ＭＩＳＦＥＴやバイポーラトラ
ンジスタ等が配置される。出力バッファ回路セルは、そ
の半導体素子間を結線することにより出力バッファ回路
を構成できる。
【００５１】前記バッファ回路１１で周囲を囲まれた領
域内において、半導体集積回路装置２の素子形成面の中
央部分には回路領域が構成される。この回路領域は行列
方向に複数個の基本セル１２が配置される。基本セル１
２は、これに限定されないが、１組又は複数組の相補型
ＭＩＳＦＥＴ及び抵抗素子で構成される。基本セル１２
は、１個又は複数個の半導体素子を使用し、各半導体素
子間の結線を組替えることにより、ＯＲ回路、ＡＮＤ回
路、ＮＡＮＤ回路、ＥＯＲ回路等の論理回路や、フリッ
プフロップ回路、半加算器等の機能回路を構成できる。
域内において、半導体集積回路装置２の素子形成面の中
央部分には回路領域が構成される。この回路領域は行列
方向に複数個の基本セル１２が配置される。基本セル１
２は、これに限定されないが、１組又は複数組の相補型
ＭＩＳＦＥＴ及び抵抗素子で構成される。基本セル１２
は、１個又は複数個の半導体素子を使用し、各半導体素
子間の結線を組替えることにより、ＯＲ回路、ＡＮＤ回
路、ＮＡＮＤ回路、ＥＯＲ回路等の論理回路や、フリッ
プフロップ回路、半加算器等の機能回路を構成できる。
【００５２】本実施例の半導体集積回路装置２は、必要
な領域に配線チャネル領域１３を予じめ配置しておく以
外の領域には、回路領域のほぼ全域に基本セル１２が配
列される。つまり、本実施例のゲートアレイ方式を採用
する半導体集積回路装置２は回路領域のほぼ全域に基本
セル１２が敷き詰められた所謂敷き詰め方式で構成され
る。
な領域に配線チャネル領域１３を予じめ配置しておく以
外の領域には、回路領域のほぼ全域に基本セル１２が配
列される。つまり、本実施例のゲートアレイ方式を採用
する半導体集積回路装置２は回路領域のほぼ全域に基本
セル１２が敷き詰められた所謂敷き詰め方式で構成され
る。
【００５３】次に、前記ゲートアレイ方式を採用する半
導体集積回路装置２の具体的な断面構造について、図１
（要部断面図）を使用して説明する。
導体集積回路装置２の具体的な断面構造について、図１
（要部断面図）を使用して説明する。
【００５４】図１に示すように、半導体集積回路装置２
は単結晶珪素からなるｐ− 型半導体基板２０を主体に
構成される。ｐ− 型半導体基板２０の主面の一部の領
域にはｎ型ウエル領域２１、他部の領域にはｐ型ウエル
領域２２の夫々が構成される。
は単結晶珪素からなるｐ− 型半導体基板２０を主体に
構成される。ｐ− 型半導体基板２０の主面の一部の領
域にはｎ型ウエル領域２１、他部の領域にはｐ型ウエル
領域２２の夫々が構成される。
【００５５】前述の基本セル１２の相補型ＭＩＳＦＥＴ
のｎチャネルＭＩＳＦＥＴＱｎは、素子分離絶縁膜２３
及びｐ型チャネルストッパ領域２４で周囲を囲まれた領
域内において、ｐ型ウエル領域２２の主面に構成される
。つまり、ｎチャネルＭＩＳＦＥＴＱｎは、ｐ型ウエル
領域（チャネル形成領域）２２、ゲート絶縁膜２５、ゲ
ート電極２６、ソース領域及びドレイン領域である一対
のｎ＋ 型半導体領域２７で構成される。基本セル１２
内の複数個のｎチャネルＭＩＳＦＥＴＱｎは相互に対向
する一方、他方の夫々のｎ＋ 型半導体領域２７が一体
に構成される。前記ゲート電極２６は、例えば多結晶珪
素膜、高融点金属膜若しくは高融点金属珪化膜の単層、
又は多結晶珪素膜上に高融点金属膜若しくは高融点金属
珪化膜を積層した複合膜で構成される。
のｎチャネルＭＩＳＦＥＴＱｎは、素子分離絶縁膜２３
及びｐ型チャネルストッパ領域２４で周囲を囲まれた領
域内において、ｐ型ウエル領域２２の主面に構成される
。つまり、ｎチャネルＭＩＳＦＥＴＱｎは、ｐ型ウエル
領域（チャネル形成領域）２２、ゲート絶縁膜２５、ゲ
ート電極２６、ソース領域及びドレイン領域である一対
のｎ＋ 型半導体領域２７で構成される。基本セル１２
内の複数個のｎチャネルＭＩＳＦＥＴＱｎは相互に対向
する一方、他方の夫々のｎ＋ 型半導体領域２７が一体
に構成される。前記ゲート電極２６は、例えば多結晶珪
素膜、高融点金属膜若しくは高融点金属珪化膜の単層、
又は多結晶珪素膜上に高融点金属膜若しくは高融点金属
珪化膜を積層した複合膜で構成される。
【００５６】前記相補型ＭＩＳＦＥＴのｐチャネルＭＩ
ＳＦＥＴＱｐは、素子分離絶縁膜２３で周囲を囲まれた
領域内において、ｎ型ウエル領域２１の主面に構成され
る。つまり、ｐチャネルＭＩＳＦＥＴＱｐは、ｎ型ウエ
ル領域（チャネル形成領域）２１、ゲート絶縁膜２５、
ゲート電極２６、ソース領域及びドレイン領域である一
対のｐ＋ 型半導体領域２８で構成される。基本セル１
２内の複数個のｐチャネルＭＩＳＦＥＴＱｐは相互に対
向する一方、他方の夫々のｐ＋ 型半導体領域２８が一
体に構成される。
ＳＦＥＴＱｐは、素子分離絶縁膜２３で周囲を囲まれた
領域内において、ｎ型ウエル領域２１の主面に構成され
る。つまり、ｐチャネルＭＩＳＦＥＴＱｐは、ｎ型ウエ
ル領域（チャネル形成領域）２１、ゲート絶縁膜２５、
ゲート電極２６、ソース領域及びドレイン領域である一
対のｐ＋ 型半導体領域２８で構成される。基本セル１
２内の複数個のｐチャネルＭＩＳＦＥＴＱｐは相互に対
向する一方、他方の夫々のｐ＋ 型半導体領域２８が一
体に構成される。
【００５７】前記基本セル１２の相補型ＭＩＳＦＥＴ等
の半導体素子上には、この配線層数に限定されないが、
６層の配線層が積層され構成される。
の半導体素子上には、この配線層数に限定されないが、
６層の配線層が積層され構成される。
【００５８】ｐ− 型半導体基板２０の主面側に最も近
い第１層目配線層には配線３２が配置される。配線３２
は、層間絶縁膜３０に形成された接続孔３１を通して基
本セル１２内の半導体素子間を電気的に接続する。具体
的に、配線３２は、ｎチャネルＭＩＳＦＥＴＱｎのｎ＋
型半導体領域２７、ｐチャネルＭＩＳＦＥＴＱｐのｐ
＋型半導体領域２８、それぞれのゲート電極２６のいず
れかに接続される。配線３２は、基本的に基本セル１２
内の半導体素子間、隣接する基本セル１２間等を結線す
る所謂基本セル内配線として構成される。
い第１層目配線層には配線３２が配置される。配線３２
は、層間絶縁膜３０に形成された接続孔３１を通して基
本セル１２内の半導体素子間を電気的に接続する。具体
的に、配線３２は、ｎチャネルＭＩＳＦＥＴＱｎのｎ＋
型半導体領域２７、ｐチャネルＭＩＳＦＥＴＱｐのｐ
＋型半導体領域２８、それぞれのゲート電極２６のいず
れかに接続される。配線３２は、基本的に基本セル１２
内の半導体素子間、隣接する基本セル１２間等を結線す
る所謂基本セル内配線として構成される。
【００５９】配線３２は本実施例においてＣＶＤ法で堆
積されたＷ膜で形成される。Ｗ膜は、第２層目配線層及
びその上層の配線層に形成される配線３６、４０、４３
、４６の夫々のＡｌに比べて、抵抗値は１桁程度大きい
（ゲート電極２６に比べては１桁程度小さい）が、許容
電流密度が約３〜４倍程度大きい。また、Ｗ膜は、同様
にＡｌに比べて、ＥＭＤ耐性及びＳＭＤ耐性が高い。 また、Ｗ膜は、高融点金属膜であるので、半導体素子例
えばソース領域やドレイン領域のＳｉとの接触領域にお
いて、熱安定性が高く、アロイスパイク現象を発生しな
い。さらに、ＣＶＤ法で堆積されるＷ膜は、スパッタ法
で堆積されるそれに比べて、ステップカバレッジが良好
で、例えば接続孔３１内への埋め込みが微細な開口寸法
で形成される場合においても確実に行える。配線３２は
、前述のＷ膜に限らず、Ｍｏ膜等の高融点金属膜、ＷＳ
ｉｘ膜，ＭｏＳｉｘ膜等の高融点金属珪化膜、多結晶珪
素膜上に高融点金属膜若しくは高融点金属珪化膜を積層
した積層膜のいずれで形成してもよい。
積されたＷ膜で形成される。Ｗ膜は、第２層目配線層及
びその上層の配線層に形成される配線３６、４０、４３
、４６の夫々のＡｌに比べて、抵抗値は１桁程度大きい
（ゲート電極２６に比べては１桁程度小さい）が、許容
電流密度が約３〜４倍程度大きい。また、Ｗ膜は、同様
にＡｌに比べて、ＥＭＤ耐性及びＳＭＤ耐性が高い。 また、Ｗ膜は、高融点金属膜であるので、半導体素子例
えばソース領域やドレイン領域のＳｉとの接触領域にお
いて、熱安定性が高く、アロイスパイク現象を発生しな
い。さらに、ＣＶＤ法で堆積されるＷ膜は、スパッタ法
で堆積されるそれに比べて、ステップカバレッジが良好
で、例えば接続孔３１内への埋め込みが微細な開口寸法
で形成される場合においても確実に行える。配線３２は
、前述のＷ膜に限らず、Ｍｏ膜等の高融点金属膜、ＷＳ
ｉｘ膜，ＭｏＳｉｘ膜等の高融点金属珪化膜、多結晶珪
素膜上に高融点金属膜若しくは高融点金属珪化膜を積層
した積層膜のいずれで形成してもよい。
【００６０】配線３２は、前述のＷ膜で形成した場合、
例えば配線幅が １．０［μｍ］、膜厚が５００［ｎｍ
］、配線ピッチが ２．０［μｍ］で形成される。
例えば配線幅が １．０［μｍ］、膜厚が５００［ｎｍ
］、配線ピッチが ２．０［μｍ］で形成される。
【００６１】第２層目配線層には配線３６が配置される
。配線３６は、層間絶縁膜３３に形成された接続孔３４
を通して第１層目配線層に配置される配線３２に電気的
に接続される。配線３６は、基本的に比較的近い位置に
配置された基本セル１２間、若しくは基本セル１２で形
成される回路間を結線する所謂基本セル間配線として構
成される。配線３６は、前記図２中、回路領域を左右方
向に延在する横方向専用配線（Ｘ方向専用配線）として
構成される。
。配線３６は、層間絶縁膜３３に形成された接続孔３４
を通して第１層目配線層に配置される配線３２に電気的
に接続される。配線３６は、基本的に比較的近い位置に
配置された基本セル１２間、若しくは基本セル１２で形
成される回路間を結線する所謂基本セル間配線として構
成される。配線３６は、前記図２中、回路領域を左右方
向に延在する横方向専用配線（Ｘ方向専用配線）として
構成される。
【００６２】配線３６は、本実施例において、スパッタ
法で堆積したＴｉＷ膜、スパッタ法で堆積したＡｌ−Ｃ
ｕ−Ｓｉ膜、スパッタ法で堆積したＴｉＷ膜の夫々を順
次積層した複合膜で形成される。配線３６の下層のＴｉ
Ｗ膜は主にバリアメタル膜として構成される。また、Ｔ
ｉＷ膜はＥＭＤ耐性やＳＭＤ耐性に基づきＡｌ−Ｃｕ−
Ｓｉ膜が断線した場合の補強用配線として構成される。 Ａｌ−Ｃｕ−Ｓｉ膜は実質的な信号伝達経路として構成
される。Ａｌ−Ｃｕ−Ｓｉ膜は、Ｃｕが例えば０．５〜
４［％］程度添加され、ＥＭＤ耐性やＳＭＤ耐性が向上
されるとともに、Ｓｉが例えば ０．６〜２［％］程度
添加され、Ｓｉ領域との相互拡散が低減される。上層の
ＴｉＷ膜は主にバリアメタル膜として構成される。また
、上層のＴｉＷ膜は、製造プロセスのフォトリソグラフ
ィ工程（配線３６のパターンニング工程に相当）での光
の回析現象（ハレーション現象）を低減する目的で構成
される。前記下層、上層のＴｉＷ膜つまりバリアメタル
膜はＴｉＮ膜等のアロイスパイクを防止できる膜に変え
てもよい。また、Ａｌ−Ｃｕ−Ｓｉ膜はＡｌ−Ｓｉ膜に
変えてもよい。
法で堆積したＴｉＷ膜、スパッタ法で堆積したＡｌ−Ｃ
ｕ−Ｓｉ膜、スパッタ法で堆積したＴｉＷ膜の夫々を順
次積層した複合膜で形成される。配線３６の下層のＴｉ
Ｗ膜は主にバリアメタル膜として構成される。また、Ｔ
ｉＷ膜はＥＭＤ耐性やＳＭＤ耐性に基づきＡｌ−Ｃｕ−
Ｓｉ膜が断線した場合の補強用配線として構成される。 Ａｌ−Ｃｕ−Ｓｉ膜は実質的な信号伝達経路として構成
される。Ａｌ−Ｃｕ−Ｓｉ膜は、Ｃｕが例えば０．５〜
４［％］程度添加され、ＥＭＤ耐性やＳＭＤ耐性が向上
されるとともに、Ｓｉが例えば ０．６〜２［％］程度
添加され、Ｓｉ領域との相互拡散が低減される。上層の
ＴｉＷ膜は主にバリアメタル膜として構成される。また
、上層のＴｉＷ膜は、製造プロセスのフォトリソグラフ
ィ工程（配線３６のパターンニング工程に相当）での光
の回析現象（ハレーション現象）を低減する目的で構成
される。前記下層、上層のＴｉＷ膜つまりバリアメタル
膜はＴｉＮ膜等のアロイスパイクを防止できる膜に変え
てもよい。また、Ａｌ−Ｃｕ−Ｓｉ膜はＡｌ−Ｓｉ膜に
変えてもよい。
【００６３】配線３６は、例えば配線幅が１．５〜２．
０［μｍ］、膜厚が １．０［μｍ］、配線ピッチが
３．０［μｍ］で形成される。配線３６は、配線３２で
あるＷ膜に比べて、信号伝達経路の主体となるＡｌ−Ｃ
ｕ−Ｓｉ膜の許容電流密度が小さいので、配線幅及び膜
厚が大きくされる。配線３６は、下層の配線３２に対し
て、許容電流密度と配線幅方向の断面積との積がほぼ一
定になる条件で構成される。換言すれば、配線３６に対
して、許容電流密度が大きい分、配線３２の断面積や配
線ピッチを縮小できる。また、配線３６は、下層の配線
３２に比べて、配線長方向の単位長さ当りの電圧降下が
小さい条件で構成される。配線３６は、下層、上層の夫
々にＴｉＷ膜を組み込んだ分、Ａｌ−Ｃｕ−Ｓｉ膜の断
面積が若干縮小され、抵抗値等が増加するが、ＥＭＤ耐
性及びＳＭＤ耐性は向上される。
０［μｍ］、膜厚が １．０［μｍ］、配線ピッチが
３．０［μｍ］で形成される。配線３６は、配線３２で
あるＷ膜に比べて、信号伝達経路の主体となるＡｌ−Ｃ
ｕ−Ｓｉ膜の許容電流密度が小さいので、配線幅及び膜
厚が大きくされる。配線３６は、下層の配線３２に対し
て、許容電流密度と配線幅方向の断面積との積がほぼ一
定になる条件で構成される。換言すれば、配線３６に対
して、許容電流密度が大きい分、配線３２の断面積や配
線ピッチを縮小できる。また、配線３６は、下層の配線
３２に比べて、配線長方向の単位長さ当りの電圧降下が
小さい条件で構成される。配線３６は、下層、上層の夫
々にＴｉＷ膜を組み込んだ分、Ａｌ−Ｃｕ−Ｓｉ膜の断
面積が若干縮小され、抵抗値等が増加するが、ＥＭＤ耐
性及びＳＭＤ耐性は向上される。
【００６４】前記配線３２、配線３６の夫々の接続は接
続孔３４内に埋め込まれた埋込導電層３５を介在して行
われる。埋込導電層３５は、主に接続孔３４での段差形
状領域において、配線３６の断線や断面積の縮小を低減
する目的で構成される。また、埋込導電層３５は、微細
な開口寸法で形成される接続孔３４内を比較的簡単に埋
め込める。埋込導電層３５は、例えば選択ＣＶＤ法で接
続孔３４内に選択的に堆積されたＷ膜で形成される。ま
た、埋込導電層３５は、層間絶縁膜３３上の全面にＣＶ
Ｄ法で導電膜を堆積し、この導電膜の全面にエッチング
処理（エッチングバック処理）を施し、接続孔３４内に
のみ残存させる方法で形成してもよい。前記Ｗ膜で形成
された埋込導電層３５は、下層の第１層目配線層に形成
された配線３２のＷ膜、上層の第２層目配線層に形成さ
れた配線３６のＴｉＷ膜の夫々との接続性を向上できる
。
続孔３４内に埋め込まれた埋込導電層３５を介在して行
われる。埋込導電層３５は、主に接続孔３４での段差形
状領域において、配線３６の断線や断面積の縮小を低減
する目的で構成される。また、埋込導電層３５は、微細
な開口寸法で形成される接続孔３４内を比較的簡単に埋
め込める。埋込導電層３５は、例えば選択ＣＶＤ法で接
続孔３４内に選択的に堆積されたＷ膜で形成される。ま
た、埋込導電層３５は、層間絶縁膜３３上の全面にＣＶ
Ｄ法で導電膜を堆積し、この導電膜の全面にエッチング
処理（エッチングバック処理）を施し、接続孔３４内に
のみ残存させる方法で形成してもよい。前記Ｗ膜で形成
された埋込導電層３５は、下層の第１層目配線層に形成
された配線３２のＷ膜、上層の第２層目配線層に形成さ
れた配線３６のＴｉＷ膜の夫々との接続性を向上できる
。
【００６５】第３層目配線層には配線４０が配置される
。配線４０は、層間絶縁膜３７に形成された接続孔３８
を通して第２層目配線層に配置される配線３６に電気的
に接続される。配線４０は、前記第２層目配線層に配置
される配線３６と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル１２間若しくは回路間
を結線する基本セル間配線として構成される。配線４０
は、前記図２中、回路領域を配線３６と交差して上下方
向に延在する縦方向専用配線（Ｙ方向専用配線）を主体
として構成される（縦方向及び横方向にベンドする配線
も配置可能）。
。配線４０は、層間絶縁膜３７に形成された接続孔３８
を通して第２層目配線層に配置される配線３６に電気的
に接続される。配線４０は、前記第２層目配線層に配置
される配線３６と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル１２間若しくは回路間
を結線する基本セル間配線として構成される。配線４０
は、前記図２中、回路領域を配線３６と交差して上下方
向に延在する縦方向専用配線（Ｙ方向専用配線）を主体
として構成される（縦方向及び横方向にベンドする配線
も配置可能）。
【００６６】前記配線３６、配線４０の夫々の接続は接
続孔３８内に埋め込まれた埋込導電層３９を介在して行
われる。埋込導電層３９は、前記埋込導電層３５と同様
に、例えば選択ＣＶＤ法で堆積されたＷ膜で形成される
。
続孔３８内に埋め込まれた埋込導電層３９を介在して行
われる。埋込導電層３９は、前記埋込導電層３５と同様
に、例えば選択ＣＶＤ法で堆積されたＷ膜で形成される
。
【００６７】第４層目配線層には配線４３が配置される
。配線４３は、層間絶縁膜４１に形成された接続孔４２
を通して第３層目配線層に配置される配線４０に電気的
に接続される。配線４３は、基本的に比較的中距離に位
置する基本セル１２間、若しくは基本セル１２で形成さ
れる回路間を結線する基本セル間配線として構成される
。配線４３は、前記図２中、第２層目配線層に配置され
た配線３６と同様に、横方向専用配線として構成される
。
。配線４３は、層間絶縁膜４１に形成された接続孔４２
を通して第３層目配線層に配置される配線４０に電気的
に接続される。配線４３は、基本的に比較的中距離に位
置する基本セル１２間、若しくは基本セル１２で形成さ
れる回路間を結線する基本セル間配線として構成される
。配線４３は、前記図２中、第２層目配線層に配置され
た配線３６と同様に、横方向専用配線として構成される
。
【００６８】配線４３は、本実施例において、スパッタ
法で堆積したＡｌ−Ｃｕ−Ｓｉ膜の単層で形成される。 この配線４３のＡｌ−Ｃｕ−Ｓｉ膜は、信号伝達経路と
して極力抵抗値を低減する目的で、配線３６及び４０の
ＴｉＷ膜を構成せずに、このＴｉＷ膜に相当する分、配
線幅方向の断面積が増加される。また、配線４３は、第
３層目配線層に配置された配線４０に比べて、配線本数
を減少できるので、配線幅方向の断面積、配線間々隔の
夫々が増加され、結果的に配線ピッチが増加される。配
線４３は、例えば配線幅が ２．５［μｍ］、膜厚が
１．０［μｍ］、配線ピッチが ４．０［μｍ］で形成
される。
法で堆積したＡｌ−Ｃｕ−Ｓｉ膜の単層で形成される。 この配線４３のＡｌ−Ｃｕ−Ｓｉ膜は、信号伝達経路と
して極力抵抗値を低減する目的で、配線３６及び４０の
ＴｉＷ膜を構成せずに、このＴｉＷ膜に相当する分、配
線幅方向の断面積が増加される。また、配線４３は、第
３層目配線層に配置された配線４０に比べて、配線本数
を減少できるので、配線幅方向の断面積、配線間々隔の
夫々が増加され、結果的に配線ピッチが増加される。配
線４３は、例えば配線幅が ２．５［μｍ］、膜厚が
１．０［μｍ］、配線ピッチが ４．０［μｍ］で形成
される。
【００６９】前記配線４３は、接続孔４２の開口寸法が
下層の接続孔３８の開口寸法に比べて大きく構成され、
アスペクト比が小さくなるので、第３層目配線層に配置
された配線４０に埋込導電層を介在せずに直接々続され
る。なお、配線４３、配線４０の夫々の接続に際しては
、前述の配線４０と配線３６との接続構造と同様に、埋
込導電層を介在してもよい。
下層の接続孔３８の開口寸法に比べて大きく構成され、
アスペクト比が小さくなるので、第３層目配線層に配置
された配線４０に埋込導電層を介在せずに直接々続され
る。なお、配線４３、配線４０の夫々の接続に際しては
、前述の配線４０と配線３６との接続構造と同様に、埋
込導電層を介在してもよい。
【００７０】第５層目配線層には配線４６が配置される
。配線４６は、層間絶縁膜４４に形成された接続孔４５
を通して第４層目配線層に配置される配線４３に電気的
に接続される。配線４６は、前記第４層目配線層に配置
される配線４３と実質的に同様に構成され、比較的中距
離に位置する基本セル１２間若しくは回路間を結線する
基本セル間配線として構成される。配線４６は、前記図
２中、回路領域を配線４３と交差して上下方向に延在す
る縦方向専用配線として構成される。また、この配線４
６、下層の配線４３の夫々は電源配線としても使用され
る。
。配線４６は、層間絶縁膜４４に形成された接続孔４５
を通して第４層目配線層に配置される配線４３に電気的
に接続される。配線４６は、前記第４層目配線層に配置
される配線４３と実質的に同様に構成され、比較的中距
離に位置する基本セル１２間若しくは回路間を結線する
基本セル間配線として構成される。配線４６は、前記図
２中、回路領域を配線４３と交差して上下方向に延在す
る縦方向専用配線として構成される。また、この配線４
６、下層の配線４３の夫々は電源配線としても使用され
る。
【００７１】前記配線４６は、接続孔４５を通して、第
４層目配線層に配置された配線４３に直接々続される。
４層目配線層に配置された配線４３に直接々続される。
【００７２】多層配線層のうち最も最上の配線層となる
第６層目配線層には配線４９が配置される。配線４９は
、層間絶縁膜４７に形成された接続孔４８を通して第５
層目配線層に配置される配線４６に電気的に接続される
。配線４９は、基本的に、長距離に位置する基本セル１
２間、若しくは基本セル１２で形成される回路間を結線
する基本セル間配線として構成される。また、配線４９
は、外部端子１０（図１中、右側上部）、電源幹線、特
に高速回路動作を要求されるクロック信号配線、若しく
はクリティカルパス配線としても使用される。配線４９
は、前記図２中、基本的に横方向、縦方向のいずれかを
自由に延在できる。
第６層目配線層には配線４９が配置される。配線４９は
、層間絶縁膜４７に形成された接続孔４８を通して第５
層目配線層に配置される配線４６に電気的に接続される
。配線４９は、基本的に、長距離に位置する基本セル１
２間、若しくは基本セル１２で形成される回路間を結線
する基本セル間配線として構成される。また、配線４９
は、外部端子１０（図１中、右側上部）、電源幹線、特
に高速回路動作を要求されるクロック信号配線、若しく
はクリティカルパス配線としても使用される。配線４９
は、前記図２中、基本的に横方向、縦方向のいずれかを
自由に延在できる。
【００７３】配線４９は、本実施例において、スパッタ
法で堆積したＣｒ膜若しくはＮｉ膜、スパッタ法で堆積
したＣｕ膜若しくはＣｕ合金膜の夫々を積層した積層膜
で構成される。配線４９の下層のＣｒ膜若しくはＮｉ膜
は、バリアメタル膜として使用され、配線４９のＣｕ膜
若しくはＣｕ合金膜と第５層目配線層に配置される配線
４６のＡｌとの相互拡散を防止する目的で構成される。 配線４９の上層のＣｕ膜又はＣｕ合金膜は、Ａｌに比べ
て低い抵抗値と高いＥＭＤ耐性を有しており、信号伝達
経路として極力抵抗値を低減する目的で構成される。ま
た、Ｃｕ膜又はＣｕ合金膜は、熱抵抗値が小さいので、
放熱特性も向上できる。配線４９は、Ｃｕ膜若しくはＣ
ｕ合金膜を主体に形成されるので、ウエットエッチング
でのパターンニングが主流となり、微細加工は期待でき
ないが、上層の配線層になるにしたがって配線本数が減
少されるので、大電流を流せる最も大きな断面積で構成
できる。この配線４９は、例えば電源幹線とした場合、
配線幅が２０［μｍ］、膜厚が ２．０［μｍ］で形成
される。なお、配線４９は、バリアメタル膜に相当する
Ｃｒ膜やＮｉ膜を形成しないで、Ｃｕ膜若しくはＣｕ合
金膜の単層で構成してもよい。
法で堆積したＣｒ膜若しくはＮｉ膜、スパッタ法で堆積
したＣｕ膜若しくはＣｕ合金膜の夫々を積層した積層膜
で構成される。配線４９の下層のＣｒ膜若しくはＮｉ膜
は、バリアメタル膜として使用され、配線４９のＣｕ膜
若しくはＣｕ合金膜と第５層目配線層に配置される配線
４６のＡｌとの相互拡散を防止する目的で構成される。 配線４９の上層のＣｕ膜又はＣｕ合金膜は、Ａｌに比べ
て低い抵抗値と高いＥＭＤ耐性を有しており、信号伝達
経路として極力抵抗値を低減する目的で構成される。ま
た、Ｃｕ膜又はＣｕ合金膜は、熱抵抗値が小さいので、
放熱特性も向上できる。配線４９は、Ｃｕ膜若しくはＣ
ｕ合金膜を主体に形成されるので、ウエットエッチング
でのパターンニングが主流となり、微細加工は期待でき
ないが、上層の配線層になるにしたがって配線本数が減
少されるので、大電流を流せる最も大きな断面積で構成
できる。この配線４９は、例えば電源幹線とした場合、
配線幅が２０［μｍ］、膜厚が ２．０［μｍ］で形成
される。なお、配線４９は、バリアメタル膜に相当する
Ｃｒ膜やＮｉ膜を形成しないで、Ｃｕ膜若しくはＣｕ合
金膜の単層で構成してもよい。
【００７４】前記配線４９は、接続孔４８の開口寸法が
下層の接続孔４５の開口寸法に比べて大きく構成できる
ので、第５層目配線層に配置された配線４６に直接々続
される。
下層の接続孔４５の開口寸法に比べて大きく構成できる
ので、第５層目配線層に配置された配線４６に直接々続
される。
【００７５】前記最上層の第６層目配線層に配置される
配線４９上を含む基板全面上には最終保護膜（ファイナ
ルパッシベーション膜）５０が構成される。この最終保
護膜５０の外部端子１０に相当する配線４９上にはボン
ディング開口５１が構成される。前述の図４に示すセラ
ミック封止型半導体装置１において、ボンディングワイ
ヤ８は前記ボンディング開口５１を通して（及び図示し
ないバリアメタル膜を介在して）外部端子１０（配線４
９）に電気的に接続される。
配線４９上を含む基板全面上には最終保護膜（ファイナ
ルパッシベーション膜）５０が構成される。この最終保
護膜５０の外部端子１０に相当する配線４９上にはボン
ディング開口５１が構成される。前述の図４に示すセラ
ミック封止型半導体装置１において、ボンディングワイ
ヤ８は前記ボンディング開口５１を通して（及び図示し
ないバリアメタル膜を介在して）外部端子１０（配線４
９）に電気的に接続される。
【００７６】次に、前述のゲートアレイ方式を採用する
半導体集積回路装置２に結線パターンを配置した具体的
な例について、図３（チップレイアウト図）を使用して
簡単に説明する。
半導体集積回路装置２に結線パターンを配置した具体的
な例について、図３（チップレイアウト図）を使用して
簡単に説明する。
【００７７】図３に示す半導体集積回路装置２は、ゲー
トアレイ方式に基づき、前記図２に示す半導体集積回路
装置（ベースチップ）２に基本セル１２などを利用して
論理回路若しくは機能回路を配置し、この回路間に結線
パターンを配置したものである。
トアレイ方式に基づき、前記図２に示す半導体集積回路
装置（ベースチップ）２に基本セル１２などを利用して
論理回路若しくは機能回路を配置し、この回路間に結線
パターンを配置したものである。
【００７８】図３に示すように、半導体集積回路装置２
のバッファ回路１１は、入力バッファ回路セル若しくは
出力バッファ回路セルの各半導体素子間を第１層目配線
層に配置される配線３２で結線し、入力バッファ回路若
しくは出力バッファ回路が構成される。配線３２は、許
容電流密度が高いＷ膜で形成されているので、各半導体
素子の配置に対応した微細な結線パターンで構成でき、
ＥＭＤ耐性及びＳＭＤ耐性が高い。また、配線３２は、
ステップカバレッジが高いＣＶＤ法で堆積したＷ膜で形
成されているので、断線不良が発生しない。
のバッファ回路１１は、入力バッファ回路セル若しくは
出力バッファ回路セルの各半導体素子間を第１層目配線
層に配置される配線３２で結線し、入力バッファ回路若
しくは出力バッファ回路が構成される。配線３２は、許
容電流密度が高いＷ膜で形成されているので、各半導体
素子の配置に対応した微細な結線パターンで構成でき、
ＥＭＤ耐性及びＳＭＤ耐性が高い。また、配線３２は、
ステップカバレッジが高いＣＶＤ法で堆積したＷ膜で形
成されているので、断線不良が発生しない。
【００７９】前記バッファ回路１１の外周には、第６層
目配線層に配置される配線４９で形成された外部端子１
０が構成される。外部端子１０はＣｕ膜又はＣｕ合金膜
を主体として構成され、この外部端子１０に接続される
ボンディングワイヤ８は同一のＣｕ又はＣｕ合金で形成
される。つまり、外部端子１０、ボンディングワイヤ８
の夫々は、同種の金属材料であるので接着性が高く、又
同種の金属材料であるので局部的な電池作用が発生せず
、金属腐食を防止できる。また、半導体集積回路装置２
の外部端子１０、ボンディングワイヤ８、セラミック封
止型半導体装置１のリード６の夫々は抵抗値が小さいＣ
ｕ又はＣｕ合金で構成されるので、信号伝達経路の抵抗
値を低減し、半導体集積回路装置２に搭載される回路の
動作速度の高速化を図れる。また、Ｃｕ又はＣｕ合金は
、熱抵抗値も小さいので、前記回路動作で発生する熱の
セラミック封止型半導体装置１の外部への放熱性を向上
できる。
目配線層に配置される配線４９で形成された外部端子１
０が構成される。外部端子１０はＣｕ膜又はＣｕ合金膜
を主体として構成され、この外部端子１０に接続される
ボンディングワイヤ８は同一のＣｕ又はＣｕ合金で形成
される。つまり、外部端子１０、ボンディングワイヤ８
の夫々は、同種の金属材料であるので接着性が高く、又
同種の金属材料であるので局部的な電池作用が発生せず
、金属腐食を防止できる。また、半導体集積回路装置２
の外部端子１０、ボンディングワイヤ８、セラミック封
止型半導体装置１のリード６の夫々は抵抗値が小さいＣ
ｕ又はＣｕ合金で構成されるので、信号伝達経路の抵抗
値を低減し、半導体集積回路装置２に搭載される回路の
動作速度の高速化を図れる。また、Ｃｕ又はＣｕ合金は
、熱抵抗値も小さいので、前記回路動作で発生する熱の
セラミック封止型半導体装置１の外部への放熱性を向上
できる。
【００８０】前記バッファ回路１１上の領域には、少な
くとも第６層目配線層に配置された配線４９で形成され
る電源幹線が延在する。この電源幹線は、Ｃｕ膜又はＣ
ｕ合金膜を主体に形成され、抵抗値が小さいので電源変
動を瞬時に吸収でき、又ＥＭＤ耐性及びＳＭＤ耐性が高
い。
くとも第６層目配線層に配置された配線４９で形成され
る電源幹線が延在する。この電源幹線は、Ｃｕ膜又はＣ
ｕ合金膜を主体に形成され、抵抗値が小さいので電源変
動を瞬時に吸収でき、又ＥＭＤ耐性及びＳＭＤ耐性が高
い。
【００８１】前記入力バッファ回路１１の内側つまり回
路領域には複数個の機能回路（回路ブロック）１４、１
５、１６、１７及び１８が配置される。この機能回路１
４〜１８の夫々は、１個又は複数個の基本セル１２を利
用して構成される。基本セル１２内の各半導体素子間は
、バッファ回路１１と実質的に同様に、第１層目配線層
に配置される配線３２に結線される。基本セル１２のｎ
チャネルＭＩＳＦＥＴＱｎ上を延在する基準電源配線、
ｐチャネルＭＩＳＦＥＴＱｐ上を延在する電源配線の夫
々は同様に第１層目配線層に配置される配線３２で構成
される。機能回路１４〜１８の夫々の内部において、隣
接する基本セル１２（例えば基本セル１２で形成される
論理回路の出力が隣接する他の基本セル１２で形成され
る論理回路の入力となる場合等）間は配線３２で結線さ
れる。
路領域には複数個の機能回路（回路ブロック）１４、１
５、１６、１７及び１８が配置される。この機能回路１
４〜１８の夫々は、１個又は複数個の基本セル１２を利
用して構成される。基本セル１２内の各半導体素子間は
、バッファ回路１１と実質的に同様に、第１層目配線層
に配置される配線３２に結線される。基本セル１２のｎ
チャネルＭＩＳＦＥＴＱｎ上を延在する基準電源配線、
ｐチャネルＭＩＳＦＥＴＱｐ上を延在する電源配線の夫
々は同様に第１層目配線層に配置される配線３２で構成
される。機能回路１４〜１８の夫々の内部において、隣
接する基本セル１２（例えば基本セル１２で形成される
論理回路の出力が隣接する他の基本セル１２で形成され
る論理回路の入力となる場合等）間は配線３２で結線さ
れる。
【００８２】前記機能回路１４〜１８の夫々の内部にお
いて、比較的近い位置に配置される基本セル１２間は、
又は比較的近い位置に配置される機能回路１４と１５と
の間若しくは１４と１６との間は、第２層目配線層、第
３層目配線層の夫々に配置される配線３６、４０の夫々
（又は４３、４６の夫々）を主体に結線される。
いて、比較的近い位置に配置される基本セル１２間は、
又は比較的近い位置に配置される機能回路１４と１５と
の間若しくは１４と１６との間は、第２層目配線層、第
３層目配線層の夫々に配置される配線３６、４０の夫々
（又は４３、４６の夫々）を主体に結線される。
【００８３】比較的中距離に位置する機能回路１７、１
８の夫々の間は第４層目配線層、第５層目配線層の夫々
に配置される配線４３、４６の夫々（又は３６、４０の
夫々）を主体に結線される。配線４３、４６の夫々は、
Ａｌを主体に形成され、下層の配線３６、４０の夫々に
比べて抵抗値が小さいので、信号伝達経路での信号の遅
延を低減できる。
８の夫々の間は第４層目配線層、第５層目配線層の夫々
に配置される配線４３、４６の夫々（又は３６、４０の
夫々）を主体に結線される。配線４３、４６の夫々は、
Ａｌを主体に形成され、下層の配線３６、４０の夫々に
比べて抵抗値が小さいので、信号伝達経路での信号の遅
延を低減できる。
【００８４】長距離に位置する機能回路１４と１８との
間、若しくは１５と１８との間は第６層目配線層に配置
される配線４９を主体に結線される。配線４９は、Ｃｕ
膜又はＣｕ合金膜で形成されているので抵抗値が小さく
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第６層目配線層に配置される配線４９は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
間、若しくは１５と１８との間は第６層目配線層に配置
される配線４９を主体に結線される。配線４９は、Ｃｕ
膜又はＣｕ合金膜で形成されているので抵抗値が小さく
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第６層目配線層に配置される配線４９は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
【００８５】前記多層の配線層間に構成される層間絶縁
膜３０、３３、３７、４１、４４、４７の夫々は基本的
には表面が平坦化される。平坦化技術としては、例えば
ＣＶＤ法で堆積された酸化珪素膜上にレジスト膜を塗布
し、このレジスト膜の表面全体を深さ方向にエッチング
する方法、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法で
塗布される酸化珪素膜を併用する方法等の方法を使用す
る。また、層間絶縁膜３０、３３、３７、４１、４４、
４７の夫々に形成される接続孔３１、３４、３８、４２
、４５、４８の夫々のうち、少なくとも下層側の接続孔
３１、３４、３８の夫々は、異方性エッチングで形成し
、微細化を図る。
膜３０、３３、３７、４１、４４、４７の夫々は基本的
には表面が平坦化される。平坦化技術としては、例えば
ＣＶＤ法で堆積された酸化珪素膜上にレジスト膜を塗布
し、このレジスト膜の表面全体を深さ方向にエッチング
する方法、ＳＯＧ（Ｓｐｉｎ Ｏｎ Ｇｌａｓｓ）法で
塗布される酸化珪素膜を併用する方法等の方法を使用す
る。また、層間絶縁膜３０、３３、３７、４１、４４、
４７の夫々に形成される接続孔３１、３４、３８、４２
、４５、４８の夫々のうち、少なくとも下層側の接続孔
３１、３４、３８の夫々は、異方性エッチングで形成し
、微細化を図る。
【００８６】前述の半導体集積回路装置２は、搭載され
る回路の種類が異なる場合においてもバッファ回路１１
、基本セル１２の夫々の配置は基本的に同一であり、こ
の基本セル１２を利用して論理回路や機能回路を配置し
、かつこの論理回路や機能回路の結線パターンを配置す
ることにより、種々の回路を搭載できる。前記論理回路
や機能回路の配置、結線パターンの配置の夫々はコンピ
ュータを利用した自動配置配線システム（ＤＡ）の支援
により自動的に行われる。
る回路の種類が異なる場合においてもバッファ回路１１
、基本セル１２の夫々の配置は基本的に同一であり、こ
の基本セル１２を利用して論理回路や機能回路を配置し
、かつこの論理回路や機能回路の結線パターンを配置す
ることにより、種々の回路を搭載できる。前記論理回路
や機能回路の配置、結線パターンの配置の夫々はコンピ
ュータを利用した自動配置配線システム（ＤＡ）の支援
により自動的に行われる。
【００８７】このように、ｐ− 型半導体基板２０の主
面に配列された複数の半導体素子間が、この半導体素子
の上層に積層される複数層の配線層に形成される配線を
介して結線されるゲートアレイ方式を採用する半導体集
積回路装置２において、前記ｐ− 型半導体基板２０の
主面側からその上部に向って少なくとも下段配線層（第
１層目配線層）、中段配線層（第２層目配線層〜第５層
目配線層）、上段配線層（第６層目配線層）の３種類の
配線層を順次積層し、前記複数層の配線層（本実施例で
は６層）を構成し、この複数層の配線層のうち下段配線
層に、前記中段配線層に配置される配線３６若しくは４
０（又は４３若しくは４６）に比べて、単位面積当りの
許容電流密度が高い導電材料で形成された配線３２を構
成するとともに、この配線３２の配線幅方向の断面積と
許容電流密度との積を、前記配線３６若しくは４０の配
線幅方向の断面積と許容電流密度との積に対してほぼ等
しく構成し、前記上段配線層に、前記中段配線層に配置
される配線３６若しくは４０（又は４３若しくは４６）
に比べて、比抵抗値が小さい導電材料で形成された配線
４９を構成するとともに、この配線４９の配線幅方向の
断面積を、前記配線３６若しくは４０の断面積に比べて
大きく構成する。前記複数層の配線層の下段配線層の配
線３２は高融点金属配線又は高融点金属系配線を主体に
構成され、前記中段配線層の配線３６若しくは４０はア
ルミニウム配線又はアルミニウム合金配線を主体に構成
され、前記上段配線層の配線４９はＣｕ膜又はＣｕ合金
膜を主体に構成される。この構成により、前記複数層の
配線層の下段配線層に構成される配線３２は、中段配線
層の配線３６若しくは４０に対して、許容電流密度が高
い導電材料を使用したので、ＥＭＤ耐性及びＳＭＤ耐性
を向上し、半導体集積回路装置２の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線３２の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置２の集積度を向上
でき、上段配線層に構成される配線４９は、中段配線層
の配線３６若しくは４０（又は４３若しくは４６）に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される配
線３２に伝達される信号の伝達速度を補い、半導体集積
回路装置２の回路動作速度の高速化を図れる。
面に配列された複数の半導体素子間が、この半導体素子
の上層に積層される複数層の配線層に形成される配線を
介して結線されるゲートアレイ方式を採用する半導体集
積回路装置２において、前記ｐ− 型半導体基板２０の
主面側からその上部に向って少なくとも下段配線層（第
１層目配線層）、中段配線層（第２層目配線層〜第５層
目配線層）、上段配線層（第６層目配線層）の３種類の
配線層を順次積層し、前記複数層の配線層（本実施例で
は６層）を構成し、この複数層の配線層のうち下段配線
層に、前記中段配線層に配置される配線３６若しくは４
０（又は４３若しくは４６）に比べて、単位面積当りの
許容電流密度が高い導電材料で形成された配線３２を構
成するとともに、この配線３２の配線幅方向の断面積と
許容電流密度との積を、前記配線３６若しくは４０の配
線幅方向の断面積と許容電流密度との積に対してほぼ等
しく構成し、前記上段配線層に、前記中段配線層に配置
される配線３６若しくは４０（又は４３若しくは４６）
に比べて、比抵抗値が小さい導電材料で形成された配線
４９を構成するとともに、この配線４９の配線幅方向の
断面積を、前記配線３６若しくは４０の断面積に比べて
大きく構成する。前記複数層の配線層の下段配線層の配
線３２は高融点金属配線又は高融点金属系配線を主体に
構成され、前記中段配線層の配線３６若しくは４０はア
ルミニウム配線又はアルミニウム合金配線を主体に構成
され、前記上段配線層の配線４９はＣｕ膜又はＣｕ合金
膜を主体に構成される。この構成により、前記複数層の
配線層の下段配線層に構成される配線３２は、中段配線
層の配線３６若しくは４０に対して、許容電流密度が高
い導電材料を使用したので、ＥＭＤ耐性及びＳＭＤ耐性
を向上し、半導体集積回路装置２の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線３２の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置２の集積度を向上
でき、上段配線層に構成される配線４９は、中段配線層
の配線３６若しくは４０（又は４３若しくは４６）に対
して、比抵抗値を小さくしかつ断面積を大きくしたので
、信号伝達速度の高速化特に下段配線層に構成される配
線３２に伝達される信号の伝達速度を補い、半導体集積
回路装置２の回路動作速度の高速化を図れる。
【００８８】また、前記複数層の配線層の下段配線層の
配線３２はＣＶＤ法で堆積された高融点金属配線又は高
融点金属系配線を主体に構成される。この構成により、
前記半導体素子と配線３２との接続部分（例えば、ＭＩ
ＳＦＥＴＱの場合、領域２７若しくは２８と配線３２と
の接続部分、又はゲート電極２６である下層配線とその
上層配線に相当する配線３２との接続部分）等、段差部
分での前記配線３２のステップカバレッジを向上し、配
線３２の断面積の縮小や断線を低減できるので、配線３
２の微細化を図れ、半導体集積回路装置２の集積度をよ
り向上できる。
配線３２はＣＶＤ法で堆積された高融点金属配線又は高
融点金属系配線を主体に構成される。この構成により、
前記半導体素子と配線３２との接続部分（例えば、ＭＩ
ＳＦＥＴＱの場合、領域２７若しくは２８と配線３２と
の接続部分、又はゲート電極２６である下層配線とその
上層配線に相当する配線３２との接続部分）等、段差部
分での前記配線３２のステップカバレッジを向上し、配
線３２の断面積の縮小や断線を低減できるので、配線３
２の微細化を図れ、半導体集積回路装置２の集積度をよ
り向上できる。
【００８９】また、前記複数層の配線層の中段配線層で
ある第２層目配線層に配置される配線３６、第３層目配
線層に配置される配線４０の夫々は、バリアメタル膜（
ＴｉＷ膜）とＡｌ−Ｃｕ−Ｓｉ膜（又はＡｌ膜若しくは
Ａｌ−Ｓｉ膜）とを積層した積層膜で構成される。この
構成により、前記配線３６、４０の夫々のＡｌ−Ｃｕ−
Ｓｉ膜のＥＭＤ耐性或いはＳＭＤ耐性を前記バリアメタ
ル膜で補うことができるので、前記中段配線層の配線３
６、４０の夫々の微細化が図れ、半導体集積回路装置２
の集積度をさらに向上できる。
ある第２層目配線層に配置される配線３６、第３層目配
線層に配置される配線４０の夫々は、バリアメタル膜（
ＴｉＷ膜）とＡｌ−Ｃｕ−Ｓｉ膜（又はＡｌ膜若しくは
Ａｌ−Ｓｉ膜）とを積層した積層膜で構成される。この
構成により、前記配線３６、４０の夫々のＡｌ−Ｃｕ−
Ｓｉ膜のＥＭＤ耐性或いはＳＭＤ耐性を前記バリアメタ
ル膜で補うことができるので、前記中段配線層の配線３
６、４０の夫々の微細化が図れ、半導体集積回路装置２
の集積度をさらに向上できる。
【００９０】また、ｐ− 型半導体基板２０の主面に配
置された複数の半導体素子で基本セル１２若しくは回路
（論理回路又は機能回路１４〜１８）が構成され、この
基本セル１２内若しくは回路内の半導体素子間、前記基
本セル１２間若しくは回路間の夫々がその上層に積層さ
れる複数層の配線層に形成される配線で結線される、ゲ
ートアレイ方式を採用する半導体集積回路装置２におい
て、前記基本セル１２内若しくは回路内の半導体素子間
が前記複数層の配線層の下段配線層（第１層目配線層）
に構成される配線３２で結線され、前記基本セル１２間
若しくは回路間のうち一部が中段配線層（第２層目配線
層〜第５層目配線層）に構成される配線３６、４０、４
３又は４６で結線されるとともに、前記基本セル１２間
若しくは回路間のうちの一部を結線する配線３６、４０
、４３又は４６の配線長に比べて長くなる他部の基本セ
ル１２間若しくは回路間が上段配線層（第６層目配線層
）に構成される配線４９で結線される。この構成により
、前述の効果の他に、前記基本セル１２内若しくは回路
内の半導体素子間を結線する下段配線層の配線（セル内
配線若しくは回路ブロック内配線）３２の微細化が図れ
、基本セル１２若しくは回路の占有面積を縮小して半導
体集積回路装置２の集積度を向上できる、又は結線本数
を増加して結線自由度を向上できるとともに、前記基本
セル１２間若しくは回路間のうち最も配線長が長いもの
は最も抵抗値が小さい上段配線層の配線４９で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置２の回路動作速度の高速化を図れる。
置された複数の半導体素子で基本セル１２若しくは回路
（論理回路又は機能回路１４〜１８）が構成され、この
基本セル１２内若しくは回路内の半導体素子間、前記基
本セル１２間若しくは回路間の夫々がその上層に積層さ
れる複数層の配線層に形成される配線で結線される、ゲ
ートアレイ方式を採用する半導体集積回路装置２におい
て、前記基本セル１２内若しくは回路内の半導体素子間
が前記複数層の配線層の下段配線層（第１層目配線層）
に構成される配線３２で結線され、前記基本セル１２間
若しくは回路間のうち一部が中段配線層（第２層目配線
層〜第５層目配線層）に構成される配線３６、４０、４
３又は４６で結線されるとともに、前記基本セル１２間
若しくは回路間のうちの一部を結線する配線３６、４０
、４３又は４６の配線長に比べて長くなる他部の基本セ
ル１２間若しくは回路間が上段配線層（第６層目配線層
）に構成される配線４９で結線される。この構成により
、前述の効果の他に、前記基本セル１２内若しくは回路
内の半導体素子間を結線する下段配線層の配線（セル内
配線若しくは回路ブロック内配線）３２の微細化が図れ
、基本セル１２若しくは回路の占有面積を縮小して半導
体集積回路装置２の集積度を向上できる、又は結線本数
を増加して結線自由度を向上できるとともに、前記基本
セル１２間若しくは回路間のうち最も配線長が長いもの
は最も抵抗値が小さい上段配線層の配線４９で結線し、
配線抵抗値を低減できるので、信号伝達速度を速め、半
導体集積回路装置２の回路動作速度の高速化を図れる。
【００９１】本発明は、ゲートアレイ方式を採用する半
導体集積回路装置２において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
導体集積回路装置２において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
【００９２】（実 施 例 ２）本実施例２は、スタン
ダードセル方式を採用する半導体集積回路装置に本発明
を適用した、本発明の第２実施例である。
ダードセル方式を採用する半導体集積回路装置に本発明
を適用した、本発明の第２実施例である。
【００９３】本発明の実施例２であるスタンダードセル
方式を採用した半導体集積回路装置の構成を図５（チッ
プレイアウト図）で示す。
方式を採用した半導体集積回路装置の構成を図５（チッ
プレイアウト図）で示す。
【００９４】図５に示すように、スタンダードセル方式
を採用する半導体集積回路装置２は、バッファ回路１１
で周囲を囲まれた回路領域内に機能回路ブロック６０、
６１の夫々が配置される。機能回路ブロック６０は、予
じめ基本設計がなされたＲＡＭ、ＲＯＭ等の固定回路ブ
ロックであり、本実施例の場合、回路領域の上側、下側
の夫々に２個づつ、合計４個配置される。機能回路ブロ
ック６１は、ゲートアレイ部であり、種々の論理回路や
機能回路を配置できる。機能回路ブロック６１は、回路
領域の中央部分に配置され、上側、下側の夫々に機能回
路ブロック６０が配置されているので、横方向に長く縦
方向に短い長方形状で構成される。
を採用する半導体集積回路装置２は、バッファ回路１１
で周囲を囲まれた回路領域内に機能回路ブロック６０、
６１の夫々が配置される。機能回路ブロック６０は、予
じめ基本設計がなされたＲＡＭ、ＲＯＭ等の固定回路ブ
ロックであり、本実施例の場合、回路領域の上側、下側
の夫々に２個づつ、合計４個配置される。機能回路ブロ
ック６１は、ゲートアレイ部であり、種々の論理回路や
機能回路を配置できる。機能回路ブロック６１は、回路
領域の中央部分に配置され、上側、下側の夫々に機能回
路ブロック６０が配置されているので、横方向に長く縦
方向に短い長方形状で構成される。
【００９５】このように長方形状で構成される機能回路
ブロック６１は、図６（Ａ）乃至図６（Ｂ）（各配線層
の結線パターン図）に示すように、例えば４層の配線層
で構成される。
ブロック６１は、図６（Ａ）乃至図６（Ｂ）（各配線層
の結線パターン図）に示すように、例えば４層の配線層
で構成される。
【００９６】図６（Ａ）に示すように、第１層目配線層
６１Ａは配線３２が配置される。配線３２は、前記実施
例１の第１層目配線層に配置される配線３２と同様に、
ＣＶＤ法で堆積されたＷ膜で形成される。配線３２は、
基本的に基本セル内配線として構成され、微細化され、
ＥＭＤ耐性及びＳＭＤ耐性が高くされる。
６１Ａは配線３２が配置される。配線３２は、前記実施
例１の第１層目配線層に配置される配線３２と同様に、
ＣＶＤ法で堆積されたＷ膜で形成される。配線３２は、
基本的に基本セル内配線として構成され、微細化され、
ＥＭＤ耐性及びＳＭＤ耐性が高くされる。
【００９７】第２層目配線層６１Ｂは、図６（Ｂ）に示
すように、配線３６が配置される。配線３６は、前記実
施例１の第２層目配線層に配置される配線３６（又は配
線４３）と同様に、Ａｌ膜を主体に構成され、横方向専
用配線として構成される。第３層目配線層６１Ｃは、図
６（Ｃ）に示すように、配線４０が配置される。配線４
０は、前記実施例１の第３層目配線層に配置される配線
４０（又は配線４６）と同様に、Ａｌ膜を主体に構成さ
れ、縦方向専用配線として構成される。
すように、配線３６が配置される。配線３６は、前記実
施例１の第２層目配線層に配置される配線３６（又は配
線４３）と同様に、Ａｌ膜を主体に構成され、横方向専
用配線として構成される。第３層目配線層６１Ｃは、図
６（Ｃ）に示すように、配線４０が配置される。配線４
０は、前記実施例１の第３層目配線層に配置される配線
４０（又は配線４６）と同様に、Ａｌ膜を主体に構成さ
れ、縦方向専用配線として構成される。
【００９８】第４層目配線層６１Ｄは、図６（Ｄ）に示
すように、配線４３が配置される。配線４３は、前記実
施例１の第４層目配線層に配置される配線４３（又は配
線４９）と同様に、Ａｌを主体に構成され、横方向専用
配線として構成される。
すように、配線４３が配置される。配線４３は、前記実
施例１の第４層目配線層に配置される配線４３（又は配
線４９）と同様に、Ａｌを主体に構成され、横方向専用
配線として構成される。
【００９９】図６（Ａ）乃至図６（Ｄ）に示すように、
機能回路ブロック６１は、横方向に長い長方形状で構成
されるので、横方向専用配線の需要頻度が高くなり、縦
方向専用配線である第３層目配線層に配置される配線４
０に比べて、横方向専用配線である第２層目配線層に配
置される配線３６と第４層目配線層に配置される配線４
３との合計の本数は多く設定される。
機能回路ブロック６１は、横方向に長い長方形状で構成
されるので、横方向専用配線の需要頻度が高くなり、縦
方向専用配線である第３層目配線層に配置される配線４
０に比べて、横方向専用配線である第２層目配線層に配
置される配線３６と第４層目配線層に配置される配線４
３との合計の本数は多く設定される。
【０１００】つまり、本実施例のスタンダードセル方式
を採用する半導体集積回路装置２は、機能回路ブロック
６１において、横方向専用配線の使用頻度に応じて配線
本数を増加することを特徴とする。
を採用する半導体集積回路装置２は、機能回路ブロック
６１において、横方向専用配線の使用頻度に応じて配線
本数を増加することを特徴とする。
【０１０１】（実 施 例 ３）本実施例３は、ゲート
アレイ方式を採用する半導体集積回路装置に本発明を適
用した、本発明の第３実施例である。
アレイ方式を採用する半導体集積回路装置に本発明を適
用した、本発明の第３実施例である。
【０１０２】本発明の実施例３である、ゲートアレイ方
式を採用した半導体集積回路装置の構成について、図８
（チップレイアウト図）を使用し、簡単に説明する。
式を採用した半導体集積回路装置の構成について、図８
（チップレイアウト図）を使用し、簡単に説明する。
【０１０３】図８に示すように、ゲートアレイ方式を採
用する半導体集積回路装置２は平面がほぼ正方形状で構
成される。この半導体集積回路装置２の正方形状の辺に
沿った素子形成面の周辺領域には複数個の外部端子を含
むバッファ回路１６が配列される。バッファ回路１６は
、詳細な構成を示していないが、前記実施例１と同様に
、入力バッファ回路セル及び出力バッファ回路セルが配
置され、結線の組み替えにより入力バッファ回路、出力
バッファ回路のいずれかを構成できる。
用する半導体集積回路装置２は平面がほぼ正方形状で構
成される。この半導体集積回路装置２の正方形状の辺に
沿った素子形成面の周辺領域には複数個の外部端子を含
むバッファ回路１６が配列される。バッファ回路１６は
、詳細な構成を示していないが、前記実施例１と同様に
、入力バッファ回路セル及び出力バッファ回路セルが配
置され、結線の組み替えにより入力バッファ回路、出力
バッファ回路のいずれかを構成できる。
【０１０４】前記バッファ回路１６よりも内側の領域内
において、半導体集積回路装置２の素子形成面の中央部
分には回路領域が構成される。この回路領域は行列方向
に複数個の基本セル１３ａが配置される。基本セル１３
ａは、これに限定されないが、１組若しくは複数組の相
補型ＭＩＳＦＥＴ、又は１個若しくは複数個のバイポー
ラトランジスタ、又は１組若しくは複数組の相補型ＭＩ
ＳＦＥＴ及びバイポーラトランジスタを主体に構成され
る。基本セル１３ａは、結線の組み替えにより、論理回
路や機能回路を構成できる。
において、半導体集積回路装置２の素子形成面の中央部
分には回路領域が構成される。この回路領域は行列方向
に複数個の基本セル１３ａが配置される。基本セル１３
ａは、これに限定されないが、１組若しくは複数組の相
補型ＭＩＳＦＥＴ、又は１個若しくは複数個のバイポー
ラトランジスタ、又は１組若しくは複数組の相補型ＭＩ
ＳＦＥＴ及びバイポーラトランジスタを主体に構成され
る。基本セル１３ａは、結線の組み替えにより、論理回
路や機能回路を構成できる。
【０１０５】本実施例の半導体集積回路装置２は、論理
部１３及びメモリ集合部１４Ｍを備えた特定用途向けの
半導体集積回路装置であって、ＡＳＩＣともよばれる。 前記論理部１３は、必要な領域に基本セル１３ａが規則
正しく配列され、この基本セル１３ａでゲートアレイ列
１３ｂが構成され、さらに配線を通すためのスペースが
必要に応じて構成されており、ゲートアレイ方式で結線
される。メモリ集合部１４Ｍは行デコーダ１５ａ、列デ
コーダ１５ｂ及びメモリセルアレイ１５ｃを備えて構成
される。
部１３及びメモリ集合部１４Ｍを備えた特定用途向けの
半導体集積回路装置であって、ＡＳＩＣともよばれる。 前記論理部１３は、必要な領域に基本セル１３ａが規則
正しく配列され、この基本セル１３ａでゲートアレイ列
１３ｂが構成され、さらに配線を通すためのスペースが
必要に応じて構成されており、ゲートアレイ方式で結線
される。メモリ集合部１４Ｍは行デコーダ１５ａ、列デ
コーダ１５ｂ及びメモリセルアレイ１５ｃを備えて構成
される。
【０１０６】次に、前記ゲートアレイ方式を採用する半
導体集積回路装置２の具体的な断面構造について、図７
（要部断面図）を使用して説明する。
導体集積回路装置２の具体的な断面構造について、図７
（要部断面図）を使用して説明する。
【０１０７】図７に示すように、半導体集積回路装置２
は単結晶珪素からなるｐ− 型半導体基板２０の主面上
にｎ− 型エピタキシャル層２０Ｅを成長した半導体基
体を主体に構成される。この半導体基体のｎ− 型エピ
タキシャル層２０Ｅのうち、バイポーラトランジスタの
領域を除き、一部の領域にはｎ型ウエル領域２１、他部
の領域にはｐ型ウエル領域２２の夫々が構成される。ま
た、ｐ− 型半導体基板２０、ｎ型ウエル領域２１の夫
々の間には埋込型ｎ＋ 型半導体領域２１Ｎが構成され
、ｐ− 型半導体基板２０、ｐ型ウエル領域２２の夫々
の間には埋込型ｐ＋ 型半導体領域２２Ｐが構成される
。
は単結晶珪素からなるｐ− 型半導体基板２０の主面上
にｎ− 型エピタキシャル層２０Ｅを成長した半導体基
体を主体に構成される。この半導体基体のｎ− 型エピ
タキシャル層２０Ｅのうち、バイポーラトランジスタの
領域を除き、一部の領域にはｎ型ウエル領域２１、他部
の領域にはｐ型ウエル領域２２の夫々が構成される。ま
た、ｐ− 型半導体基板２０、ｎ型ウエル領域２１の夫
々の間には埋込型ｎ＋ 型半導体領域２１Ｎが構成され
、ｐ− 型半導体基板２０、ｐ型ウエル領域２２の夫々
の間には埋込型ｐ＋ 型半導体領域２２Ｐが構成される
。
【０１０８】前述の論理部１３の基本セル１３ａ又はメ
モリ集合部１４Ｍを構成する相補型ＭＩＳＦＥＴのｎチ
ャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ
の夫々は前記実施例１と同様の構造で構成される。
モリ集合部１４Ｍを構成する相補型ＭＩＳＦＥＴのｎチ
ャネルＭＩＳＦＥＴＱｎ、ｐチャネルＭＩＳＦＥＴＱｐ
の夫々は前記実施例１と同様の構造で構成される。
【０１０９】前述の基本セル１３ａを構成するバイポー
ラトランジスタＴｒは、素子分離絶縁膜２３で周囲を囲
まれた領域内において、ｐ− 型半導体基板２０の主面
上にｎ型コレクタ領域、ｐ型ベース領域、ｎ型エミッタ
領域の夫々の動作領域を順次配列した縦型構造のｎｐｎ
型で構成される。
ラトランジスタＴｒは、素子分離絶縁膜２３で周囲を囲
まれた領域内において、ｐ− 型半導体基板２０の主面
上にｎ型コレクタ領域、ｐ型ベース領域、ｎ型エミッタ
領域の夫々の動作領域を順次配列した縦型構造のｎｐｎ
型で構成される。
【０１１０】バイポーラトランジスタＴｒのｎ型コレク
タ領域は、真性コレクタ領域に相当するｎ− 型エピタ
キシャル層２０Ｅ、グラフトコレクタ領域に相当する外
部コレクタ電位引出し用ｎ＋ 型半導体領域６６及び埋
込型ｎ＋ 型半導体領域２１Ｎの夫々で構成される。ｐ
型ベース領域は真性ベース領域６２及び外部ベース領域
６３で構成される。ｎ型エミッタ領域はｎ＋ 型半導体
領域６１で構成される。
タ領域は、真性コレクタ領域に相当するｎ− 型エピタ
キシャル層２０Ｅ、グラフトコレクタ領域に相当する外
部コレクタ電位引出し用ｎ＋ 型半導体領域６６及び埋
込型ｎ＋ 型半導体領域２１Ｎの夫々で構成される。ｐ
型ベース領域は真性ベース領域６２及び外部ベース領域
６３で構成される。ｎ型エミッタ領域はｎ＋ 型半導体
領域６１で構成される。
【０１１１】前記ｐ型ベース領域の外部ベース領域６３
にはベース引出用電極６４が電気的に接続され、ｎ型エ
ミッタ領域のｎ＋ 型半導体領域６１にはエミッタ引出
用電極６５が電気的に接続される。このベース引出用電
極６４、エミッタ引出用電極６５の夫々は、例えば多結
晶珪素膜、高融点金属膜若しくは高融点金属珪化膜の単
層、又は多結晶珪素膜上に高融点金属膜若しくは高融点
金属珪化膜を積層した複合膜で構成される。
にはベース引出用電極６４が電気的に接続され、ｎ型エ
ミッタ領域のｎ＋ 型半導体領域６１にはエミッタ引出
用電極６５が電気的に接続される。このベース引出用電
極６４、エミッタ引出用電極６５の夫々は、例えば多結
晶珪素膜、高融点金属膜若しくは高融点金属珪化膜の単
層、又は多結晶珪素膜上に高融点金属膜若しくは高融点
金属珪化膜を積層した複合膜で構成される。
【０１１２】前記基本セル１３ａ及びメモリ集合部１４
Ｍを構成する相補型ＭＩＳＦＥＴ及びバイポーラトラン
ジスタＴｒ等の半導体素子上には、この配線層数に限定
されないが、４層の配線層が積層され構成される。
Ｍを構成する相補型ＭＩＳＦＥＴ及びバイポーラトラン
ジスタＴｒ等の半導体素子上には、この配線層数に限定
されないが、４層の配線層が積層され構成される。
【０１１３】前記ｐ− 型半導体基板２０の主面側に最
も近い第１層目配線層には配線３２が配置される。配線
３２は、層間絶縁膜３０に形成された接続孔３１を通し
て基本セル１３ａ、メモリ集合部１４Ｍの夫々の半導体
素子間を電気的に接続する。具体的に、配線３２はｎチ
ャネルＭＩＳＦＥＴＱｎのｎ＋ 型半導体領域２７、ｐ
チャネルＭＩＳＦＥＴＱｐのｐ＋ 型半導体領域２８、
それぞれのゲート電極２６、ベース引出用電極６４、エ
ミッタ引出用電極６５、外部コレクタ電位引出し用ｎ＋
型半導体領域６６のいずれかに接続される。配線３２
は、基本的に基本セル１３ａ内の半導体素子間、隣接す
る基本セル１３ａ間等を結線する所謂基本セル内配線、
行デコーダ１５ａ、列デコーダ１５ｂの夫々の半導体素
子間の結線、メモリセルアレイ１５ｃ内のメモリセル選
択用のビット線（又はワード線）として構成される。
も近い第１層目配線層には配線３２が配置される。配線
３２は、層間絶縁膜３０に形成された接続孔３１を通し
て基本セル１３ａ、メモリ集合部１４Ｍの夫々の半導体
素子間を電気的に接続する。具体的に、配線３２はｎチ
ャネルＭＩＳＦＥＴＱｎのｎ＋ 型半導体領域２７、ｐ
チャネルＭＩＳＦＥＴＱｐのｐ＋ 型半導体領域２８、
それぞれのゲート電極２６、ベース引出用電極６４、エ
ミッタ引出用電極６５、外部コレクタ電位引出し用ｎ＋
型半導体領域６６のいずれかに接続される。配線３２
は、基本的に基本セル１３ａ内の半導体素子間、隣接す
る基本セル１３ａ間等を結線する所謂基本セル内配線、
行デコーダ１５ａ、列デコーダ１５ｂの夫々の半導体素
子間の結線、メモリセルアレイ１５ｃ内のメモリセル選
択用のビット線（又はワード線）として構成される。
【０１１４】配線３２は、前記実施例１と同様に、例え
ば、ＣＶＤ法で堆積されたＷ膜で形成され、配線幅が
１．０［μｍ］、膜厚が５００［ｎｍ］、配線ピッチが
２．０［μｍ］で形成される。
ば、ＣＶＤ法で堆積されたＷ膜で形成され、配線幅が
１．０［μｍ］、膜厚が５００［ｎｍ］、配線ピッチが
２．０［μｍ］で形成される。
【０１１５】第２層目配線層には配線３６が配置される
。配線３６は、層間絶縁膜３３に形成された接続孔３４
を通して、第１層目配線層に配置される配線３２に電気
的に接続される。配線３６は、論理部１３では基本的に
比較的近い位置に配置された基本セル１３ａ間、若しく
は基本セル１３ａで形成される回路間を結線する所謂基
本セル間配線として、メモリ集合部１４Ｍでは行デコー
ダ１５ａ、列デコーダ１５ｂ内の比較的近い位置に配置
された回路間、又はメモリセルアレイ１５ｃ内のメモリ
セル選択用のワード線（又はビット線）、さらにこれら
各々のブロック間の接続用配線として構成される。ゲー
トアレイ部分において、配線３６は、前記図８中、回路
領域を左右方向に延在する横方向専用配線として構成さ
れる。
。配線３６は、層間絶縁膜３３に形成された接続孔３４
を通して、第１層目配線層に配置される配線３２に電気
的に接続される。配線３６は、論理部１３では基本的に
比較的近い位置に配置された基本セル１３ａ間、若しく
は基本セル１３ａで形成される回路間を結線する所謂基
本セル間配線として、メモリ集合部１４Ｍでは行デコー
ダ１５ａ、列デコーダ１５ｂ内の比較的近い位置に配置
された回路間、又はメモリセルアレイ１５ｃ内のメモリ
セル選択用のワード線（又はビット線）、さらにこれら
各々のブロック間の接続用配線として構成される。ゲー
トアレイ部分において、配線３６は、前記図８中、回路
領域を左右方向に延在する横方向専用配線として構成さ
れる。
【０１１６】この配線３６は、前記実施例１と同様に、
例えば、ＴｉＮ膜、Ａｌ−Ｃｕ−Ｓｉ膜、ＴｉＮ膜の夫
々を順次積層した複合膜で形成され、配線幅が１．０〜
１．５［μｍ］、膜厚が １．０［μｍ］、配線ピッチ
が ２．５［μｍ］で形成される。
例えば、ＴｉＮ膜、Ａｌ−Ｃｕ−Ｓｉ膜、ＴｉＮ膜の夫
々を順次積層した複合膜で形成され、配線幅が１．０〜
１．５［μｍ］、膜厚が １．０［μｍ］、配線ピッチ
が ２．５［μｍ］で形成される。
【０１１７】前記配線３２、配線３６の夫々の接続は接
続孔３４内に埋込まれた埋込導電層３５を介在して行わ
れる。埋込導電層３５は例えば選択ＣＶＤ法で接続孔３
４内に選択的に堆積されたＷ膜で形成される。
続孔３４内に埋込まれた埋込導電層３５を介在して行わ
れる。埋込導電層３５は例えば選択ＣＶＤ法で接続孔３
４内に選択的に堆積されたＷ膜で形成される。
【０１１８】第３層目配線層には配線４０が配置される
。配線４０は、層間絶縁膜３７に形成された接続孔３８
を通して第２層目配線層に配置される配線３６に電気的
に接続される。配線４０は、前記第２層目配線層に配置
される配線３６と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル１３ａ間若しくは回路
間を結線する基本セル間配線、メモリセルアレイ１５ｃ
内のメモリセル選択用のワード線（又はビット線）の配
線抵抗を実質的に低減するための補強用シャント配線の
夫々として構成される。配線４０は、前記図８中、回路
領域を配線３６と交差して上下方向に延在する縦方向専
用配線を主体として構成される（縦方向及び横方向にベ
ンドする配線も配置可能）。
。配線４０は、層間絶縁膜３７に形成された接続孔３８
を通して第２層目配線層に配置される配線３６に電気的
に接続される。配線４０は、前記第２層目配線層に配置
される配線３６と実質的に同様の構造で構成され、比較
的近い位置に配置された基本セル１３ａ間若しくは回路
間を結線する基本セル間配線、メモリセルアレイ１５ｃ
内のメモリセル選択用のワード線（又はビット線）の配
線抵抗を実質的に低減するための補強用シャント配線の
夫々として構成される。配線４０は、前記図８中、回路
領域を配線３６と交差して上下方向に延在する縦方向専
用配線を主体として構成される（縦方向及び横方向にベ
ンドする配線も配置可能）。
【０１１９】前記配線３６、配線４０の夫々の接続は接
続孔３８内に埋込まれた埋込導電層３９を介在して行わ
れる。埋込導電層３９は、前記埋込導電層３５と同様に
、例えば選択ＣＶＤ法で堆積されたＷ膜で形成される。
続孔３８内に埋込まれた埋込導電層３９を介在して行わ
れる。埋込導電層３９は、前記埋込導電層３５と同様に
、例えば選択ＣＶＤ法で堆積されたＷ膜で形成される。
【０１２０】多層配線層のうち最も最上の配線層となる
第４層目配線層には配線４３が配置される。配線４３は
、層間絶縁膜４１に形成された接続孔４２を通して第３
層目配線層に配置される配線４０に電気的に接続される
。配線４３は、基本的に、長距離に位置する基本セル１
３ａ間、若しくは基本セル１３ａで形成される回路間を
結線する基本セル間配線として構成される。また、配線
４３は、外部端子１０（図７中、右側上部）、電源幹線
、特に高速回路動作を要求されるクロック信号配線、若
しくはクリティカルパス配線としても使用される。配線
４３は、前記図８中、基本的に横方向、縦方向のいずれ
かを自由に延在できる。
第４層目配線層には配線４３が配置される。配線４３は
、層間絶縁膜４１に形成された接続孔４２を通して第３
層目配線層に配置される配線４０に電気的に接続される
。配線４３は、基本的に、長距離に位置する基本セル１
３ａ間、若しくは基本セル１３ａで形成される回路間を
結線する基本セル間配線として構成される。また、配線
４３は、外部端子１０（図７中、右側上部）、電源幹線
、特に高速回路動作を要求されるクロック信号配線、若
しくはクリティカルパス配線としても使用される。配線
４３は、前記図８中、基本的に横方向、縦方向のいずれ
かを自由に延在できる。
【０１２１】前記最上層の第４層目配線層に配置される
配線４３上を含む基板全面上には最終保護膜５０が構成
される。
配線４３上を含む基板全面上には最終保護膜５０が構成
される。
【０１２２】次に、前述のゲートアレイ方式を採用する
半導体集積回路装置２に結線パターンを配置した具体的
な例について、図９（チップレイアウト図の要部拡大図
）を使用して簡単に説明する。
半導体集積回路装置２に結線パターンを配置した具体的
な例について、図９（チップレイアウト図の要部拡大図
）を使用して簡単に説明する。
【０１２３】図９に示す半導体集積回路装置２は、ゲー
トアレイ方式に基づき前述の図８に示す半導体集積回路
装置（ベースチップ）２に基本セル１３ａなどを利用し
て論理回路若しくは機能回路を配置し、さらにメモリ集
合部１４Ｍ内の行デコーダ１５ａ及び列デコーダ１５ｂ
用論理回路とメモリセル選択用のワード線又はビット線
を配置して構成される。図９は、これら回路間に結線パ
ターンを配置したものである。
トアレイ方式に基づき前述の図８に示す半導体集積回路
装置（ベースチップ）２に基本セル１３ａなどを利用し
て論理回路若しくは機能回路を配置し、さらにメモリ集
合部１４Ｍ内の行デコーダ１５ａ及び列デコーダ１５ｂ
用論理回路とメモリセル選択用のワード線又はビット線
を配置して構成される。図９は、これら回路間に結線パ
ターンを配置したものである。
【０１２４】図９に示すように、半導体集積回路装置２
のバッファ回路１６は、入力バッファ回路セル内若しく
は出力バッファ回路セル内の各半導体素子間を第１層目
配線層に配置される配線３２で結線し、入力バッファ回
路若しくは出力バッファ回路のいずれかが構成される。 配線３２は、許容電流密度が高いＷ膜で形成されている
ので、各半導体素子の配置に対応した微細な結線パター
ンで構成でき、ＥＭＤ耐性及びＳＭＤ耐性が高い。また
、配線３２は、ステップカバレッジが高いＣＶＤ法で堆
積したＷ膜で形成されているので、断線不良が発生しな
い。
のバッファ回路１６は、入力バッファ回路セル内若しく
は出力バッファ回路セル内の各半導体素子間を第１層目
配線層に配置される配線３２で結線し、入力バッファ回
路若しくは出力バッファ回路のいずれかが構成される。 配線３２は、許容電流密度が高いＷ膜で形成されている
ので、各半導体素子の配置に対応した微細な結線パター
ンで構成でき、ＥＭＤ耐性及びＳＭＤ耐性が高い。また
、配線３２は、ステップカバレッジが高いＣＶＤ法で堆
積したＷ膜で形成されているので、断線不良が発生しな
い。
【０１２５】前記バッファ回路１６上の領域には、少な
くとも第４層目配線層に配置された配線４３で形成され
る電源幹線が延在する。この電源幹線は、Ａｌ合金膜を
主体に形成され、抵抗値が小さいので電源変動を瞬時に
吸収できる。
くとも第４層目配線層に配置された配線４３で形成され
る電源幹線が延在する。この電源幹線は、Ａｌ合金膜を
主体に形成され、抵抗値が小さいので電源変動を瞬時に
吸収できる。
【０１２６】前記バッファ回路１６の内側の論理部１３
には複数個の機能回路（回路ブロック）１４、１５、１
６、１７及び１８が配置される。この機能回路１４〜１
８の夫々は、１個又は複数個の基本セル１３ａを利用し
て構成される。基本セル１３ａ内の各半導体素子間は、
バッファ回路１６と実質的に同様に、第１層目配線層に
配置される配線３２で結線される。基本セル１３ａのｎ
チャネルＭＩＳＦＥＴＱｎ上を延在する基準電源配線、
ｐチャネルＭＩＳＦＥＴＱｐ上を延在する電源配線の夫
々は同様に第１層目配線層に配置される配線３２で各素
子に結線される。機能回路１４〜１８の夫々の内部にお
いて、隣接する基本セル１３ａ（例えば基本セル１３ａ
で形成される論理回路の出力が隣接する他の基本セル１
３ａで形成される論理回路の入力となる場合等）間は配
線３２で結線される。
には複数個の機能回路（回路ブロック）１４、１５、１
６、１７及び１８が配置される。この機能回路１４〜１
８の夫々は、１個又は複数個の基本セル１３ａを利用し
て構成される。基本セル１３ａ内の各半導体素子間は、
バッファ回路１６と実質的に同様に、第１層目配線層に
配置される配線３２で結線される。基本セル１３ａのｎ
チャネルＭＩＳＦＥＴＱｎ上を延在する基準電源配線、
ｐチャネルＭＩＳＦＥＴＱｐ上を延在する電源配線の夫
々は同様に第１層目配線層に配置される配線３２で各素
子に結線される。機能回路１４〜１８の夫々の内部にお
いて、隣接する基本セル１３ａ（例えば基本セル１３ａ
で形成される論理回路の出力が隣接する他の基本セル１
３ａで形成される論理回路の入力となる場合等）間は配
線３２で結線される。
【０１２７】前記機能回路１４〜１８の夫々の内部にお
いて、比較的近い位置に配置される基本セル１３ａ間は
、又は比較的近い位置に配置される機能回路１４と１５
との間若しくは１４と１６との間は、第２層目配線層、
第３層目配線層の夫々に配置される配線３６、４０の夫
々を主体に結線される。
いて、比較的近い位置に配置される基本セル１３ａ間は
、又は比較的近い位置に配置される機能回路１４と１５
との間若しくは１４と１６との間は、第２層目配線層、
第３層目配線層の夫々に配置される配線３６、４０の夫
々を主体に結線される。
【０１２８】比較的遠距離に位置する機能回路１７、１
８の夫々の間は第４層目配線層に配置される配線４３を
主体に結線される。配線４３は、Ａｌを主体に形成され
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第４層目配線層に配置される配線４３は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
８の夫々の間は第４層目配線層に配置される配線４３を
主体に結線される。配線４３は、Ａｌを主体に形成され
、しかも最上層の配線層に形成されるので大きな断面積
を確保でき、信号伝達経路での信号の遅延を低減できる
。また、第４層目配線層に配置される配線４３は、特殊
な配線例えばすべての回路の動作速度を律則するクロッ
ク信号配線、全体の回路動作速度を制約するクリティカ
ルパス配線等としても使用される。
【０１２９】メモリ集合部１４Ｍにおいては、第１層目
配線層に配置される配線３２は、行デコーダ１５ａ、列
デコーダ１５ｂの夫々の半導体素子間、及びメモリセル
アレイ１５ｃ内のメモリセル選択用のビット線（又はワ
ード線）として構成される。第２層目配線層に配置され
る配線３６は、行デコーダ１５ａ、列デコーダ１５ｂの
夫々の比較的近い位置に配置された回路間、又はメモリ
セルアレイ１５ｃ内のメモリセル選択用のワード線（又
はビット線）、さらにこれら各々ブロック間及びメモリ
集合部１４Ｍと論理部１３との接続用配線として構成さ
れる。第３層目配線層に配置される配線４０は、メモリ
セルアレイ１５ｃ内のメモリセル選択用のワード線（又
はビット線）の配線抵抗を実質的に低減するための補強
用シャント配線、さらにこれら各々ブロック間及びメモ
リ集合部１４Ｍと論理部１３との接続用配線として構成
される。
配線層に配置される配線３２は、行デコーダ１５ａ、列
デコーダ１５ｂの夫々の半導体素子間、及びメモリセル
アレイ１５ｃ内のメモリセル選択用のビット線（又はワ
ード線）として構成される。第２層目配線層に配置され
る配線３６は、行デコーダ１５ａ、列デコーダ１５ｂの
夫々の比較的近い位置に配置された回路間、又はメモリ
セルアレイ１５ｃ内のメモリセル選択用のワード線（又
はビット線）、さらにこれら各々ブロック間及びメモリ
集合部１４Ｍと論理部１３との接続用配線として構成さ
れる。第３層目配線層に配置される配線４０は、メモリ
セルアレイ１５ｃ内のメモリセル選択用のワード線（又
はビット線）の配線抵抗を実質的に低減するための補強
用シャント配線、さらにこれら各々ブロック間及びメモ
リ集合部１４Ｍと論理部１３との接続用配線として構成
される。
【０１３０】本実施例で説明した半導体集積回路装置２
では、その集積度向上に優れている相補型ＭＩＳＦＥＴ
（ＣＭＯＳデバイス）と、その処理速度の高速化に優れ
ているバイポーラトランジスタ（バイポーラデバイス）
とを組み合わせたＢｉ−ＣＭＯＳ技術が採用される。特
に、ＡＳＩＣ（特定用途向け）のメモリにおいては、メ
モリ集合部１４Ｍを相補型ＭＩＳＦＥＴで高集積に構成
し、特定用途向け機能を達成するための論理部１３内、
高付加容量信号配線の駆動用のトランジスタの夫々をバ
イポーラトランジスタとするＢｉ−ＣＭＯＳゲート構造
の採用が重要となる。
では、その集積度向上に優れている相補型ＭＩＳＦＥＴ
（ＣＭＯＳデバイス）と、その処理速度の高速化に優れ
ているバイポーラトランジスタ（バイポーラデバイス）
とを組み合わせたＢｉ−ＣＭＯＳ技術が採用される。特
に、ＡＳＩＣ（特定用途向け）のメモリにおいては、メ
モリ集合部１４Ｍを相補型ＭＩＳＦＥＴで高集積に構成
し、特定用途向け機能を達成するための論理部１３内、
高付加容量信号配線の駆動用のトランジスタの夫々をバ
イポーラトランジスタとするＢｉ−ＣＭＯＳゲート構造
の採用が重要となる。
【０１３１】前述のメモリ集合部１４Ｍの集積度は、図
９に示すメモリ集合部１４Ｍの面積すなわちメモリ集合
部１４Ｍのメモリセルアレイ１５ｃの縦７１と横７２の
長さで決定されるのみならず、図１０（メモリ集合部の
要部拡大図）に示すメモリセル７３のサイズすなわちメ
モリセル７３の縦７４と横７５の長さで決定される。こ
のメモリ集合部１４Ｍのメモリセルアレイ１５ｃの縦７
１と横７２長さの中に所望のビット構成のメモリセル７
３が配置される。例えば、１０２４ビット×１６ビット
構成とした場合、メモリセル７３はメモリセルアレイ１
５ｃの縦方向に１０２４個配置されるため、メモリセル
７３の縦７４の長さはメモリセルアレイ１５ｃの縦７１
の長さの１０２４分の１以下で構成される。横方向も同
様に構成される。この時、メモリセル７３の縦７４の長
さが最もメモリセルアレイ１５ｃつまりメモリ集合部１
４Ｍの集積度を左右しやすく、縦７４の長さを低減すれ
ば集積度を向上できる。
９に示すメモリ集合部１４Ｍの面積すなわちメモリ集合
部１４Ｍのメモリセルアレイ１５ｃの縦７１と横７２の
長さで決定されるのみならず、図１０（メモリ集合部の
要部拡大図）に示すメモリセル７３のサイズすなわちメ
モリセル７３の縦７４と横７５の長さで決定される。こ
のメモリ集合部１４Ｍのメモリセルアレイ１５ｃの縦７
１と横７２長さの中に所望のビット構成のメモリセル７
３が配置される。例えば、１０２４ビット×１６ビット
構成とした場合、メモリセル７３はメモリセルアレイ１
５ｃの縦方向に１０２４個配置されるため、メモリセル
７３の縦７４の長さはメモリセルアレイ１５ｃの縦７１
の長さの１０２４分の１以下で構成される。横方向も同
様に構成される。この時、メモリセル７３の縦７４の長
さが最もメモリセルアレイ１５ｃつまりメモリ集合部１
４Ｍの集積度を左右しやすく、縦７４の長さを低減すれ
ば集積度を向上できる。
【０１３２】本実施例のメモリ集合部１４Ｍは、情報読
出し動作時において、雑音を低減し、誤動作を低減する
目的で、メモリセルアレイ１５ｃ内の１つのメモリセル
７３の選択方式に２交点方式が採用される。この方式で
は、ビット線とワード線とが交差し、この交点に存在す
るメモリセル７３を選択するため、ビット線を駆動（選
択）する行デコーダ１５ａの駆動回路、ワード線を駆動
すると列デコーダ１５ｂの駆動回路の夫々の配置ピッチ
をメモリセル７３の配置ピッチと一致させなければなら
ない。すなわち、本実施例においては、メモリセル７３
の縦７４の長さと同様に行デコーダ１５ａの駆動回路が
配置されるセルの繰り返しピッチを縮小しなければなら
ない。この時、ビット線の線幅を低減することが有効で
あり、ＥＭＤ耐性やＳＭＤ耐性に対して強い材料すなわ
ち高融点金属配線でビット線（３２）が構成されるので
、線幅を低減しても信頼度上の不良は発生しない。しか
し、この配線材料は配線抵抗が高く、配線信号遅延が発
生するので、前記行デコーダ１５ａ内の駆動回路等の間
を結線する配線若しくは他の機能回路や回路ブロックに
結線するための配線は、上段配線層に構成される第２層
目配線を使用する。また、メモリアドレス選択配線の補
強用シャント配線４０を上段配線層に構成される第２層
目配線層以降の第３層目配線層若しくは第４層目配線層
に形成し、第１層目配線で形成される配線例えばビット
線の配線抵抗を低減する補強用シャント配線を第２層目
配線層に形成してもよい。
出し動作時において、雑音を低減し、誤動作を低減する
目的で、メモリセルアレイ１５ｃ内の１つのメモリセル
７３の選択方式に２交点方式が採用される。この方式で
は、ビット線とワード線とが交差し、この交点に存在す
るメモリセル７３を選択するため、ビット線を駆動（選
択）する行デコーダ１５ａの駆動回路、ワード線を駆動
すると列デコーダ１５ｂの駆動回路の夫々の配置ピッチ
をメモリセル７３の配置ピッチと一致させなければなら
ない。すなわち、本実施例においては、メモリセル７３
の縦７４の長さと同様に行デコーダ１５ａの駆動回路が
配置されるセルの繰り返しピッチを縮小しなければなら
ない。この時、ビット線の線幅を低減することが有効で
あり、ＥＭＤ耐性やＳＭＤ耐性に対して強い材料すなわ
ち高融点金属配線でビット線（３２）が構成されるので
、線幅を低減しても信頼度上の不良は発生しない。しか
し、この配線材料は配線抵抗が高く、配線信号遅延が発
生するので、前記行デコーダ１５ａ内の駆動回路等の間
を結線する配線若しくは他の機能回路や回路ブロックに
結線するための配線は、上段配線層に構成される第２層
目配線を使用する。また、メモリアドレス選択配線の補
強用シャント配線４０を上段配線層に構成される第２層
目配線層以降の第３層目配線層若しくは第４層目配線層
に形成し、第１層目配線で形成される配線例えばビット
線の配線抵抗を低減する補強用シャント配線を第２層目
配線層に形成してもよい。
【０１３３】前記多層の配線層間に構成される層間絶縁
膜３０、３３、３７、４１の夫々は、前述の実施例例１
と基本的に同様に、表面が平坦化される。また、層間絶
縁膜３０、３３、３７、４１の夫々に形成される接続孔
３１、３４、３８、４２の夫々のうち、少なくとも下層
側の接続孔３１、３４、３８の夫々は、異方性エッチン
グで形成し、微細化を図る。
膜３０、３３、３７、４１の夫々は、前述の実施例例１
と基本的に同様に、表面が平坦化される。また、層間絶
縁膜３０、３３、３７、４１の夫々に形成される接続孔
３１、３４、３８、４２の夫々のうち、少なくとも下層
側の接続孔３１、３４、３８の夫々は、異方性エッチン
グで形成し、微細化を図る。
【０１３４】前述の半導体集積回路装置２は、搭載され
る回路の種類が異なる場合においてもバッファ回路１６
、基本セル１３ａの夫々の配置は基本的に同一であり、
この基本セル１３ａを利用して論理回路や機能回路を配
置し、かつこの論理回路や機能回路の結線パターンを配
置することにより、種々の回路を搭載できる。前記論理
回路や機能回路の配置、結線パターンの配置の夫々はコ
ンピュータを利用した自動配置配線システムの支援によ
り自動的に行われる。
る回路の種類が異なる場合においてもバッファ回路１６
、基本セル１３ａの夫々の配置は基本的に同一であり、
この基本セル１３ａを利用して論理回路や機能回路を配
置し、かつこの論理回路や機能回路の結線パターンを配
置することにより、種々の回路を搭載できる。前記論理
回路や機能回路の配置、結線パターンの配置の夫々はコ
ンピュータを利用した自動配置配線システムの支援によ
り自動的に行われる。
【０１３５】このように、半導体基体（２０及び２０Ｅ
）の主面に配列された複数の半導体素子間が、この半導
体素子の上層に積層される複数層の配線層に形成される
配線を介して結線されるゲートアレイ方式を採用する半
導体集積回路装置２において、前記半導体基体の主面側
からその上部に向って、少なくとも下段配線層（第１層
目配線層）、上段配線層（第２層目配線層〜第４層目配
線層）の２種類の配線層を順次積層し、前記複数層の配
線層（本実施例では４層）を構成し、この複数層の配線
層のうち下段配線層に、前記上段配線層に配置される配
線３６、４０若しくは４３に比べて、単位面積当りの許
容電流密度が高い導電材料で形成された配線３２を構成
するとともに、この配線３２の配線幅方向の断面積と許
容電流密度との積を、前記配線３６、４０若しくは４３
の配線幅方向の断面積と許容電流密度との積に対してほ
ぼ等しく構成する。前記複数層の配線層の下段配線層の
配線３２は高融点金属配線又は高融点金属系配線を主体
に構成され、前記上段配線層の配線３６、４０若しくは
４３はアルミニウム配線又はアルミニウム合金配線を主
体に構成される。この構成により、前記複数層の配線層
の下段配線層に構成される配線３２は、上段配線層の配
線３６、４０若しくは４３に対して、許容電流密度が高
い導電材料を使用したので、ＥＭＤ耐性及びＳＭＤ耐性
を向上し、半導体集積回路装置２の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線３２の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置２の集積度を向上
できる。
）の主面に配列された複数の半導体素子間が、この半導
体素子の上層に積層される複数層の配線層に形成される
配線を介して結線されるゲートアレイ方式を採用する半
導体集積回路装置２において、前記半導体基体の主面側
からその上部に向って、少なくとも下段配線層（第１層
目配線層）、上段配線層（第２層目配線層〜第４層目配
線層）の２種類の配線層を順次積層し、前記複数層の配
線層（本実施例では４層）を構成し、この複数層の配線
層のうち下段配線層に、前記上段配線層に配置される配
線３６、４０若しくは４３に比べて、単位面積当りの許
容電流密度が高い導電材料で形成された配線３２を構成
するとともに、この配線３２の配線幅方向の断面積と許
容電流密度との積を、前記配線３６、４０若しくは４３
の配線幅方向の断面積と許容電流密度との積に対してほ
ぼ等しく構成する。前記複数層の配線層の下段配線層の
配線３２は高融点金属配線又は高融点金属系配線を主体
に構成され、前記上段配線層の配線３６、４０若しくは
４３はアルミニウム配線又はアルミニウム合金配線を主
体に構成される。この構成により、前記複数層の配線層
の下段配線層に構成される配線３２は、上段配線層の配
線３６、４０若しくは４３に対して、許容電流密度が高
い導電材料を使用したので、ＥＭＤ耐性及びＳＭＤ耐性
を向上し、半導体集積回路装置２の電気的信頼性を向上
できるとともに、許容電流密度が高い分、断面積を縮小
し、配線３２の配線ピッチを縮小できるので、配線の占
有面積を縮小し、半導体集積回路装置２の集積度を向上
できる。
【０１３６】また、前記半導体集積回路装置２は、半導
体基体の主面に配置されたメモリ集合部１４Ｍと、メモ
リ集合部１４Ｍへの入出力時に論理的演算を施す論理部
１３とが構成され、このメモリ集合部１４Ｍのメモリア
ドレス選択用配線と論理部１３の基本セル１３ａ内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるＡＳＩＣであって、前記メモリ集合部１４Ｍ
のメモリアドレス選択用配線と論理部１３の基本セル１
３ａ内若しくは回路ブロック内の配線が前記複数層の配
線層の下段配線層に構成される第１配線３２で結線され
、前記回路ブロック内若しくは回路ブロック間が上段配
線層に構成される第２配線３６、４０若しくは４３で結
線される。この構成により、前述の作用効果の他に、前
記メモリ集合部１４Ｍのメモリアドレス選択用配線と論
理部１３の基本セル１３ａ内若しくは回路ブロック内を
結線する下段配線層の第１配線３２の微細化が図れ、メ
モリ集合部１４Ｍ及び基本セル１３ａ若しくは回路ブロ
ックの占有面積を縮小できるので、半導体集積回路装置
２の集積度を向上できる。また、結線本数を増加し、結
線自由度を向上できるとともに、前記基本セル１３ａ間
若しくは回路ブロック間のうち配線長が長いものは抵抗
値が小さい上段配線層の第２配線３６、４０若しくは４
３で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置２の動作速度の高速化を
図れる。
体基体の主面に配置されたメモリ集合部１４Ｍと、メモ
リ集合部１４Ｍへの入出力時に論理的演算を施す論理部
１３とが構成され、このメモリ集合部１４Ｍのメモリア
ドレス選択用配線と論理部１３の基本セル１３ａ内若し
くは回路ブロック内の配線、回路ブロック間の夫々がそ
の上層に積層される複数層の配線層に形成される配線で
結線されるＡＳＩＣであって、前記メモリ集合部１４Ｍ
のメモリアドレス選択用配線と論理部１３の基本セル１
３ａ内若しくは回路ブロック内の配線が前記複数層の配
線層の下段配線層に構成される第１配線３２で結線され
、前記回路ブロック内若しくは回路ブロック間が上段配
線層に構成される第２配線３６、４０若しくは４３で結
線される。この構成により、前述の作用効果の他に、前
記メモリ集合部１４Ｍのメモリアドレス選択用配線と論
理部１３の基本セル１３ａ内若しくは回路ブロック内を
結線する下段配線層の第１配線３２の微細化が図れ、メ
モリ集合部１４Ｍ及び基本セル１３ａ若しくは回路ブロ
ックの占有面積を縮小できるので、半導体集積回路装置
２の集積度を向上できる。また、結線本数を増加し、結
線自由度を向上できるとともに、前記基本セル１３ａ間
若しくは回路ブロック間のうち配線長が長いものは抵抗
値が小さい上段配線層の第２配線３６、４０若しくは４
３で結線し、配線抵抗値を低減できるので、信号伝達速
度を速め、半導体集積回路装置２の動作速度の高速化を
図れる。
【０１３７】また、前記半導体集積回路装置（ＡＳＩＣ
）２は、前記メモリ集合部１４Ｍのメモリアドレス選択
用配線を前記複数層の配線層の下段配線層に構成される
第１配線３２で構成し、メモリアドレス選択用配線の補
強用シャント配線を上段配線層に構成される第２配線４
０で構成する。また、前記メモリ集合部１４Ｍのメモリ
アドレス選択用配線と論理部１３の基本セル１３ａ内若
しくは回路ブロック内の配線とを前記複数層の配線層の
下段配線層に構成される第１配線３２で結線した後、特
定用途向けの構成とする配線を上段配線層に構成される
第２配線３６、４０若しくは４３で結線する。この構成
により、前記メモリ集合部１４Ｍのメモリアドレス選択
用配線を抵抗値が小さい上段配線層の第２配線３６、４
０若しくは４３で結線し、配線抵抗値を低減できるので
、信号伝達速度を速め、半導体集積回路装置２の動作速
度の高速化を図れる。また、前記メモリ集合部１４Ｍの
メモリアドレス選択用配線と論理部１３の基本セル１３
ａ内若しくは回路ブロック内の配線とを前記複数層の配
線層の下段配線層に構成される第１配線３２で結線した
後、特定用途向けの構成とする配線を上段配線層に構成
される第２配線３６、４０若しくは４３で構成すること
ができ、品種ごとの作り分けに要する時間と経費を低減
できる。
）２は、前記メモリ集合部１４Ｍのメモリアドレス選択
用配線を前記複数層の配線層の下段配線層に構成される
第１配線３２で構成し、メモリアドレス選択用配線の補
強用シャント配線を上段配線層に構成される第２配線４
０で構成する。また、前記メモリ集合部１４Ｍのメモリ
アドレス選択用配線と論理部１３の基本セル１３ａ内若
しくは回路ブロック内の配線とを前記複数層の配線層の
下段配線層に構成される第１配線３２で結線した後、特
定用途向けの構成とする配線を上段配線層に構成される
第２配線３６、４０若しくは４３で結線する。この構成
により、前記メモリ集合部１４Ｍのメモリアドレス選択
用配線を抵抗値が小さい上段配線層の第２配線３６、４
０若しくは４３で結線し、配線抵抗値を低減できるので
、信号伝達速度を速め、半導体集積回路装置２の動作速
度の高速化を図れる。また、前記メモリ集合部１４Ｍの
メモリアドレス選択用配線と論理部１３の基本セル１３
ａ内若しくは回路ブロック内の配線とを前記複数層の配
線層の下段配線層に構成される第１配線３２で結線した
後、特定用途向けの構成とする配線を上段配線層に構成
される第２配線３６、４０若しくは４３で構成すること
ができ、品種ごとの作り分けに要する時間と経費を低減
できる。
【０１３８】本発明は、ゲートアレイ方式を採用する半
導体集積回路装置２において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
導体集積回路装置２において、複数層の配線層の各配線
層で要求される条件に応じて適正な配線を配置すること
に特徴がある。
【０１３９】以上、本発明者によってなされた発明を、
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。
前記実施例に基づき具体的に説明したが、本発明は、前
記実施例に限定されるものではなく、その要旨を逸脱し
ない範囲において種々変更可能であることは勿論である
。
【０１４０】例えば、本発明は、３層、５層、７層、８
層等の複数層の配線層を有するＡＳＩＣに適用できる。 また、本発明は、ゲートアレイ方式やスタンダードセル
方式に限定されず、フルカスタム方式、マスタースライ
ス方式等を採用する他のＡＳＩＣに適用できる。
層等の複数層の配線層を有するＡＳＩＣに適用できる。 また、本発明は、ゲートアレイ方式やスタンダードセル
方式に限定されず、フルカスタム方式、マスタースライ
ス方式等を採用する他のＡＳＩＣに適用できる。
【０１４１】また、本発明は、半導体チップ化された半
導体集積回路装置に限定されず、半導体ウエーハの全体
で集積回路装置を構成する所謂ウエーハスケールの半導
体集積回路装置に適用できる。
導体集積回路装置に限定されず、半導体ウエーハの全体
で集積回路装置を構成する所謂ウエーハスケールの半導
体集積回路装置に適用できる。
【０１４２】また、本発明は、半導体集積回路装置に限
定されず、プリント配線基板、マザーボード、ベビーボ
ード等の配線基板の配線技術に適用できる。
定されず、プリント配線基板、マザーボード、ベビーボ
ード等の配線基板の配線技術に適用できる。
【０１４３】また、本発明は、セラミック封止型半導体
装置において、ボンディングワイヤ方式に限定されず、
フェイスダウンボンディング方式を採用する半導体装置
に適用できる。
装置において、ボンディングワイヤ方式に限定されず、
フェイスダウンボンディング方式を採用する半導体装置
に適用できる。
【０１４４】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【０１４５】多層配線構造を有する半導体集積回路装置
において、電気的信頼性の向上、集積度の向上及び動作
速度の高速化を図れる。
において、電気的信頼性の向上、集積度の向上及び動作
速度の高速化を図れる。
【０１４６】前記半導体集積回路装置において、半導体
素子と配線との接続、下層配線と上層配線との接続等の
接続領域において配線のステップカバレッジを向上し、
集積度をより向上できる。
素子と配線との接続、下層配線と上層配線との接続等の
接続領域において配線のステップカバレッジを向上し、
集積度をより向上できる。
【０１４７】ゲートアレイ方式、スタンダードセル方式
等の方式を含むＡＳＩＣにおいて、前記効果を奏するこ
とができる。
等の方式を含むＡＳＩＣにおいて、前記効果を奏するこ
とができる。
【図１】本発明の実施例１である、ゲートアレイ方式を
採用した半導体集積回路装置の要部断面図。
採用した半導体集積回路装置の要部断面図。
【図２】前記半導体集積回路装置のチップレイアウト図
。
。
【図３】前記半導体集積回路装置に回路、結線を配置し
た状態のチップレイアウト図。
た状態のチップレイアウト図。
【図４】前記半導体集積回路装置を封止するセラミック
封止型半導体装置の概略構造を示す断面図。
封止型半導体装置の概略構造を示す断面図。
【図５】本発明の実施例２である、スタンダードセル方
式を採用した半導体集積回路装置のチップレイアウト図
。
式を採用した半導体集積回路装置のチップレイアウト図
。
【図６】前記半導体集積回路装置の機能回路ブロックの
各配線層の結線パターン図。
各配線層の結線パターン図。
【図７】本発明の実施例３である、ゲートアレイ方式を
採用した半導体集積回路装置の要部断面図。
採用した半導体集積回路装置の要部断面図。
【図８】前記半導体集積回路装置のチップレイアウト図
。
。
【図９】前記半導体集積回路装置に回路、結線を配置し
た状態のチップレイアウト図の要部拡大図。
た状態のチップレイアウト図の要部拡大図。
【図１０】前記半導体集積回路装置のメモリ集合部の要
部拡大図。
部拡大図。
１…セラミック封止型半導体装置、２…半導体集積回路
装置、３…ベース基板、４…封止用キャップ、６…リー
ド、８…ボンディングワイヤ、１０…外部端子、１１，
１６…バッファ回路、１２，１３ａ…基本セル、２０…
半導体基板、３２，３６，４０，４３，４６，４９…配
線、３１，３４，３８，４２，４５，４８…接続孔、１
４〜１８…機能回路、６０，６１…機能回路ブロック、
６１Ａ〜６１Ｄ…配線層、Ｑ…ＭＩＳＦＥＴ、Ｔｒ…バ
イポーラトランジスタ、１３…論理部、１４Ｍ…メモリ
集合部、７３…メモリセル。
装置、３…ベース基板、４…封止用キャップ、６…リー
ド、８…ボンディングワイヤ、１０…外部端子、１１，
１６…バッファ回路、１２，１３ａ…基本セル、２０…
半導体基板、３２，３６，４０，４３，４６，４９…配
線、３１，３４，３８，４２，４５，４８…接続孔、１
４〜１８…機能回路、６０，６１…機能回路ブロック、
６１Ａ〜６１Ｄ…配線層、Ｑ…ＭＩＳＦＥＴ、Ｔｒ…バ
イポーラトランジスタ、１３…論理部、１４Ｍ…メモリ
集合部、７３…メモリセル。
Claims (15)
- 【請求項１】 半導体基体の主面に配列された複数の
半導体素子間が、この半導体素子の上層に積層される複
数層の配線層に形成される配線を介して結線される半導
体集積回路装置において、前記半導体基体の主面側から
その上部に向って、少なくとも下段配線層、上段配線層
の２種類の配線層を順次積層し、前記複数層の配線層を
構成し、この複数層の配線層のうち下段配線層に、前記
上段配線層に配置される第２配線に比べて、単位断面積
当りの許容電流密度が高い導電材料で形成された第１配
線を構成するとともに、この第１配線の配線幅方向の断
面積と許容電流密度との積を、前記第２配線の配線幅方
向の断面積と許容電流密度との積に対してほぼ等しく構
成したことを特徴とする半導体集積回路装置。 - 【請求項２】 前記複数層の配線層の下段配線層の第
１配線は高融点金属配線又は高融点金属系配線を主体に
構成され、前記上段配線層の第２配線はアルミニウム配
線、アルミニウム合金配線を主体に構成されることを特
徴とする請求項１に記載の半導体集積回路装置。 - 【請求項３】 前記複数層の配線層の下段配線層の第
１配線はＣＶＤ法で堆積されることを特徴とする請求項
２に記載の半導体集積回路装置。 - 【請求項４】 前記複数層の配線層の上段配線層の第
２配線はバリアメタル金属層とアルミニウム配線又はア
ルミニウム合金配線とを積層した複合配線で構成される
ことを特徴とする請求項１又は請求項３に記載の半導体
集積回路装置。 - 【請求項５】 半導体基体の主面に配置された複数の
半導体素子で基本セル若しくは回路ブロックが構成され
、この基本セル内若しくは回路ブロック内の半導体素子
間、基本セル間若しくは回路ブロック間の夫々がその上
層に積層される複数層の配線層に形成される配線で結線
される特定用途向けの半導体集積回路装置であって、前
記基本セル内若しくは回路ブロック内の半導体素子間が
前記複数層の配線層の下段配線層に構成される第１配線
で結線され、前記基本セル間若しくは回路ブロック間が
上段配線層に構成される第２配線で結線されることを特
徴とする請求項１乃至請求項４のいずれかに記載の半導
体集積回路装置。 - 【請求項６】 半導体基体の主面に配置されたメモリ
集合部と、メモリ集合部への入出力時に論理的演算を施
す論理部とが構成され、このメモリ集合部のメモリアド
レス選択用配線と論理部の基本セル内若しくは回路ブロ
ック内の配線、回路ブロック間の夫々がその上層に積層
される複数層の配線層に形成される配線で結線される特
定用途向けの半導体集積回路装置であって、前記メモリ
集合部のメモリアドレス選択用配線と論理部の基本セル
内若しくは回路ブロック内の配線が前記複数層の配線層
の下段配線層に構成される第１配線で結線され、前記回
路ブロック内若しくは回路ブロック間が上段配線層に構
成される第２配線で結線されることを特徴とする請求項
１乃至請求項４のいずれかに記載の半導体集積回路装置
。 - 【請求項７】 前記メモリ集合部のメモリアドレス選
択用配線を前記複数層の配線層の下段配線層に構成され
る第１配線で構成し、メモリアドレス選択用配線の補強
用シャント配線を上段配線層に構成される第２配線で構
成したことを特徴とする請求項６に記載の半導体集積回
路装置。 - 【請求項８】 前記メモリ集合部のメモリアドレス選
択用配線と論理部の基本セル内若しくは回路ブロック内
の配線とを前記複数層の配線層の下段配線層に構成され
る第１配線で結線した後、特定用途向けの構成とする配
線を上段配線層に構成される第２配線で結線したことを
特徴とする請求項６に記載の半導体集積回路装置。 - 【請求項９】 前記メモリ集合部は相補型ＭＩＳＦＥ
Ｔ又はＭＩＳＦＥＴを用いた回路で構成し、前記論理部
はバイポーラトランジスタ、又はバイポーラトランジス
タ及びＭＩＳＦＥＴを用いた回路で構成されることを特
徴とする請求項６乃至請求項８のいずれかに記載の半導
体集積回路装置。 - 【請求項１０】 半導体基体の主面に配列された複数
の半導体素子間が、この半導体素子の上層に積層される
複数層の配線層に形成される配線を介して結線される半
導体集積回路装置において、前記半導体基体の主面側か
らその上部に向かって、少なくとも下段配線層、中段配
線層、上段配線層の３種類の配線層を順次積層し、前記
複数層の配線層を構成し、この複数層の配線層のうち下
段配線層に、前記中段配線層に配置される第２配線に比
べて、単位断面積当りの許容電流密度が高い導電材料で
形成された第１配線を構成するとともに、この第１配線
の配線幅方向の断面積と許容電流密度との積を、前記第
２配線の配線幅方向の断面積と許容電流密度との積に対
してほぼ等しく構成し、前記上段配線層に、前記中段配
線層に配置される第２配線に比べて、比抵抗値が小さい
導電材料で形成された第３配線を構成するとともに、こ
の第３配線の配線幅方向の断面積を、前記第２配線の断
面積に比べて大きく構成したことを特徴とする半導体集
積回路装置。 - 【請求項１１】 前記複数層の配線層の下段配線層の
第１配線は高融点金属配線又は高融点金属系配線を主体
に構成され、前記中段配線層の第２配線はアルミニウム
配線又はアルミニウム合金配線を主体に構成され、前記
上段配線層の第３配線は銅配線又は銅合金配線を主体に
構成されることを特徴とする請求項１０に記載の半導体
集積回路装置。 - 【請求項１２】 前記複数層の配線層の下段配線層の
第１配線はＣＶＤ法で堆積されることを特徴とする請求
項１１に記載の半導体集積回路装置。 - 【請求項１３】 前記複数層の配線層の中段配線層の
第２配線はバリアメタル金属層とアルミニウム配線又は
アルミニウム合金配線とを積層した複合配線で構成され
ることを特徴とする請求項１０又は請求項１２に記載の
半導体集積回路装置。 - 【請求項１４】 前記複数層の配線層の上段配線層の
第３配線はバリアメタル金属層と銅配線又は銅合金配線
とを積層した複合配線で構成されることを特徴とする請
求項１０に記載の半導体集積回路装置。 - 【請求項１５】 半導体基体の主面に配置された複数
の半導体素子で基本セル若しくは回路ブロックが構成さ
れ、この基本セル内若しくは回路ブロック内の半導体素
子間、基本セル間若しくは回路ブロック間の夫々がその
上層に積層される複数層の配線層に形成される配線で結
線される、特定用途向けの半導体集積回路装置であって
、前記基本セル内若しくは回路ブロック内の半導体素子
間が前記複数層の配線層の下段配線層に構成される第１
配線で結線され、前記基本セル間若しくは回路ブロック
間のうちの一部が中段配線層に構成される第２配線で結
線されると共に、前記基本セル間若しくは回路ブロック
間を結線する第２配線の配線長に比べて長くなる他部の
基本セル間若しくは回路ブロック間が上段配線層の第３
配線で結線されることを特徴とする請求項１０乃至請求
項１４のいずれかに記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3219736A JPH04355952A (ja) | 1990-11-29 | 1991-08-30 | 半導体集積回路装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2-332649 | 1990-11-29 | ||
| JP33264990 | 1990-11-29 | ||
| JP3219736A JPH04355952A (ja) | 1990-11-29 | 1991-08-30 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04355952A true JPH04355952A (ja) | 1992-12-09 |
Family
ID=26523307
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3219736A Pending JPH04355952A (ja) | 1990-11-29 | 1991-08-30 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04355952A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
| US7002252B2 (en) | 1997-07-10 | 2006-02-21 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| JP2006139765A (ja) * | 2004-10-13 | 2006-06-01 | Semiconductor Energy Lab Co Ltd | 半導体集積回路とその設計方法及び半導体集積回路を用いた電子機器 |
| JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US8487423B2 (en) | 2009-02-10 | 2013-07-16 | Panasonic Corporation | Interconnect structure of semiconductor integrated circuit and semiconductor device including the same |
-
1991
- 1991-08-30 JP JP3219736A patent/JPH04355952A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5532500A (en) * | 1993-09-01 | 1996-07-02 | Nec Corporation | Semiconductor integrated circuit device having clock signal wiring construction for suppressing clock skew |
| US5969420A (en) * | 1994-01-20 | 1999-10-19 | Mitsubushi Denki Kabushiki Kaisha | Semiconductor device comprising a plurality of interconnection patterns |
| US6404056B1 (en) | 1994-01-20 | 2002-06-11 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor integrated circuit |
| US7002252B2 (en) | 1997-07-10 | 2006-02-21 | Kawasaki Microelectronics, Inc. | Wiring structure of a semiconductor integrated circuit and a method of forming the wiring structure |
| JP2006139765A (ja) * | 2004-10-13 | 2006-06-01 | Semiconductor Energy Lab Co Ltd | 半導体集積回路とその設計方法及び半導体集積回路を用いた電子機器 |
| JP2007123509A (ja) * | 2005-10-27 | 2007-05-17 | Seiko Epson Corp | 半導体装置およびその製造方法 |
| US8487423B2 (en) | 2009-02-10 | 2013-07-16 | Panasonic Corporation | Interconnect structure of semiconductor integrated circuit and semiconductor device including the same |
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