KR101054665B1 - 집적 회로 다이 ｉ／ｏ 셀들 - Google Patents

집적 회로 다이 ｉ／ｏ 셀들 Download PDF

Info

Publication number
KR101054665B1
KR101054665B1 KR1020057019121A KR20057019121A KR101054665B1 KR 101054665 B1 KR101054665 B1 KR 101054665B1 KR 1020057019121 A KR1020057019121 A KR 1020057019121A KR 20057019121 A KR20057019121 A KR 20057019121A KR 101054665 B1 KR101054665 B1 KR 101054665B1
Authority
KR
South Korea
Prior art keywords
pad
delete delete
die
metal
insulating layer
Prior art date
Application number
KR1020057019121A
Other languages
English (en)
Other versions
KR20060004930A (ko
Inventor
헤롤드 에이. 다우니
수잔 에이치. 다우니
제임스 더블유. 밀러
Original Assignee
프리스케일 세미컨덕터, 인크.
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 프리스케일 세미컨덕터, 인크. filed Critical 프리스케일 세미컨덕터, 인크.
Publication of KR20060004930A publication Critical patent/KR20060004930A/ko
Application granted granted Critical
Publication of KR101054665B1 publication Critical patent/KR101054665B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H01L23/5286—Arrangements of power or ground buses
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/05093—Disposition of the additional element of a plurality of vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0555—Shape
    • H01L2224/05552—Shape in top view
    • H01L2224/05554—Shape in top view being square
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48233—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a potential ring of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49175—Parallel arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

집적 회로 다이(103)는 입력/출력(I/O) 셀(203)을 포함한다. I/O 셀은 기판 내의 능동 I/O 회로(211), 복수의 금속 상호접속층들(316, 314), 절연층, 제1 패드(206), 및 제2 패드(208)를 포함한다. 복수의 금속 상호접속층들은 기판 위에 형성된다. 절연층은 복수의 금속 상호접속층들 위에 형성된다. 제2 패드(208)는 절연층 위에 형성되고 다수의 상호접속층들의 최종 금속층의 적어도 2개의 금속 구조들(213, 215) 바로 위에 위치된다. 이 패드는 절연층(303)의 적어도 하나의 개구(211)에 의해 적어도 2개의 금속 구조들 중 하나에 선택적으로 결합된다.
Figure R1020057019121
능동 I/O 회로, 금속 상호접속층, 절연층, 패드, 금속층

Description

집적 회로 다이 Ｉ／Ｏ 셀들{INTEGRATED CIRCUIT DIE I/O CELLS}
본 발명은 일반적으로 집적 회로(IC) 다이에 관한 것이며, 특히 IC 다이용 I/O 회로에 관한 것이다.
IC 다이는 IC 다이의 회로를 외부 구조들에 결합시키기 위하여 자신의 표면상에 위치되는 본드 패드들을 포함할 수 있다. 패키징된 IC의 예에서, IC 다이의 본드 패드들은 본드 와이어들을 통해서 패키지 기판의 본드 핑거들에 결합된다. 이 본드 핑거들은, 볼 그리드 어레이(BGA) 패키징된 IC과 같이, 패키징된 IC 표면상에 위치되는 볼들(balls)에 결합된다.
집적 회로 기술이 진보함에 따라서, 다이 내의 회로량을 증가시키며, 다이 회로의 동작 속도를 증가시키고 다이의 크기를 감소시키는 것이 바람직하다. 동작 속도의 증가와 더불어 회로 량의 증가는 다이 상에 더 많은 본드 패드들에 대한 요구를 발생시키는데, 다이의 크기 감소는 이들 본드 패드들에 이용가능한 공간 량을 감소시킨다.
게다가, 회로량이 증가하고 다이 크기가 감소함에 따라서, IC 다이를 설계하기 위한 프로세스는 더욱 복잡하게 된다. IC 다이 설계의 효율성을 증가시키기 위하여, IC 다이의 회로는 다수의 표준화된 설계 회로 블록들로 설계될 수 있다. 예 를 들어, IC 다이의 I/O 셀은 I/O 셀 표준화된 설계 블록으로부터 설계될 수 있다.
본드 패드 레이아웃의 효율성을 증가시키면서 I/O 셀 설계에 표준화된 설계 블록들을 이용할 수 있도록 하는 효율적인 다이 설계가 필요로 된다.
본 발명의 많은 목적들, 특징들 및 장점들은 첨부 도면들을 참조함으로써 당업자에게 명백하게 될 것이다.
도 1은 본 발명을 따른 패키지 기판에 부착되는 IC 다이의 일 실시예의 상부도.
도 2는 본 발명을 따른 IC 다이의 일 실시예의 부분 상부도.
도 3은 본 발명을 따른 도 2의 IC 다이의 부분 단면도.
도 4는 본 발명을 따른 또 다른 IC 다이의 부분 단면도.
도 5는 본 발명을 따른 IC 다이의 또 다른 실시예의 부분 상부도.
여러 도면들에서 동일한 참조 기호들은 달리 표현되지 않는 한 동일한 아이템들을 나타낸다.
이하에 본 발명을 실행하기 위한 모드에 대한 설명이 상세히 설명된다. 이 설명은 본 발명을 예시하고자 하는 것이지 제한하고자 하는 것이 아니다.
도 1은 IC 다이(103)의 캡슐화하기 전 패키지 기판(105)에 부착되는 IC 다이(103)를 포함하는 패키징된 IC(101)의 일 실시예의 상부도이다. 도시된 실시예에서, 기판(105)은 볼 그리드 어레이(BGA) 기판이다. 그러나, 다른 유형들의 패키지 기판들이 사용될 수 있다. IC 다이(103) 주변 상에 본드 패드들(예를 들어, 111, 113, 114 및 116)이 위치되어 다이(103)의 회로(도 1에 도시되지 않음)를 패키지 기판(105) 상에 위치된 본드 핑거들(예를 들어, 123) 및 전력 공급 링들(119 및 121)에 결합시킨다. 도 1에서, 본드 패드들은 인-라인 쌍 구성으로 배열된다. 예를 들어, 외부 패드(114)는 내부 패드(111)와 일렬로 위치되어 인-라인 쌍을 형성한다. 외부 패드(114)는 내부 패드(111) 보다 IC 다이(103)의 에지에 더욱 근접하여 위치된다. 각 인-라인 쌍은 I/O 셀의 부분이다. 본드 패드 쌍의 내부 패드들(예를 들어, 111 및 116)은 다이(103)으로 및/또는 이로부터 I/O 신호들을 운반하기 위한 신호 패드들이다. 신호 패드들은 본드 와이어들(예를 들어, 135)에 의해 본드 핑거들(123)에 결합된다. 본드 핑거들(123)은 도전성 비어들(vias)(125)에 접속되는데, 이 비어들은 패키지 기판(105)의 대향 측 상에 위치되는 볼들(도시되지 않음)에 접속된다. 볼들(도시되지 않음)은 패키징된 IC를 위한 외부 전기 접속부를 제공한다. I/O 셀은 능동 I/O 회로(예를 들어, 도 2의 211)를 포함하여 입력 신호 및/또는 출력 신호를 처리한다.
외부 본드 패드들(예를 들어, 113 및 114)은 IC 다이(103)를 패키지 기판(105) 상에 위치되는 접지 링(119) 또는 VDD 전력 링(121)에 결합시키기 위한 전력 공급 패드들(예를 들어, 전력 또는 접지)이다. 이하에 더욱 상세하게 설명된 바와 같이, IC 다이(103)의 전력 공급 패드들 각각은 다이(103)의 최종 금속 상호접속층(예를 들어, 도 3의 316) 내의 다수의 도전성 구조들 바로 위에 위치되고 패시베이션층(예를 들어, 다이(103)의 303) 내의 개구들에 의해 도전성 구조들 중 한 구조에 선택적으로 결합된다.
도 1의 실시예에서, 접지 링(119) 및 전력 링(121)이 패키지 기판(105)의 본드 핑거들(예를 들어, 123) 내부에 위치되기 때문에, 전력 공급 패드들(예를 들어, 113 및 114)은 인-라인 보드 패드 쌍의 외부 패드 위치에 배치되어 와이어 본딩을 용이하게 한다. 대안적인 실시예에서, 전력 공급 패드들은 내부 패드 위치에 배치되고 신호 패드들은 인-라인 본드 패드 쌍의 외부 패드 위치에 배치된다.
접지 링(119) 및 VDD 전력 링(121)은 기판(105)의 대향측(외부) 상에 위치되는 접지 볼들(도시되지 않음) 및 전력 볼들(도시되지 않음) 각각에 결합된다. 패드(113)는 접지 링(119)에 결합되고 패드(114)는 전력 링(121)에 결합된다. 일부 실시예들에서, 접지 링(119) 및 전력 링(121) 각각은 세그먼트되어 외부 신호 라인들(도시되지 않음)이 기판(105) 상의 링들을 통과하도록 한다. 다른 실시예들에서, 세그먼트된 링의 각 세그먼트는 다이(103)에 상이한 전위를 제공하도록 사용될 수 있다. 다른 실시예들은 3개 이상의 링들을 포함할 수 있는데, 각 링은 다이(103)에 상이한 전위를 제공하도록 구성된다. 어떤 실시예들에서, 외부 패드들은 패키지 기판(105) 상에 위치되는 본딩 핑거들에 접합될 수 있다.
도 1의 실시예에서, 외부(전력 공급) 본드 패드들은 IC 다이(103) 주변 주위에 전력 패드들 및 접지 패드들로서 대안적으로 구성된다. 대안적인 실시예에서, 2개의 이웃하는 I/O 셀들 내의 외부 본드 패드들은 전력 패드들로서 구성된 외부 패드들을 갖는 2개의 I/O 셀들 보다 앞서 접지 패드들로서 구성될 수 있다. 그 후, 이 패턴은 4개의 I/O 셀들의 군 마다 반복될 수 있다. 접지 및 전력 패드들의 다른 대안적인 배열들이 다른 실시예들에서 사용될 수 있다. 어떤 실시예들에서, 접지 및 전력 패드들의 서브셋 만이 기판 상의 도전성 구조들에 와이어 접합된다.
도 2는 다이(103)의 부분적인 상부도이다. I/O 셀(203)은 도 2에 도시된 도면에 대해서 셀(203)의 좌 및 우에 위치되는 인접 I/O 셀들(205 및 207) 간의 다이(103)의 주변 상에 위치된다. 일 실시예에서, I/O 셀들(205 및 207)은 I/O 셀(203)과 동일한 표준화된 설계 블록으로부터 구성된다. I/O 셀(203)은 인-라인 구성으로 배열된 본드 패드(208) 및 본드 패드(206)를 포함한다. 본드 패드(208)는 다이(103)의 전력 공급 버스 또는 접지 버스 중 어느 하나에 결합되는 전력 공급 본드 패드로서 작용한다. 패드(206)는 신호 패드로서 작용한다. 최종 금속 상호접속층(316)(도 3 참조) 내의 다이(103)의 표면 아래에 전력 공급 버스들(213, 214, 215)(점선으로 도시됨)이 위치된다. 전력 공급 버스들(213, 214, 215)은 일 실시예에서 상호접속층들 내의 다이(103)의 적어도 주변부들 주위에서 확장되어 전력 및 접지 전압들을 다이(103)의 기판 내의 I/O 셀들 및 능동 코어 회로(예를 들어, 도 5의 520)에 제공하는 도체들이다. 일 실시예에서, 표준화된 설계 블록은 I/O 셀 내에 위치되는 버스들(213, 214 및 215)의 부분들을 위한 버스 세그먼트들을 포함한다. 일부 실시예들에서, 버스들은 다이(103)의 하부 금속 상호접속층들에 위치될 수 있다.
도시된 실시예에서, 패드(208)는 패시베이션층(도 3의 303) 내의 위치(221)에서 4개의 컨포멀하게 충전된 개구들에 의해 버스(213)에 결합된다. 일 실시예에서, 개구들은 3×3 미크론이다. 개구들의 크기 및 수는 여러 실시예들에 따라서 가변할 수 있다. 예를 들어, 다른 실시예들에서, 패드는 하나의 개구(예를 들어, 10×50 미크론 개구)에 의해 최종 금속 상호접속층 내의 구조에 결합될 수 있다. 본드 패드(206)는 신호 도체(231)에 결합되는데, 이는 또한 위치(232)에서 4개의 컨포멀하게 충전된 개구들에 의해 최종 금속 상호접속층에 위치된다.
셀(203)은 다이(103)의 기판 내의 상호접속층들 아래에 위치된 능동 I/O 회로(211)(일점쇄선으로 도시)를 포함한다. 능동 I/O 회로(211)는 출력 회로(예를 들어, 사전-구동기 회로와 관련된 풀-다운 및 풀-업 출력 구동기들), 입력 회로, 정전 방전(ESD) 보호 회로, 및 자체 테스트 회로를 포함할 수 있다(모두 도시되지 않음). 다른 실시예들에서, 능동 I/O 회로는 다른 유형들의 종래 I/O 회로를 포함할 수 있다. 능동 I/O 회로는 신호 패드(206)와 관련된다.
일 실시예에서, 도 2에 도시된 바와 같은 I/O 셀(203)의 에어리어는 필요로 되는 에어리어에 대응하여 단지 본드 패드(206), 본드 패드(208), 전력, 접지 및 신호 도체들, 및 능동 I/O 회로(211)를 포함한다. 도 2에 도시된 실시예에서, I/O 셀들(203, 205, 207)은 인접하지만 중첩하지 않는다. 그러므로, 이 실시예에서, 본드 패드들(206 및 208)은 I/O 셀(203)의 능동 I/O 회로(211) 위에 놓이지만, 이들은 임의의 관련되지 않은 능동 I/O 회로(예를 들어, I/O 셀들(205, 207) 내의 능동I/O 회로 또는 다이(103)의 능동 코어 회로)위에 놓이지 않는다. 대안적인 실시예들에서, 패드들(206 및 208)의 부분들은 관련되지 않은 능동 I/O 회로와 부분적으로 중첩한다. 게다가, 패드(206)의 부분들은 (예를 들어, IC 다이(103)의) 능동 코어 회로와 중첩한다. 예를 들어, 도 5의 실시예를 참조하라.
도 2의 실시예에서, 본드 패드(208)는 패드(206)와 일렬로 위치되어 인-라인 본드 패드 쌍을 형성한다. 대안적인 실시예들에서, 패드(208)는 I/O 셀(203) 내에서 패드(206)에 대해서 오프셋될 수 있다. 도 2에서, 패드들(206, 208)은 크기 면에서 유사하다. 대안적인 실시예들에서, 패드(206) 및 패드(208)는 서로 다른 크기들로 이루어질 수 있다.
도 3은 도 2의 부분 절단도이다. 패드들(206, 208)은 패시베이션층(303) 위에 위치되어 도시된다. 일 실시예에서, 패시베이션층(303)은 실리콘 질화물을 포함하는 절연층이다. 층(303) 아래에 금속 상호접속층(312), 금속 상호접속층(314) 및 최종 금속 상호접속층(316)이 위치되는데, 이들은 절연층들(345, 343, 341) 및 패시베이션층(303) 간에 위치된다. 금속 상호접속층들의 수는 여러 실시예들에서 가변할 수 있다. 예를 들어, IC 다이의 일 실시예는 6 금속 상호접속층들을 포함할 수 있다. 전력 버스(215), 접지 버스(213), 및 전력 버스(214)는 최종 금속 상호접속층(316)에 위치된다. 또한, 최종 금속 상호접속층(316)에 컨턱터들(233 및 231)이 위치된다. 각 상호접속층에서 도전성 구조들은 인터빈닝(intervening) 절연층(예를 들어, 343)을 통해서 확장되는 도전성 비어들(예를 들어, 323)에 의해 결합될 수 있다. 어떤 실시예들에서, 절연층(303)은 상이한 재료들의 다수의 층들을 포함할 수 있다. 금속 상호접속층들 및 절연 층들은 기판(302) 내의 능동 I/O 회로(211) 위에 위치된다.
패드(206)는 최종 금속 상호접속층(316)에 위치되는 신호 도체(231) 및 전력 버스(214) 바로 위에 위치된다. 패드(206)는 위치(232)에서의 컨포멀하게 충전된 개구들에 의해 신호 도체(231)에 결합되어 도시된다. 패드(208)는 버스(215), 버스(213), 및 도체(233) 바로 위에 위치되는데, 이들 3개 모두는 최종 상호접속층(316)에 위치된다. 도체(233)는 비어들(313), 도체(315), 비어들(317), 도체(321), 비어들(323), 도체(325) 및 비어들(327)에 의해 버스(214)에 결합된다. 도 3에 도시된 바와 같이, 패드(208)는 버스(213)를 통해서 직접 위치되는 패시베이션층(303) 내의 (예를 들어, 위치(221)에서의) 개구들에 의해 접지 버스(213)에 선택적으로 결합된다. I/O 셀(203)과 동일한 표준화된 설계 블록으로부터 설계된 다이(103)의 다른 I/O 셀들로 인해, 전력 공급 패드(예를 들어, 208)는 대신 위치(349)에서의 패시베이션층(303) 내의 개구들(또는 어떤 실시예에서는 단일 개구)에 의해 버스 또는 위치(347)에서의 패시베이션층(303)에서의 개구들에 의해 버스(214)에 선택적으로 결합될 수 있다. 일 실시예에서, 절연층(303)은 절연층 마스크(도시되지 않음)를 사용하여 패터닝된다. 층(303)은 패드(208)를 버스(213), 버스(215) 또는 도체(233) 중 임의의 하나에 선택적으로 결합하도록 프로그램될 수 있는 마스크이다.
일 실시예에서, 패드들(206, 208)은 층(303) 위에 알루미늄 층을 스퍼터 층착시키고 나서 알루미늄 층을 선택 에칭함으로써 형성된다. 알루미늄의 스퍼터 증착은 패시베이션층(303) 내의 (예를 들어, 위치들(221 및 223)에서의) 개구들을 컨포멀하게 충전시킨다. 일 실시예에서, 금속 상호접속층들(312, 314, 316) 내의 도전성 구조들(예를 들어, 213, 315, 321)은 구리로부터 제조된다. 어떤 실시예들에서, 얇은 도전성 배리어 층(예를 들어, 탄탈을 포함)은 (예를 들어, 위치(221)에서의)패시베이션층(303)의 개구들의 알루미늄 및 최종 금속 상호접속층(316)의 구리 간에 위치되어 2개의 유사하지 않은 인접한 금속들(예를 들어, 패드(208)의 알루미늄 버스(213)의 구리) 간의 점착력의 확산 및 증진을 방지한다. 다른 실시예들에서, 금속 상호접속층들 및/또는 본드 패드들은 금, 구리, 또는 알루미늄과 같은 다른 재료로 이루어질 수 있다. 다른 실시예들에서, 다른 유형들의 도전성 비어들이 사용될 수 있다.
개구들을 절연층에 선택적으로 배치함으로써 최종 금속 상호접속층에서 다수의 도전성 구조들에 선택적으로 결합될 수 있는 본드 패드를 갖는 I/O 셀 설계를 제공하면은 다수의 도전성 구조들 중 임의의 한 구조에 결합되도록 프로그램될 수 있는 유니버셜 I/O 셀 설계의 사용을 허용할 수 있다. 이와 같은 이점은 모든(또는 적어도 상당수의) I/O 셀들이 동일한 표준화된 I/O 셀 설계 블록을 사용하여 설계될 수 있다는 점에서 IC 다이 설계의 복잡성을 감소시킬 수 있다.
게다가, 2개의 패드 I/O 셀에서 다수의 도전성 구조들에 선택적으로 결합될 수 있는 패드가 다이에 유용하게 제공되어 다이 공간을 더 많이 이용하도록 함으로써, IC 다이 당 더 많은 I/O 셀들이 가능하게 한다. 일부 예에서, 한 패드는 신호에 결합될 수 있고 제2 패드는 전력 또는 접지 도체 중 어느 하나에 선택적으로 결합됨으로써, 전력 및 접지 패드 중 어느 하나를 포함하는 단일 I/O 패드 셀이 일군의 I/O 셀들에 전력 및 접지 배치를 위한 유연성을 최대화한다.
다른 실시예들에서, 최종 금속 상호접속층(316) 내의 도전성 구조들 중 일부 구조는 신호선들에 결합되어, 패드(208)가 하나 이상의 신호선들 중 한 신호선에 선택적으로 결합될 수 있도록 한다. 다른 실시예들에서, 패드가 바로 위에 위치되는 최종 금속 상호접속층 내의 도전성 구조들의 수는 가변될 수 있다. 일 실시예에서, 패드(208)는 다수의 도전성 구조들 바로 위에 위치되는데, 각 도전성 구조는 IC 다이의 상이한 전력 공급 전위에 결합된다. 이와 같은 실시예로 인해, 패드(208)는 IC 다이(103)에 공급되는 전력 공급 전위들중 임의의 전위들에 결합될 수 있다. 이와 같은 실시예의 일 예에서, 패드(208)는 +3.3 V 버스, -3.3 V 버스, +1.8 V 버스 또는 접지 버스에 선택적으로 결합될 수 있다.
다른 실시예들에서, 패드 바로 아래에 위치되는 각 도전성 구조는 상이한 신호를 제공하도록 결합된다. 이 패드는 패시베이션층 내의 적어도 한 개구를 형성함으로써 신호들 중 임의의 한 신호에 선택적으로 결합되어 이 패드를 선택적인 신호 도체에 결합시킨다. 예를 들어, 패드는 2개의 구조들 위에 위치될 수 있는데, 한 구조는 한 쌍의 차동 신호들 중 한 신호를 제공하도록 결합되고 다른 한 구조는 상기 쌍의 차동 신호들 중 다른 한 신호를 제공하도록 결합된다.
다른 실시예들에서, 패드(206)는 다수의 도전성 구조들 바로 위에 위치될 수 있는데, 이 구조에서 패드(206)는 패시베이션층(303) 내의 적어도 한 개구에 의해 도전성 구조들 중 한 구조에 선택적으로 결합될 수 있다. 일 실시예에서, 이 도전성 구조들은 신호들을 운반하도록 구성된다. 다른 실시예들에서, 도전성 구조들 중 적어도 한 구조는 전력 공급 도체에 결합된다.
도 4는 본 발명을 따른 또 다른 IC 다이의 부분 절단도이다. 다이(401)의 본드 패드들은 알루미늄 캡 및 최종 금속 상호접속층(416)에 형성된 일부분 둘 다를 포함한다. 예를 들어, I/O 셀(402)은 일 실시예에서 구리로 만들어진 최종 금속 상호접속층(416)에 각각 형성되는 부(407 및 409)를 갖는 패드들(406 및 408)을 포함한다. 또한, 본드 패드들(406 및 408) 각각은 알루미늄 캡들(418 및 419) 각각을 포함하는데, 이들 캡들은 패시베이션층(403) 내의 개구들에 의해 노출되는 층(316)에 형성되는 각 패드부(예를 들어, 407 및 409)를 커버한다. 알루미늄 캡들(예를 들어, 418 및 419)은 와이어 본드 수율 및 제조성능을 개선시키는데 사용된다. 어떤 실시예들에서, 패드들(406 및 408)은 알루미늄 캡의 알루미늄 및 층(416)의 구리 간에서 배리어 층(도시되지 않음)을 포함할 수 있다. 그러나, 본 발명을 따른 다른 IC 다이의 본드 패드들은 이와 같은 캡들을 포함할 수 없다.
I/O 셀(402)은 패드들(406 및 408) 아래에 위치되는 능동 I/O 회로(411)를 포함한다. 능동 I/O 회로(411) 위에 제1 금속 상호접속층(412), 제2 금속 상호접속층(414), 및 최종 금속 상호접속층(416)이 배치된다. 일 실시예에서, 금속 상호접속층들(412, 414, 416)은 구리로부터 형성된다. 대안적인 실시예들에서, 금속 상호접속층들은 주로 알루미늄으로부터 형성될 수 있다. 3개의 금속 상호접속층들은 절연층들(445, 443, 441) 및 패시베이션층(403) 간에 위치된다. 어떤 실시예들에서, 절연층들(445, 443, 441) 및 패시베이션층(403)은 상이한 재료들의 다수 층들을 포함할 수 있다. 일 실시예에서, 패시베이션층(403)은 실리콘 질화물을 포함하는 절연층이다.
3개의 금속 상호접속층들이 도 4에 도시된 반면, 금속 상호접속층들의 수는 여러 실시예들에서 가변될 수 있다. 도 4의 실시예에서, 접지 버스(413), 전력 버스(415) 및 신호 도체(433)는 금속 상호접속층에 위치된다. 또한, 금속 상호접속층(414)에는 신호 도체(432) 및 신호 도체(431)가 위치된다. 하나의 상호접속층 내의 금속 도체들은 절연층(예를 들어, 443)을 통해서 확장되는 도전성 비어들(예를 들어, 461, 463)에 의해 또 다른 상호접속층 내의 금속 도체들에 결합될 수 있다.
패드(406)는 금속 상호접속층(414)에 위치되는 신호 도체(431) 및 신호 도체(432) 바로 위에 위치된다. 패드(406)는 위치(467)에서의 절연층(441) 내의 개구들에 위치되는 도전성 비어들(465)에 의해 신호 도체(431)에 선택적으로 결합되어 도시된다. I/O 셀(402)과 동일한 표준화된 설계 블록으로부터 설계된 다이(401)의 I/O 셀들로 인해, 패드(406)는 대신, 위치(468)(점선으로 도시)에서의 절연층(441)의 개구들 내의 도전성 비어들에 의해 전력 버스(432)에 선택적으로 결합될 수 있다.
패드(408)는 전력 버스(415), 접지 버스(413), 및 신호 도체(433)의 바로 위에 위치되는데, 이들은 금속 상호접속층(414)에 위치된다. 패드(408)는 위치(422)에서의 절연층(441) 내의 개구들에 위치되는 도전성 비어들(421)에 의해 접지 버스(413)에 결합되어 도시된다. I/O 셀(402)과 동일한 표준화된 설계 블록으로부터 설계된 다른 I/O 셀들로 인해, 패드(408)는 대신에, 위치(449)에서(점선으로 도시됨)의 절연층(441)이 개구들 내의 도전성 비어들에 의해 전력 버스(415)에 선택적으로 결합되거나 위치(447)(점선으로 도시됨)에서의 절연층(441)의 개구들 내의 도전성 비어들에 의해 신호 도체(433)에 선택적으로 결합된다. 따라서, 본드 패드(408)는 접지 버스(413), 전력 버스(415), 또는 신호 도체(433) 중 어느 하나에 선택적으로 결합될 수 있다. 그러므로, 표준화된 I/O 셀 내의 출력(전력 공급) 본드 패드(408)는 전압 전위, 접지 전위 또는 신호 경로를 다이(401)에 제공하는데 이용하도록 구성될 수 있다.
본드 패드(408)는 금속 상호접속층(416, 414, 412)의 다른 도전성 구조들에 결합될 수 있다. 예를 들어, 제1 금속 상호접속층(412) 내의 도체(450)는 도전성 비어들(421), 버스(413) 및 도전성 비어들(430)에 의해 패드(408)에 결합되어 도시된다. 어떤 실시예들에서, IC 다이의 전력 및 접지 버스들은 다른 금속 상호접속층(예를 들어, 412)에 위치될 수 있다.
도 4에 도시된 실시예에서, 도전성 비어들(421)은 패시베이션층(403) 내의 개구들에 의해 노출되는 패드부(408)의 부분 바로 아래에 위치되어 도시된다. 대안적인 실시예들에서, 이들 비어들은 패시베이션층(403) 내의 개구에 의해 노출되지 않은 패드부(408)의 부분들 바로 아래에 배치될 수 있다.
도 4에 도시된 실시예에서, 외부(전력 공급) 본드 패드(408)는 절연층(441) 내의 각 위치(422, 449, 447)에 도전성 비어들을 배치함으로써 접지 버스(413), 전력 버스(415), 또는 신호 도체(433)에 선택적으로 결합될 수 있다. 이들 위치들 각각이 IC 다이(401)를 설계하고 배치하는 동안 동일한 절연층(441) 내에 있기 때문에, 층(441)을 패터닝하는데 사용되는 마스크는 버스(413), 버스(413), 버스(415) 중 어느 하나에 외부 본드 패드(408)를 선택적으로 결합시키도록 프로그램된다. 따라서 패드(408)는 자신의 아래의 도전성 비어들의 위치에 따라서 전력 도체 또는 신호 도체에 결합되도록 프로그램될 수 있다.
도 5는 본 발명을 따른 IC 다이의 부분 상면도 및 또 다른 실시예이다. IC 다이(500)는 IC 다이(500)의 주변에 위치되는 I/O 셀(501)을 포함한다. I/O 셀(501)은 외부 본드 패드(503) 및 내부 본드 패드(505)를 포함한다. 본드 패드(503) 및 본드 패드(505) 각각은 와이어를 패드에 접합시키는 와이어 본드 영역(513 및 509, 각각)을 포함한다. 본드 패드(503) 및 본드 패드(505) 각각은 테스트 목적을 위한 탐침을 수용하는 탐침 영역(511 및 507, 각각)을 포함한다. 탐침(503 및 505)은 IC 다이(500)의 기판에 위치되는 능동 I/O 회로(506) 위에 위치된다. 패드(505)는 또한 IC 다이(500)의 기판에 위치되는 코어 회로(520) 위로 확장된다.
다른 실시예들에서, 금속 상호접속층의 다수의 도전성 구조들 바로 위에 위치되고 임의의 이들 도전성 구조들과 선택적으로 결합될 수 있는 패드는 단일 패드 I/O 셀 또는 2개 이상의 패드들을 갖는 I/O 셀에서 구현될 수 있다. 다른 실시예들에서, 이와 같은 패드들은 패드들이 스태거링되는 IC에 사용될 수 있다.
또한 다른 실시예들에서, 바로 아래에 위치되는 상호접속층의 다수의 도전성 구조들 중 임의의 한 구조에 선택적으로 결합될 수 있는 패드는 예를 들어 플립 플롭 IC 다이를 포함한 다른 유형들의 구성들을 갖는 다른 유형들의 IC 다이 상에서 구현될 수 있다. 플립 칩 구성으로 인해, IC 다이의 패드들은 패키징된 IC 내에 있는 경우조차도 IC 다이의 상호접속층들 위에 위치되는 것으로 간주되며, 이 IC 다이는 하향 마주보는 패드들을 갖는 표면과 방향이 맞춰지고, 상호접속층들은 상기 위치에서 패키징된 IC 내에서 지향된다.
본 발명의 한 양상에서, 집적 회로(IC) 다이는 복수의 입력/출력(I/O) 셀들을 포함한다. 다수의 I/O 셀 각각은 IC 다이의 기판에 위치되는 능동 I/O 회로 및 상기 기판 위에 형성되는 복수의 금속 상호접속층들을 포함한다. 복수의 금속 상호접속층들은 제1 전력 공급 도체, 제2 전력 공급 도체, 및 신호 도체를 포함한다. 각 I/O 셀은 또한 복수의 금속 상호접속층들 위에 형성되는 절연층, 상기 절연층 위에 형성되고 신호 도체에 결합되는 제1 패드, 및 상기 절연층 위에 형성되는 제2 패드를 포함한다. 제2 패드는 복수의 금속 상호접속층들의 상부 금속 층에서 적어도 2개의 금속 구조들 바로 위에 있다. 제2 패드는 절연층 내의 적어도 한 개구를 통해서 적어도 2개의 금속 구조들 중 한 구조에 선택적으로 결합된다.
본 발명의 또 다른 양상에서, 집적 회로(IC) 다이는 입력/출력(I/O) 셀을 포함한다. I/O 셀은 IC 다이의 기판에 위치되는 능동 I/O 회로, 상기 기판 위에 형성되는 복수의 금속 상호접속층들, 및 상기 복수의 금속 상호접속층들 위에 형성되는 절연층을 포함한다. I/O 셀은 또한 절연층 위에 형성되고 상기 절연층 내의 적어도 한 개구를 통해서 복수의 금속 상호접속층들의 제1 금속 층에 결합되는 제1 패드 및 절연층 위에 형성되는 제2 패드를 포함한다. 제2 패드는 복수의 금속 상호접속층들의 상부 금속층 내의 적어도 2개의 금속 구조들 바로 위에 있다. 제2 패드는 적어도 2개의 금속 구조들 중 한 구조 바로 위의 절연층 내의 적어도 한 개구를 통해서 적어도 2개의 금속 구조들 중 한 구조에 선택적으로 결합된다.
본 발명의 또 다른 양상에서, IC 다이를 만드는 방법은 반도체 다이의 I/O 셀을 위한 표준화된 설계 블록을 제공하는 것을 포함한다. I/O 셀은 금속 상호접속층, 상기 금속 상호접속층 위에 형성되는 절연층, 신호를 전달하는 제1 패드, 및 전력 공급 전위를 전달하는 제2 패드를 포함한다. 제2 패드는 금속 상호접속층 내의 적어도 금속 구조들 바로 위에 형성된다. 절연층은 복수의 위치들을 포함한다. 적어도 2개의 금속 구조의 각 금속 구조는 복수의 위치에 대응한다. 적어도 2개의 금속 구조들 중 제1 구조는 제1 전력 공급 전위를 전달하기 위한 도체이고, 상기 적어도 2개의 금속 구조들 중 제2 구조는 제2 전력 공급 전위를 전달하기 위한 도체이다. 이 방법은 상기 적어도 2개의 금속 구조들 중 한 구조에 대응하는 복수의 위치에서 적어도 한 개구를 통해서 적어도 2개의 금속 구조들 중 한 구조에 제2 패드를 선택적으로 결합시키도록 마스크를 프로그램하는 단계를 포함한다. 이 방법은 또한 마스크를 사용하여 절연층을 패터닝하는 단계를 포함한다.
본 발명의 특정 실시예가 도시되고 설명되었지만, 당업자는 본원의 개시내용을 토대로 본 발명을 벗어남이 없이 부가적인 변경 및 수정을 행할 수 있고, 첨부된 청구범위는 본 발명의 원리 및 영역 내에서 이와 같은 변경 및 수정 모두를 포함한다.

Claims (34)

  1. 복수의 입력/출력(I/O) 셀들을 포함하는 집적 회로(IC) 다이에 있어서,
    상기 다수의 I/O 셀 각각은:
    상기 IC 다이의 기판에 위치되는 능동 I/O 회로;
    상기 기판 위에 형성되고, 제1 전력 공급 도체, 제2 전력 공급 도체 및 신호 도체를 포함하는 복수의 금속 상호접속층들;
    상기 복수의 금속 상호접속층들 위에 형성되는 절연층;
    상기 절연층 위에 형성되고, 상기 절연층의 적어도 하나의 개구를 통해 상기 신호 도체에 결합되는 제1 패드; 및
    상기 절연층 위에 형성되고, 상기 복수의 금속 상호접속층들의 상부 금속층의 적어도 2개의 금속 구조들 바로 위에 있는 제2 패드로서, 상기 제2 패드는 상기 절연층의 적어도 하나의 개구를 통해서 상기 적어도 2개의 금속 구조들 중 하나에 선택적으로 결합되는, 상기 제2 패드를 포함하는, 집적 회로(IC) 다이.
  2. 삭제
  3. 제1항에 있어서, 상기 적어도 2개의 금속 구조들 중 제1 구조는 상기 제1 전력 공급 도체에 결합되며, 상기 제1 전력 공급 도체는 제1 전력 공급 전위를 전달하도록 구성되고, 상기 적어도 2개의 금속 구조들 중 제2 구조는 상기 제2 전력 공급 도체에 결합되며, 상기 제2 전력 공급 도체는 제2 전력 공급 전위를 전달하도록 구성되는, 집적 회로(IC) 다이.
  4. 삭제
  5. 삭제
  6. 삭제
  7. 제1항에 있어서, 상기 적어도 2개의 금속 구조들 중 제1 구조는 전압 전위를 제공하기 위한 도체이고, 상기 적어도 2개의 금속 구조들 중 제2 구조는 접지 전위를 제공하기 위한 도체인, 집적 회로(IC) 다이.
  8. 삭제
  9. 삭제
  10. 삭제
  11. 삭제
  12. 삭제
  13. 삭제
  14. 삭제
  15. 삭제
  16. 삭제
  17. 삭제
  18. 삭제
  19. 입력/출력(I/O) 셀을 포함하는 집적 회로(IC) 다이에 있어서,
    상기 I/O 셀은:
    상기 IC 다이의 기판에 위치되는 능동 I/O 회로;
    상기 기판 위에 형성되는 복수의 금속 상호접속층들;
    상기 복수의 금속 상호접속층들 위에 형성되는 절연층;
    상기 절연층 위에 형성되고, 상기 절연층의 적어도 하나의 개구를 통해서 상기 복수의 금속 상호접속층들 중 제1 금속 구조에 결합되는 제1 패드; 및
    상기 절연층 위에 형성되고, 상기 복수의 금속 상호접속층들의 상부 금속층의 적어도 2개의 금속 구조들 바로 위에 있는 제2 패드로서, 상기 제2 패드는 상기 적어도 2개의 금속 구조들 중 하나의 구조 바로 위에 있는 상기 절연층내의 적어도 하나의 개구를 통해서 상기 적어도 2개의 금속 구조들 중 하나에 선택적으로 결합되는, 상기 제2 패드를 포함하는, 집적 회로(IC) 다이.
  20. 삭제
  21. 삭제
  22. 삭제
  23. 삭제
  24. 삭제
  25. 삭제
  26. 삭제
  27. 삭제
  28. 삭제
  29. 삭제
  30. 삭제
  31. 삭제
  32. 삭제
  33. 삭제
  34. IC 다이를 제조하는 방법에 있어서,
    반도체 다이의 I/O 셀에 대한 표준화된 설계 블록을 제공하는 단계로서, 상기 I/O 셀은 금속 상호접속층, 상기 금속 상호접속층 위에 형성되는 절연층, 신호를 전달하는 제1 패드, 및 전력 공급 전위를 전달하는 제2 패드를 포함하며, 상기 제2 패드는 상기 금속 상호접속층내의 적어도 2개의 금속 구조들 바로 위에 형성되며, 상기 절연층은 복수의 위치들을 포함하며, 상기 적어도 2개의 금속 구조들의 각 금속 구조는 상기 복수의 위치들 중 하나의 위치에 대응하며, 상기 적어도 2개의 금속 구조들 중 제1 구조는 제1 전력 공급 전위를 전달하기 위한 도체이고, 상기 적어도 2개의 금속 구조들 중 제2 구조는 제2 전력 공급 전위를 전달하기 위한 도체인, 상기 제공 단계;
    상기 적어도 2개의 금속 구조들 중 하나에 대응하는 상기 복수의 위치에서의 적어도 하나의 개구를 통해서 상기 적어도 2개의 금속 구조들 중 하나에 상기 제2 패드를 선택적으로 결합시키도록 마스크를 프로그램하는 단계; 및
    상기 마스크를 사용하여 상기 절연층을 패터닝하는 단계를 포함하는, IC 다이 제조 방법.
KR1020057019121A 2003-04-09 2004-04-08 집적 회로 다이 ｉ／ｏ 셀들 KR101054665B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US10/409,766 US6717270B1 (en) 2003-04-09 2003-04-09 Integrated circuit die I/O cells
US10/409,766 2003-04-09
PCT/US2004/010813 WO2004093188A1 (en) 2003-04-09 2004-04-08 Integrated circuit die i/o cells

Publications (2)

Publication Number Publication Date
KR20060004930A KR20060004930A (ko) 2006-01-16
KR101054665B1 true KR101054665B1 (ko) 2011-08-08

Family

ID=32030641

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020057019121A KR101054665B1 (ko) 2003-04-09 2004-04-08 집적 회로 다이 ｉ／ｏ 셀들

Country Status (6)

Country Link
US (1) US6717270B1 (ko)
JP (1) JP4647594B2 (ko)
KR (1) KR101054665B1 (ko)
CN (1) CN100435326C (ko)
TW (1) TWI337773B (ko)
WO (1) WO2004093188A1 (ko)

Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4170103B2 (ja) * 2003-01-30 2008-10-22 Ｎｅｃエレクトロニクス株式会社 半導体装置、および半導体装置の製造方法
TWI220565B (en) * 2003-02-26 2004-08-21 Realtek Semiconductor Corp Structure of IC bond pad and its formation method
JP4357862B2 (ja) * 2003-04-09 2009-11-04 シャープ株式会社 半導体装置
US7566964B2 (en) * 2003-04-10 2009-07-28 Agere Systems Inc. Aluminum pad power bus and signal routing for integrated circuit devices utilizing copper technology interconnect structures
JPWO2004093191A1 (ja) * 2003-04-11 2006-07-06 富士通株式会社 半導体装置
WO2004093184A1 (ja) 2003-04-15 2004-10-28 Fujitsu Limited 半導体装置及びその製造方法
US20050082677A1 (en) * 2003-10-15 2005-04-21 Su-Chen Fan Interconnect structure for integrated circuits
JP4242336B2 (ja) * 2004-02-05 2009-03-25 パナソニック株式会社 半導体装置
US6900541B1 (en) * 2004-02-10 2005-05-31 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7208837B2 (en) * 2004-02-10 2007-04-24 United Microelectronics Corp. Semiconductor chip capable of implementing wire bonding over active circuits
US7071561B2 (en) * 2004-06-08 2006-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture thereof with two or more bond pad connections for each input/output cell
US20060022353A1 (en) * 2004-07-30 2006-02-02 Ajuria Sergio A Probe pad arrangement for an integrated circuit and method of forming
US20060060845A1 (en) * 2004-09-20 2006-03-23 Narahari Ramanuja Bond pad redistribution layer for thru semiconductor vias and probe touchdown
CN100362657C (zh) * 2004-12-22 2008-01-16 中芯国际集成电路制造(上海)有限公司 半导体集成电路的内连焊盘
JP2006229186A (ja) * 2005-01-18 2006-08-31 Matsushita Electric Ind Co Ltd 半導体集積回路およびその製造方法
DE102006008454B4 (de) * 2005-02-21 2011-12-22 Samsung Electronics Co., Ltd. Kontaktstellenstruktur, Kontaktstellen-Layoutstruktur, Halbleiterbauelement und Kontaktstellen-Layoutverfahren
JP4449824B2 (ja) * 2005-06-01 2010-04-14 カシオ計算機株式会社 半導体装置およびその実装構造
KR100610025B1 (ko) * 2005-07-12 2006-08-08 삼성전자주식회사 멀티 패드 레이아웃구조 및 그를 구비하는 반도체 장치
US7531903B2 (en) * 2005-09-02 2009-05-12 United Microelectronics Corp. Interconnection structure used in a pad region of a semiconductor substrate
JP4671814B2 (ja) 2005-09-02 2011-04-20 パナソニック株式会社 半導体装置
US8319343B2 (en) * 2005-09-21 2012-11-27 Agere Systems Llc Routing under bond pad for the replacement of an interconnect layer
US7952206B2 (en) * 2005-09-27 2011-05-31 Agere Systems Inc. Solder bump structure for flip chip semiconductor devices and method of manufacture therefore
US7741716B1 (en) * 2005-11-08 2010-06-22 Altera Corporation Integrated circuit bond pad structures
US8552560B2 (en) * 2005-11-18 2013-10-08 Lsi Corporation Alternate pad structures/passivation inegration schemes to reduce or eliminate IMC cracking in post wire bonded dies during Cu/Low-K BEOL processing
JP4995455B2 (ja) 2005-11-30 2012-08-08 ルネサスエレクトロニクス株式会社 半導体装置
US20070194451A1 (en) * 2006-02-22 2007-08-23 Chih-Hung Wu Apparatus for integrated input/output circuit and verification method thereof
KR100834828B1 (ko) * 2006-03-17 2008-06-04 삼성전자주식회사 정전방전 특성을 강화한 반도체 장치
US7808117B2 (en) * 2006-05-16 2010-10-05 Freescale Semiconductor, Inc. Integrated circuit having pads and input/output (I/O) cells
WO2007136932A2 (en) * 2006-05-16 2007-11-29 Freescale Semiconductor Inc. Integrated circuit having pads and input/output (i/o) cells
JP5208936B2 (ja) * 2006-08-01 2013-06-12 フリースケール セミコンダクター インコーポレイテッド チップ製造および設計における改良のための方法および装置
US7589945B2 (en) * 2006-08-31 2009-09-15 Freescale Semiconductor, Inc. Distributed electrostatic discharge protection circuit with varying clamp size
US7749885B2 (en) 2006-12-15 2010-07-06 Micron Technology, Inc. Semiconductor processing methods, methods of forming contact pads, and methods of forming electrical connections between metal-containing layers
JP2008198916A (ja) * 2007-02-15 2008-08-28 Spansion Llc 半導体装置及びその製造方法
US7847404B1 (en) * 2007-03-29 2010-12-07 Integrated Device Technology, Inc. Circuit board assembly and packaged integrated circuit device with power and ground channels
US20090051050A1 (en) * 2007-08-24 2009-02-26 Actel Corporation corner i/o pad density
US7777998B2 (en) 2007-09-10 2010-08-17 Freescale Semiconductor, Inc. Electrostatic discharge circuit and method therefor
US7888257B2 (en) * 2007-10-10 2011-02-15 Agere Systems Inc. Integrated circuit package including wire bonds
EP2195837A1 (en) * 2007-10-31 2010-06-16 Agere Systems Inc. Bond pad support structure for semiconductor device
JP4585564B2 (ja) * 2007-12-13 2010-11-24 ルネサスエレクトロニクス株式会社 半導体装置
US7821038B2 (en) 2008-03-21 2010-10-26 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US9379059B2 (en) 2008-03-21 2016-06-28 Mediatek Inc. Power and ground routing of integrated circuit devices with improved IR drop and chip performance
US8816486B2 (en) * 2008-05-12 2014-08-26 Taiwan Semiconductor Manufacturing Co., Ltd. Pad structure for 3D integrated circuit
US20090294977A1 (en) * 2008-06-02 2009-12-03 Che-Yuan Jao Semiconductor die and bond pad arrangement method thereof
US7932744B1 (en) 2008-06-19 2011-04-26 Actel Corporation Staggered I/O groups for integrated circuits
JP5467736B2 (ja) * 2008-06-23 2014-04-09 ルネサスエレクトロニクス株式会社 半導体集積回路
US20100148218A1 (en) * 2008-12-10 2010-06-17 Panasonic Corporation Semiconductor integrated circuit device and method for designing the same
WO2011033599A1 (ja) * 2009-09-21 2011-03-24 株式会社 東芝 半導体装置
CN101697344B (zh) * 2009-10-28 2012-10-31 上海宏力半导体制造有限公司 一种降低芯片电源焊盘键合引线上电流的方法
CN102136462B (zh) * 2010-01-27 2013-10-30 晨星软件研发(深圳)有限公司 通用输出入单元及相关装置与方法
US20110186899A1 (en) * 2010-02-03 2011-08-04 Polymer Vision Limited Semiconductor device with a variable integrated circuit chip bump pitch
US8549447B2 (en) * 2010-04-24 2013-10-01 Robert Eisenstadt Integrated circuits with multiple I/O regions
JP5485132B2 (ja) * 2010-12-28 2014-05-07 パナソニック株式会社 半導体装置
US8982574B2 (en) * 2010-12-29 2015-03-17 Stmicroelectronics S.R.L. Contact and contactless differential I/O pads for chip-to-chip communication and wireless probing
US8549257B2 (en) * 2011-01-10 2013-10-01 Arm Limited Area efficient arrangement of interface devices within an integrated circuit
US20120241972A1 (en) * 2011-03-24 2012-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. Layout scheme for an input output cell
US8896124B2 (en) 2011-04-04 2014-11-25 Nxp B.V. Via network structures and method therefor
JP2013206905A (ja) * 2012-03-27 2013-10-07 Renesas Electronics Corp 半導体装置およびその製造方法
US20130320522A1 (en) * 2012-05-30 2013-12-05 Taiwan Semiconductor Manufacturing Company, Ltd. Re-distribution Layer Via Structure and Method of Making Same
JP5968713B2 (ja) 2012-07-30 2016-08-10 ルネサスエレクトロニクス株式会社 半導体装置
KR20150101762A (ko) * 2014-02-27 2015-09-04 에스케이하이닉스 주식회사 반도체 장치
WO2016063458A1 (ja) * 2014-10-24 2016-04-28 株式会社ソシオネクスト 半導体集積回路装置
JP2016139711A (ja) * 2015-01-28 2016-08-04 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9922947B2 (en) * 2016-04-28 2018-03-20 Stmicroelectronics S.R.L. Bonding pad structure over active circuitry
US10410934B2 (en) * 2017-12-07 2019-09-10 Micron Technology, Inc. Apparatuses having an interconnect extending from an upper conductive structure, through a hole in another conductive structure, and to an underlying structure
JP2019169525A (ja) * 2018-03-22 2019-10-03 東芝メモリ株式会社 半導体記憶装置
US20200006122A1 (en) * 2018-06-27 2020-01-02 Qualcomm Incorporated Integrated circuits (ics) made using extreme ultraviolet (euv) patterning and methods for fabricating such ics

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242814B1 (en) * 1998-07-31 2001-06-05 Lsi Logic Corporation Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FR2584259A1 (fr) * 1985-06-26 1987-01-02 Gen Ceramics Inc Procede de fabrication d'un substrat ceramique multicouche comportant un circuit et le substrat ainsi obtenu
JPH03148132A (ja) * 1989-11-04 1991-06-24 Ricoh Co Ltd スタンダードセル方式の半導体集積回路装置
JP2900555B2 (ja) * 1990-07-30 1999-06-02 日本電気株式会社 半導体集積回路
WO1995028005A2 (en) 1994-04-07 1995-10-19 Vlsi Technology, Inc. Staggered pad array
US5514892A (en) 1994-09-30 1996-05-07 Motorola, Inc. Electrostatic discharge protection device
JP3493118B2 (ja) 1997-07-25 2004-02-03 沖電気工業株式会社 半導体素子及び半導体装置
JP3022819B2 (ja) 1997-08-27 2000-03-21 日本電気アイシーマイコンシステム株式会社 半導体集積回路装置
JP3259763B2 (ja) * 1997-11-14 2002-02-25 日本電気株式会社 半導体ｌｓｉ
EP0923126A1 (en) * 1997-12-05 1999-06-16 STMicroelectronics S.r.l. Integrated electronic device comprising a mechanical stress protection structure
US6124198A (en) * 1998-04-22 2000-09-26 Cvc, Inc. Ultra high-speed chip interconnect using free-space dielectrics
US6174803B1 (en) * 1998-09-16 2001-01-16 Vsli Technology Integrated circuit device interconnection techniques
JP2000252363A (ja) * 1999-03-01 2000-09-14 Kawasaki Steel Corp 半導体集積回路
JP4037561B2 (ja) * 1999-06-28 2008-01-23 株式会社東芝 半導体装置の製造方法
US6329278B1 (en) 2000-01-03 2001-12-11 Lsi Logic Corporation Multiple row wire bonding with ball bonds of outer bond pads bonded on the leads
US6291898B1 (en) 2000-03-27 2001-09-18 Advanced Semiconductor Engineering, Inc. Ball grid array package
US6476506B1 (en) 2001-09-28 2002-11-05 Motorola, Inc. Packaged semiconductor with multiple rows of bond pads and method therefor
JP2003289104A (ja) * 2002-03-28 2003-10-10 Ricoh Co Ltd 半導体装置の保護回路及び半導体装置
KR100476900B1 (ko) * 2002-05-22 2005-03-18 삼성전자주식회사 테스트 소자 그룹 회로를 포함하는 반도체 집적 회로 장치

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6242814B1 (en) * 1998-07-31 2001-06-05 Lsi Logic Corporation Universal I/O pad structure for in-line or staggered wire bonding or arrayed flip-chip assembly

Also Published As

Publication number Publication date
CN1771598A (zh) 2006-05-10
TWI337773B (en) 2011-02-21
JP2006523036A (ja) 2006-10-05
TW200501380A (en) 2005-01-01
CN100435326C (zh) 2008-11-19
JP4647594B2 (ja) 2011-03-09
US6717270B1 (en) 2004-04-06
KR20060004930A (ko) 2006-01-16
WO2004093188A1 (en) 2004-10-28

Similar Documents

Publication Publication Date Title
KR101054665B1 (ko) 집적 회로 다이 ｉ／ｏ 셀들
US6770963B1 (en) Multi-power ring chip scale package for system level integration
US7323788B2 (en) Semiconductor device and manufacturing method of them
JP4308671B2 (ja) ワイヤボンドパッドを有する半導体装置とその製作方法
US7242093B2 (en) Semiconductor device
EP1897138B1 (en) Semiconductor device and mounting structure thereof
US8643178B2 (en) Semiconductor chips having redistributed power/ground lines directly connected to power/ground lines of internal circuits and methods of fabricating the same
JP3989038B2 (ja) 半導体集積回路装置
JP2005150248A (ja) 半導体集積回路装置
US6911683B2 (en) Semiconductor integrated circuit device
US6646342B2 (en) Semiconductor chip and multi-chip module
US8274146B2 (en) High frequency interconnect pad structure
JPH0870090A (ja) 半導体集積回路
CN105895614B (zh) 半导体装置及其制造方法
JPH05243482A (ja) 半導体集積回路
JPH0247851A (ja) 出力バッファ回路を備えた半導体集積回路装置
US6730946B2 (en) Semiconductor device
JPH053252A (ja) 半導体集積回路装置
CN117790465A (zh) 电力分配网络和半导体装置
JP2004266065A (ja) 半導体集積回路
JPH03209852A (ja) 半導体集積回路装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20140723

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20150723

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20160801

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20180801

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20190801

Year of fee payment: 9