KR100834828B1 - 정전방전 특성을 강화한 반도체 장치 - Google Patents
정전방전 특성을 강화한 반도체 장치 Download PDFInfo
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 56
- 229910052751 metal Inorganic materials 0.000 claims description 154
- 239000002184 metal Substances 0.000 claims description 154
- 230000003068 static effect Effects 0.000 claims description 33
- 230000005611 electricity Effects 0.000 claims description 30
- 238000009792 diffusion process Methods 0.000 claims description 27
- 238000000034 method Methods 0.000 claims description 26
- 230000008569 process Effects 0.000 claims description 21
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 10
- 230000001681 protective effect Effects 0.000 claims description 7
- 238000007599 discharging Methods 0.000 claims description 6
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 6
- 229910052721 tungsten Inorganic materials 0.000 claims description 6
- 239000010937 tungsten Substances 0.000 claims description 6
- 229910052782 aluminium Inorganic materials 0.000 claims description 4
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 description 8
- 238000007796 conventional method Methods 0.000 description 6
- 238000005516 engineering process Methods 0.000 description 6
- 150000002500 ions Chemical class 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 5
- 238000010586 diagram Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 3
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000002161 passivation Methods 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 241000239290 Araneae Species 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000009826 distribution Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000011049 filling Methods 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000011068 loading method Methods 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 230000009993 protective function Effects 0.000 description 1
- 230000007261 regionalization Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0255—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using diodes as protective elements
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- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B3/00—Measuring instruments characterised by the use of mechanical techniques
- G01B3/10—Measuring tapes
- G01B3/1084—Tapes combined with arrangements for functions other than measuring lengths
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
- G01B3/00—Measuring instruments characterised by the use of mechanical techniques
- G01B3/30—Bars, blocks, or strips in which the distance between a pair of faces is fixed, although it may be preadjustable, e.g. end measure, feeler strip
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
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- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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Abstract
Description
Claims (36)
- 정전방전을 위한 보호 다이오드가 복수로 형성되어 있는 다이오드 영역과;상기 다이오드 영역의 상부에 중첩적으로 위치되고 외부 접속단자에 대응적으로 설치되는 패드가 형성되어 있는 패드 영역과;상기 다이오드 영역을 구성하는 액티브 영역들 중의 하나와 상기 패드간을 상기 다이오드 영역 내에서 직접적으로 서로 연결하는 콘택 플러그부를 구비함을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 상기 콘택 플러그부는,상기 패드와 연결되고 상기 패드의 하부에 존재하는 상부 금속층과 상기 상부 금속층의 하부에 존재하는 하부 금속층간을 서로 전기적으로 연결하는 비아 콘택부와;상기 하부 금속층과 상기 액티브 영역간을 서로 전기적으로 연결하며 상기 비아 콘택부와는 중첩적으로 수직 하부에 위치되는 메탈 콘택부를 포함함을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 상기 하부 금속층의 패턴은,상기 다이오드 영역의 제1 도전형 액티브 영역에 대응하여 연속하는 게이트 프레임 형상으로 이루어진 제1 패턴과;상기 제1 패턴과 함께 웹(거미줄) 구조를 이루며 상기 다이오드 영역의 제2 도전형 액티브 영역에 대응하여 상기 제1 패턴의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임과는 고립되어 있는 실체적으로 직사각형의 제2 패턴으로 구성됨을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 다이오드 영역의 제1 도전형 액티브 영역은, 상기 다이오드 영역 내에서 상기 제1 패턴과 실질적으로 동일한 형상임을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 다이오드 영역의 제2 도전형 액티브 영역은, 상기 다이오드 영역 내에서 상기 제2 패턴과 실질적으로 동일한 형상임을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 외부 접속단자는 신호를 전달하기 위한 핀임을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 보호 다이오드는 상기 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 방전하는 피 타입 다이오드임을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 보호 다이오드는 상기 패드에 음전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 음의 정전기를 방전하는 엔 타입 다이오드임을 특징으로 하는 반도체 장치.
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- 제3항에 있어서, 상기 비아 콘택부와 상기 메탈 콘택부는 복수의 유닛 비아 콘택과 복수의 유닛 메탈 콘택을 각기 가짐을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 제1 도전형 액티브 영역이 고농도 엔형 디퓨젼 영역일 경우에 상기 제2 도전형 액티브 영역은 고농도 피형 디퓨젼 영역임을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 패드는 입력 패드, 출력패드, 또는 입력 및 출력패드임을 특징으로 하는 반도체 장치.
- 제3항에 있어서, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 구비됨을 특징으로 하는 반도체 장치.
- 기판에 형성된 웰 영역 내에서 연속하는 게이트 프레임 형상으로 이루어진 제1 도전형 액티브 영역과, 상기 게이트 프레임의 오픈 영역마다 상기 제1 도전형 액티브 영역과는 고립적으로 형성된 제2 도전형 액티브 영역을 갖는 보호 소자와;상기 제1 도전형 액티브 영역의 상부에서 상기 연속하는 게이트 프레임 형상과 중첩되는 형상으로 이루어진 제1 패턴과, 상기 제1 패턴과 함께 동일층에서 웹 구조를 이루며 상기 제2 도전형 액티브 영역에 대응하여 상기 제1 패턴의 오픈영역 내에서 상기 제1 패턴의 단위 게이트 프레임과는 고립되어 있는 실체적으로 직사각형의 제2 패턴을 갖는 제1 금속층과;상기 제1 금속층의 상부에 형성된 제2 금속층과;상기 보호 소자를 상부에서 커버하며 상기 제2 금속층의 상부에 형성되며 외부 접속 핀과 연결되는 패드와;상기 패드와 상기 제2 금속층을 전기적으로 서로 연결하는 제2 비아 콘택부와, 상기 제2 도전형 액티브 영역의 수직 상부에서 상기 제2 금속층과 상기 제1 금속층의 제2 패턴을 전기적으로 서로 연결하는 제1 비아 콘택부와, 상기 제1 비아 콘택부와 수직적으로 중첩되며 상기 제1 금속층의 제2 패턴과 상기 제2 도전형 액티브 영역을 전기적으로 서로 연결하는 메탈 콘택부를 포함하는 콘택부를 구비함을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 제15항에 있어서, 상기 제1 금속층의 제1 패턴에 연결되는 메탈 콘택은 상기 제1 도전형 액티브 영역 상에서 형성되고, 비아 콘택은 상기 보호 소자가 존재하는 영역의 외부에서 형성되는 것을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 제15항에 있어서, 상기 외부 접속 핀은 신호 또는 전원전압을 전달하기 위한 핀임을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 제16항에 있어서, 상기 보호 소자는 피 타입 다이오드로서 상기 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 전원전압 라인으로 방전하는 것을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 제16항에 있어서, 상기 보호 소자는 엔 타입 다이오드로서 상기 패드에 음전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 음의 정전기를 그라운드로 방전하는 것을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
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- 제17항에 있어서, 상기 제1 도전형 액티브 영역이 고농도 엔형 디퓨젼 영역일 경우에 상기 제2 도전형 액티브 영역은 고농도 피형 디퓨젼 영역임을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 제17항에 있어서, 상기 패드는 입력 패드, 출력패드, 또는 입력 및 출력패드임을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 제15항에 있어서, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 구비됨을 특징으로 하는 반도체 장치의 패드 하부연결 구조.
- 외부 접속단자에 대응 연결되는 입출력 패드와, 상기 입출력 패드의 하부에 절연막을 개재하여 위치되며 내부 회로소자를 정전기로부터 보호하기 위한 보호 소자의 액티브 영역 사이를, 콘택 플러그부를 통하여 상기 액티브 영역 내에서 수직 선형적으로 연결한 것을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 구조.
- 제24항에 있어서, 상기 콘택 플러그부는 서로 수직으로 중첩되는 비아 콘택과 메탈 콘택을 포함함을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 구조.
- 제25항에 있어서, 상기 절연막의 내부에는 상기 메탈 콘택이 존재하는 메탈 콘택층, 제1 금속층, 상기 비아 콘택이 존재하는 비아 콘택층, 제2 금속층이 적층순으로 존재함을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
- 제25항에 있어서, 상기 외부 접속단자는 신호를 전달하기 위한 핀임을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
- 제25항에 있어서, 상기 보호 소자는 상기 입출력 패드에 양전압의 정전기가 유입되었을 경우에 내부회로를 보호하기 위해 양의 정전기를 출력용 전원공급전압 라인(VDDQ)으로 방전하는 피 타입 다이오드임을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
- 제25항에 있어서, 상기 액티브 영역은 고농도 피형 디퓨젼 영역 또는 엔형 디퓨젼 영역 중의 하나임을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
- 제25항에 있어서, 상기 메탈 콘택부의 하부에 다마신 공정에 의해 형성되는 금속층이 더 존재할 경우에 상기 메탈 콘택부의 하부에는 텅스텐 콘택부가 더 형성됨을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결구조.
- 정전방전을 위한 보호 소자의 제1 액티브 영역을, 상기 보호 소자가 복수로 형성된 소자 형성영역의 상부에 위치되어지는 본딩 패드에 전기적으로 연결할 경우에, 상기 본딩 패드의 하부와 상기 제1 액티브 영역의 상부사이를 절연막을 통하여 수직적으로 연결하는 콘택 플러그를 사용함을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 방법.
- 제31항에 있어서, 상기 보호 소자의 상기 제1 액티브 영역의 상부에는 메탈 콘택과 비아 콘택이 중첩적으로 함께 형성되고 상기 보호 소자의 제2 액티브 영역의 상부에는 메탈 콘택이 형성됨을 특징으로 하는 반도체 집적회로용 보호소자와 본딩 패드간의 전기적 연결 방법.
- 반도체 장치의 ESD 프로텍션 회로에 있어서:각기 대응되는 외부 접속 단자와 상기 반도체 장치의 내부회로 사이에서 전기적으로 연결되며 패드 오픈 영역에 존재하는 복수의 패드들과;상기 복수의 패드들의 각 하부 제1 영역 내에서 제2 디퓨젼 영역으로 형성되어 상기 패드들과 전원공급전압간에 접속된 피형 프로텍션 다이오드들과;상기 각 하부 제1 영역에 인접한 각 하부 제2 영역 내에서 제1 디퓨젼 영역으로 형성되어 상기 패드들과 접지전압간에 접속된 엔형 프로텍션 다이오드들을 구비함을 특징으로 하는 반도체 장치의 ESD 프로텍션 회로.
- 제33항에 있어서, 상기 제1 디퓨젼 영역 또는 상기 제2 디퓨젼 영역을 상기 패드에 전기적으로 연결할 경우에 상기 패드 하부의 알루미늄 층 및 금속 층을 거쳐 상기 디퓨젼 영역까지 다이렉트로 연결하는 콘택 구조를 가짐을 특징으로 반도체 장치의 ESD 프로텍션 회로.
- 제33항에 있어서, 상기 반도체 장치가 스태이틱 램인 경우에 상기 스태이틱 램의 메모리 셀은 6개의 셀 트랜지스터들로 이루어지고, 상기 6개의 셀 트랜지스터들은 서로 동일층 또는 서로 다른 층에서 형성됨을 특징으로 하는 반도체 장치의 ESD 프로텍션 회로.
- 제1,2 액티브 영역이 이격적으로 접합된 정전방전용 보호 다이오드들을 갖는 반도체 장치에서 입출력 패드 하부의 전기적 연결구조에 있어서:전원공급전압이나 접지전압에 연결되며 상기 입출력 패드 하부의 중앙 영역에 복수로 형성된 파워용 보호 다이오드와;상기 입출력 패드에 연결되며 상기 입출력 패드 하부의 에지 영역에 복수로 형성된 신호용 보호 다이오드를 구비하며,상기 입출력 패드와 상기 신호용 보호 다이오드의 제2 액티브 영역간의 수직적 연결이 적어도 하나의 비아 콘택을 사용하여 상기 제2 액티브 영역상에서 이루어진 것을 특징으로 하는 입출력 패드 하부의 전기적 연결구조.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060024790A KR100834828B1 (ko) | 2006-03-17 | 2006-03-17 | 정전방전 특성을 강화한 반도체 장치 |
US11/522,886 US8143672B2 (en) | 2006-03-17 | 2006-09-18 | Semiconductor device including a metal layer having a first pattern and a second pattern which together form a web structure, thereby providing improved electrostatic discharge protection |
CN2007100857768A CN101038912B (zh) | 2006-03-17 | 2007-03-14 | 具有改善的静电放电保护功能的半导体器件 |
US13/430,095 US20120174359A1 (en) | 2006-03-17 | 2012-03-26 | Semiconductor device having function of improved electrostatic discharge protection |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020060024790A KR100834828B1 (ko) | 2006-03-17 | 2006-03-17 | 정전방전 특성을 강화한 반도체 장치 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20070094293A KR20070094293A (ko) | 2007-09-20 |
KR100834828B1 true KR100834828B1 (ko) | 2008-06-04 |
Family
ID=38516909
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020060024790A KR100834828B1 (ko) | 2006-03-17 | 2006-03-17 | 정전방전 특성을 강화한 반도체 장치 |
Country Status (3)
Country | Link |
---|---|
US (2) | US8143672B2 (ko) |
KR (1) | KR100834828B1 (ko) |
CN (1) | CN101038912B (ko) |
Families Citing this family (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100979235B1 (ko) * | 2007-11-07 | 2010-08-31 | 주식회사 하이닉스반도체 | 상변화 기억 소자 및 그의 제조방법 |
KR101431759B1 (ko) | 2008-04-30 | 2014-08-20 | 삼성전자주식회사 | 정전기적 방전 보호용 다이오드 |
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---|---|
US20070215948A1 (en) | 2007-09-20 |
US20120174359A1 (en) | 2012-07-12 |
CN101038912B (zh) | 2010-12-22 |
CN101038912A (zh) | 2007-09-19 |
US8143672B2 (en) | 2012-03-27 |
KR20070094293A (ko) | 2007-09-20 |
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