KR20030089062A - 정전기방전 보호소자가 구비되는 반도체소자 - Google Patents

Abstract

본 발명은 정전기방전(electrostatic discharge, ESD) 보호소자가 구비되는 반도체소자에 관한 것으로, ESD 보호소자로 사용되는 NMOSFET의 저부에 깊은 n웰을 형성하고, 상기 깊은 n웰의 가장자리에 n웰을 형성함으로써 NMOSFET의 p웰 저항을 증가시켜 트리거 전압(trigger voltage)을 감소시키고, 그에 따른 ESD 특성을 향상시켜 반도체소자의 고집적화를 유리하게 하는 기술이다.

Description

정전기방전 보호소자가 구비되는 반도체소자{Semiconductor device with electrostatic discharge protection device}

본 발명은 ESD 보호소자가 구비되는 반도체소자에 관한 것으로서, 보다 상세하게 ESD 보호회로용 NMOSFET에 깊은 n웰을 형성하여 트리거 전압을 감소시킴으로써 ESD 특성을 향상시키는 ESD 보호소자가 구비되는 반도체소자에 관한 것이다.

일반적으로 반도체소자가 정전기 방전에 노출되었을 때 내부회로가 손상을 받게 되어 소자가 오동작하거나 신뢰성에 문제가 발생한다.

이러한 내부회로 손상은 정전기 방전 때 입력단자를 통해 주입된 전하(charge)가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(Joule)열로 인해 취약한 곳에서 정션 스파이킹(junction spiking), 산화막 균열(rupture) 현상 등을 일으키기 때문이다.

따라서, 이를 해결하기 위해서는 정전기 방전 때 주입된 전하가 내부회로를 통하여 빠져나가기 전에 입력 단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 정전기 방전 보호 회로를 삽입하여야만 정전기 방전으로 인한 반도체소자의 손상을 방지할 수 있는 것이다.

이하, 첨부된 도면을 참고로 하여 종래기술에 따른 ESD 보호소자가 구비되는 반도체소자에 대하여 설명한다.

도 1 은 일반적인 ESD 보호소자가 구비되는 반도체소자의 회로도로서, 정전기가 패드로 인가되는 경우 내부회로에 손상을 가하기 전에 Vss라인으로 정전기를 방전시키는 NMOSFET으로 형성된 ESD 보호소자(ⓐ)가 구비된 것을 도시한다.

도 2a 는 종래기술에 따른 ESD 보호소자가 구비되는 반도체소자의 단면도이고, 도 2b 는 도 2a 의 평면도로서, 도 1 의 ESD 보호소자가 구비되는 반도체소자의 회로도를 도식화한 것이다.

상기 ESD 보호소자는 패드와 내부회로 사이에 구비되며, NMOSFET으로 형성되어 있다.

먼저, p형 반도체기판(11)에 소자분리절연막(15)을 형성하여 활성영역을 정의한다. 이때, 상기 소자분리절연막(15)은 로코스(LOCal Oxidation of Silicon, LOCOS)방법, 트렌치를 이용한 소자분리방법 등 모든 소자분리방법에 의해 형성된 것이다.

다음, 상기 p형 반도체기판(11)에 p웰(13)을 형성한다.

그 다음, p형 반도체기판(11) 상에 게이트전극(21)을 형성하고, 상기 게이트전극(21) 양측에 n+확산층(17)으로 소오스/드레인영역을 형성하여 NMOSFET를 형성한다.

다음, 상기 드레인영역에 패드(22)를 콘택시키고, 상기 소오스영역에 Vss단자(23)를 콘택시킨다.

그리고, 상기 소오스영역에 인접한 소자분리절연막(15) 사이에 p+확산층(19)을 형성하고, 상기 p+확산층(19)에 Vss단자(24)를 콘택시킨다. 이때, 상기 Vss단자(23, 24)로는 Vcc, ESD용 버스라인(BUS line) 등의 파워라인이 사용될 수 있다.

상기와 같이 형성된 ESD 보호소자가 구비된 반도체소자는 다음과 같은 메카니즘으로 동작된다.

먼저, 상기 패드(22)로 ESD가 인가되고, 이로 인하여 아발란체 접합 브레이크다운(avalanche junction breakdown)이 발생되어 일렉트론 홀 페어(electronhole pair)가 형성된다.

다음, 상기 홀에 의해 벌크 포텐셜(bulk potential)이 증가한다.

그 다음, 증가된 벌크 포텐셜에 의한 npn(드레인-p웰-소오스) 바이폴라 동작에 의해 ESD 전류가 Vss단자(23, 24)를 통해 방전된다.

이때, 상기 ESD 전류가 방전되는 동안 트리거 전압이 산화막 브레이크다운 전압보다 크면 ESD 페일(fail)이 발생한다.

따라서, 고집적 반도체소자의 ESD 보호소자는 보다 감소된 트리거 전압이 요구된다.

그러나, 상기와 같이 종래기술에 따른 ESD 보호소자가 구비되는 반도체소자는, p웰의 저항을 증가시키거나 p웰의 농도를 낮춰 농도를 낮춰 트리거 전압을 낮추었으나, 전체 p웰 농도가 작아져 칩 내 취약한 부분의 래치-업 이뮤니티(latch-up immunity)가 저하되고, 그에 따른 ESD 내성이 저하되는 문제점이 있다.

본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, ESD 보호소자로 동작하는 NMOSFET의 가장자리 및 p웰 저부에 깊은 n웰을 형성하여 p웰의 저항을 선택적으로 증가시킴으로써 트리거 전압을 감소시켜 ESD 보호소자의 동작 특성을 향상시키고 그에 따른 반도체소자의 고집적화를 유리하게 하는 ESD 보호소자가 구비되는 반도체소자를 제공하는데 그 목적이 있다.

도 1 은 일반적인 ESD 보호소자가 구비되는 반도체소자의 회로도.

도 2a 는 종래기술에 따른 ESD 보호소자가 구비되는 반도체소자의 단면도.

도 2b 는 도 2a 의 평면도.

도 3a 는 본 발명에 따른 ESD 보호소자가 구비되는 반도체소자의 단면도.

도 3b 는 도 3a 의 레이아웃.

< 도면의 주요 부분에 대한 부호 설명 >

11, 31 : p형 반도체기판13, 33 : p웰

15, 35 : 소자분리절연막17, 41 : n+확산층

19, 40 : p+확산층21, 39 : 게이트전극

22, 42 : 패드23, 43, 24, 44 : Vss단자

37 : n웰38 : 깊은 n웰

이상의 목적을 달성하기 위하여 본 발명에 따른 ESD 보호소자가 구비되는 반도체소자는,

p형 반도체기판에 활성영역을 정의하는 소자분리절연막과,

상기 반도체기판의 NMOSFET영역에 구비되는 p웰과,

상기 p웰 저부에 구비되는 깊은 n웰과,

상기 깊은 n웰의 가장자리를 둘러싸며 구비되며, 상기 깊은 n웰에 중첩되어 구비되는 n+확산층과,

상기 NMOSFET영역에 구비되는 게이트전극과,

상기 게이트전극 양측에 n+확산층으로 형성되는 소오스/드레인영역과,

상기 소오스영역의 일측에 상기 소자분리절연막에 분리되어 구비되는 p+확산층과,

상기 드레인영역에 콘택되는 패드와,

상기 소오스영역 및 p+확산층에 콘택되는 파워라인으로 이루어지는 것과,

상기 파워라인은 Vss단자, Vcc단자 또는 ESD용 버스 라인으로 사용되는 것을 특징으로 한다.

이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하기로 한다.

도 3a 는 본 발명에 따른 ESD 보호소자가 구비되는 반도체소자의 단면도이고, 도 3b 는 도 3a 의 레이아웃으로서, 서로 연관지어 설명한다.

먼저, 본 발명에 따른 ESD 보호소자가 구비되는 반도체소자는 p형 반도체기판(31)에 활성영역을 정의하는 소자분리절연막(35)과, NMOSFET영역에 형성된 p웰(33)과, 상기 p웰(33) 저부에 형성된 깊은 n웰(38)과, 상기 깊은 n웰(38)의 가장자리를 둘러싸도록 형성된 n웰(37)과, 상기 p형 반도체기판(31)의 활성영역 상에 게이트전극(39) 및 n+확산층(41)으로 형성되는 소오스/드레인영역과, 상기 소오스영역 일측에 형성된 소자분리절연막(35)에 인접하게 형성된 p+확산층(40)과, 상기 드레인영역에 접속되는 패드(42)와, 상기 소오스영역 및 p+확산층(40)에 접속되는 파워라인(43, 44)이 구비된다.

먼저, p형 반도체기판(31)에 소자분리절연막(35)을 형성하여 활성영역을 정의한다. 이때, 상기 소자분리절연막(35)은 로코스방법, 트렌치를 이용한 소자분리방법 등 모든 소자분리방법에 의해 형성된 것이다.

다음, 상기 p형 반도체기판(31)에 p웰(33)을 형성한다.

그 다음, 상기 p형 반도체기판(31)과 p웰(33) 사이에 깊은 n웰(38)을 형성한다.

다음, 상기 깊은 n웰(38) 가장자리에 n웰(37)을 형성한다. 이때, 상기 n웰(37)은 상기 p형 반도체기판(31)과 p웰(33)을 전기적으로 분리시킬 수 있는 모든 조건을 이용한 이온주입공정으로 형성되고, 상기 깊은 n웰(38)에 일부 중첩되어 상기 깊은 n웰(38)을 둘러싸도록 형성된다.

상기 깊은 n웰(38) 및 n웰(37)을 형성함으로써 p웰(33) 저항을 증가시킬 수 있다.

그 다음, p형 반도체기판(31) 상에 게이트전극(31)을 형성하고, 상기 게이트전극(39) 양측에 n+확산층(41)으로 소오스/드레인영역을 형성하여 NMOSFET를 형성한다.

다음, 상기 드레인영역에 패드(42)를 콘택시키고, 상기 소오스영역에 Vss단자(43)를 콘택시킨다.

그리고, 상기 소오스영역에 인접한 소자분리절연막(35) 사이에 p+확산층(40)을 형성하고, 상기 p+확산층(40)에 Vss단자(44)를 콘택시킨다. 이때, 상기 Vss단자(43, 44)는 Vcc, ESD용 버스라인 등의 파워라인이 사용될 수 있다.

도 3b를 참조하면, 깊은 n웰(38)은 NMOSFET 및 Vss단자(44)가 접속되는 p+확산층(40)에 걸쳐 형성되며, 상기 n웰(37)은 상기 깊은 n웰(38)과 일부 중첩되어 깊은 n웰(38)의 가장자리를 둘러싸도록 형성되어 있는 것을 알 수 있다.

상기한 바와 같이 ESD 보호소자가 구비되는 반도체소자는 다음과 같은 메카니즘으로 동작된다.

먼저, 상기 패드(42)로 ESD가 인가되고, 이로 인하여 아발란체 접합 브레이크다운이 발생되어 일렉트론 홀 페어가 형성된다.

다음, 상기 홀에 의해 벌크 포텐셜이 증가한다.

그 다음, 증가된 벌크 포텐셜에 의한 npn(드레인-p웰-소오스) 바이폴라 동작에 의해 ESD 전류가 Vss단자(43, 44)를 통해 방전된다. 이때, 상기 상기 p웰(33)이 상기 깊은 n웰(38) 및 n웰(37)에 둘러 싸여 있기 때문에 상기 p웰(33)의 농도 저하없이 저항을 증가시켜 ESD 방전을 보다 효과적으로 진행할 수 있다.

이상에서 설명한 바와 같이 본 발명에 따른 ESD 보호소자가 구비되는 반도체소자는, ESD 보호소자로 사용되는 NMOSFET의 저부에 깊은 n웰을 형성하고, 상기 깊은 n웰의 가장자리에 n웰을 형성함으로써 NMOSFET의 p웰 저항을 증가시켜 트리거 전압을 감소시키고, 그에 따른 ESD 특성을 향상시켜 반도체소자의 고집적화를 유리하게 하는 이점이 있다.

Claims (2)

1. p형 반도체기판에 활성영역을 정의하는 소자분리절연막과,

   상기 반도체기판의 NMOSFET영역에 구비되는 p웰과,

   상기 p웰 저부에 구비되는 깊은 n웰과,

   상기 깊은 n웰의 가장자리를 둘러싸며 구비되며, 상기 깊은 n웰에 중첩되어 구비되는 n+확산층과,

   상기 NMOSFET영역에 구비되는 게이트전극과,

   상기 게이트전극 양측에 n+확산층으로 형성되는 소오스/드레인영역과,

   상기 소오스영역의 일측에 상기 소자분리절연막에 분리되어 구비되는 p+확산층과,

   상기 드레인영역에 콘택되는 패드와,

   상기 소오스영역 및 p+확산층에 콘택되는 파워라인으로 이루어지는 ESD 보호소자가 구비되는 반도체소자.
2. 제 1 항에 있어서,

   상기 파워라인은 Vss단자, Vcc단자 또는 ESD용 버스 라인으로 사용되는 것을 특징으로 하는 ESD 보호소자가 구비되는 반도체소자.