KR100917055B1 - Ｅｓｄ 보호를 위한 반도체 소자 - Google Patents

Abstract

본 발명은 반도체 소자의 PESD 영역내에 별도의 산화막을 형성하여 PESD 형성시 차등적으로 서브 정션 프로파일이 형성되도록 하여 ESD 특성을 개선하도록한 ESD 보호를 위한 반도체 소자에 관한 것으로, 반도체 기판상에 형성되는 게이트 폴리층;상기 게이트 폴리층의 양측 기판내에 형성되는 소오스/드레인 영역;상기 소오스/드레인 영역의 어느 일측 영역의 하측에 구성되어 ESD 보호 특성을 향상시키기 위한 PESD 영역;상기 PESD 영역의 이온 주입 프로파일을 변화시키는 도핑 프로파일 변화 영역을 포함한다.

ESD, PESD, 도핑 프로파일

Description

ＥＳＤ 보호를 위한 반도체 소자{Semiconductor device for protecting ESD}

도 1은 일반적인 입출력(I/O) 회로의 레이 아웃 구성도

도 2는 종래 기술의 ESD 보호를 위한 반도체 소자의 구성도

도 3은 본 발명에 따른 ESD 보호를 위한 반도체 소자의 구성도

도 4는 본 발명에 따른 ESD 보호를 위한 다른 반도체 소자의 구성도

- 도면의 주요 부분에 대한 부호의 설명 -

21. 반도체 기판 22. 게이트 폴리층

23.24. 소오스/드레인 영역 25a.25b. 콘택층

26. ESD 보호 추가 이온 주입 영역 27. PESD 영역

본 발명은 반도체 소자에 관한 것으로, 구체적으로 PESD 영역내에 별도의 산화막을 형성하여 PESD 형성시 차등적으로 서브 정션 프로파일이 형성되도록 하여 ESD 특성을 개선하도록한 ESD 보호를 위한 반도체 소자에 관한 것이다.

반도체 집적회로에서 집적도가 증가할수록 소스와 드레인의 채널길이(source-to-drain channel length)는 줄어들게 되며, 그에 의한 의도하지 않은 전기적 현상이 발생하는데, 예를 들면 ESD 특성 악화, 핫 캐리어 효과(hot carrier effect), 펀치 쓰루(punch-through) 등이다.

정전기에 의한 정전 방전(Electrostatic Discharge)에는 크게 두가지 종류가 있다.

첫째가 디바이스가 패키지(Package) 형태로 어떠한 테스트 장비 등에 장착될 때 그 장비의 접지 상태가 불안정하여 발생하는 정전기로 전압은 약 250V로 낮으나 임피던스가 작아서 전하량은 상대적으로 많은 경우(Machine Model)이며, 두번째는 디바이스가 사용자에 의해 인체에 유기되어 있던 정전기가 방전되는 형태로 약 2000V의 고전압이나 큰 임피던스를 통해서 방전되어 낮은 전하량을 가지는 경우(Human Body Model)이다.

이러한 정전기에 노출되면 MOS 디바이스는 게이트 옥사이드 파괴(gate oxide rupture), 접합 파괴(junction spiking) 등의 현상이 발생하여 디바이스가 완전히 파괴되거나 혹은 미세하게 데미지(damage)를 받아 소자 신뢰도(reliability)에 심각한 영향을 준다.

따라서 정전기의 유입에 따른 파괴로부터 집적회로를 보호하기 위하여 집적회로 내부와 외부와의 연결부위에 ESD 보호회로를 삽입한다. 정전기 방전은 ESD 보호회로에 의해 접지선(ground line) 또는 Vcc선을 통해 제거되며, 내부회로는 안전 하게 되는 것이다.

ESD 보호 회로에서 접지 쪽으로 정전기를 추출하기 위하여 접지와 패드(Pad) 사이에 구성되는 MOS 트랜지스터의 드레인 영역은 저항이 커야 ESD 특성의 향상을 기대할 수 있다.

첫 번째로 드레인 전체에 균일한 저항을 제공하여야만, MOS 트랜지스터가 ESD 상황에서 턴온(Turn-On) 될 때 MOS트랜지스터의 양 끝단이 먼저 턴온(Turn-On) 되지 않고 트랜지스터가 균일하게 턴온(Turn-On) 되는 특성을 얻을 수 있다.

두 번째, ESD 상황에서 스냅백(Snap-Back) 모드로 들어갈 때, 두 번째 항복(2nd Breakdown) 전압을 스냅백 전압보다 높게 하기 위해서는 드레인의 저항 성분을 증가시켜야 한다.

이하에서 첨부된 도면을 참고하여 종래 기술의 반도체 소자 및 ESD 보호 회로에 관하여 설명한다.

도 1은 일반적인 입출력(I/O) 회로의 레이 아웃 구성도이고, 도 2는 종래 기술의 ESD 보호를 위한 반도체 소자의 구성도이다.

종래 기술에서는 ESD 특성 개선을 위해 NMOS I/O 트랜지스터에서의 접합 브레이크 다운 전압(BVJN)의 감소를 위해 PESD 공정을 진행한다.

도 1 및 도 1의 A-A'선에 따른 단면 구조를 나타낸 도 2에서와 같이, n형 액티브 영역(14)과, p형 액티브 영역(13)을 갖는 I/O 회로에서 NMOS 트랜지스터들의 게이트 폴리층들(11)과 내부 배선(15)이 지나는 n형 액티브 영역(14)에 ESD 보호 특성을 향상시키기 위하여 p형 이온 주입을 한 PESD 영역(12)을 형성한다.

단면에서 보면, 반도체 기판상에 형성된 게이트 폴리층(11)의 양측에 소오스/드레인 영역(16)(17)이 형성되고, 소오스/드레인 영역(16)(17)에 콘택되는 콘택층(18a)(18b)을 포함하고, 드레인 영역의 하측에 PESD 영역(12)이 형성되는 구조이다.

이와 같은 종래 기술의 구성에서는 NMOS 입출력 트랜지스터에 ESD 특성을 향상하기 위하여 p-타입의 PESD 이온 주입을 별도로 진행하여 접합 브레이크 다운 전압을 낮춰 ESD 특성을 개선하도록 하였으나, 그 효과가 작아서 ESD 측면에서 취약하게 되어 있다.

그러나 이와 같은 종래 기술의 ESD 보호를 위한 반도체 소자는 다음과 같은 문제점이 있다.

NMOS 입출력 트랜지스터에서 ESD 특성을 향상하기 위하여 p-타입의 PESD 이온 주입을 별도로 진행하여 접합 브레이크 다운 전압을 낮추는 구조이나, ESD 특성의 개선 효과가 작아서 ESD 측면에서 취약하다.

이러한 ESD에 대한 효과가 작아 디바이스가 완전히 파괴되거나 혹은 미세하게 데미지(damage)를 받아 소자 신뢰도(reliability)에 심각한 영향을 준다.

본 발명은 이와 같은 종래 기술의 의 문제를 해결하기 위하여 안출한 것으로, PESD 영역내에 별도의 산화막을 형성하여 PESD 형성시 차등적으로 서브 정션 프로파일이 형성되도록 하여 ESD 특성을 개선하도록한 ESD 보호를 위한 반도체 소자를 제공하는데 그 목적이 있다.

이와 같은 목적을 달성하기 위한 본 발명에 따른 ESD 보호를 위한 반도체 소자는 반도체 기판상에 형성되는 게이트 폴리층;상기 게이트 폴리층의 양측 기판내에 형성되는 소오스/드레인 영역;상기 소오스/드레인 영역의 어느 일측 영역의 하측에 구성되어 ESD 보호 특성을 향상시키기 위한 PESD 영역;상기 PESD 영역의 이온 주입 프로파일을 변화시키는 도핑 프로파일 변화 영역을 포함하는 것을 특징으로 한다.

본 발명은 ESD 특성을 더욱 개선하기 위하여 N+와 PESD 계면 사이에 N-타입 또는 P-타입의 이온 주입을 추가로 도핑하여 접합 브레이크 다운 전압 특성을 개선하여 ESD 특성을 개선한 것이다.

또 다른 방법으로 PESD 지역에 전계 발생에 의한 ESD 특성 개선을 위해 별도의 산화막을 형성하여 PESD를 진행함으로써 접합 프로파일에 차등을 주어 ESD 특성을 개선한 것이다.

본 발명에 따른 ESD 보호를 위한 반도체 소자의 바람직한 실시예에 관하여 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도 3은 본 발명에 따른 ESD 보호를 위한 반도체 소자의 구성도이고, 도 4는 본 발명에 따른 ESD 보호를 위한 다른 반도체 소자의 구성도이다.

본 발명은 ESD 효율을 더욱 증가시키기 위해 N+와 PESD 계면사이에 N 타입 또는 P 타입의 이온주입를 추가로 진행하여 ESD 특성을 더욱 향상하도록 하는 것으로 그 구조는 다음과 같다.

먼저, 도 3에서와 같이, I/O 회로의 NMOS 트랜지스터 형성 영역에 추가 이온 주입을 하는 것으로, 반도체 기판(21)상에 형성되는 게이트 폴리층(22)과, 게이트 폴리층(22)의 양측 기판내에 형성되는 소오스/드레인 영역(23)(24)과, 상기 소오스/드레인 영역(23)(24)에 콘택되는 콘택층(25a)(25b)과, 상기 소오스/드레인 영역(23)(24)의 어느 일측 영역의 하측에 구성되어 ESD 보호 특성을 향상시키기 위한 PESD 영역(27)과, 상기 PESD 영역(27)을 갖는 소오스/드레인 영역(23)(24)과 PESD 영역(27)의 계면에 위치하여 PESD 영역(27)의 이온 주입 프로파일을 변화시키는 도핑 프로파일 변화 영역으로 ESD 보호 추가 이온 주입 영역(26)이 구성된다.

이와 같은 본 발명은 ESD 특성 개선을 위해 PESD 이온주입을 NMOS 입출력에서 N+(소오스/드레인)영역과 PESD 계면에 추가적으로 N 또는 P 타입으로 추가 더블 이온 주입를 진행하여 ESD protestion을 위한 BVJN 특성을 강화하여 ESD 인가시 쉽게 기판으로 ESD가 빠져나갈 수 있도록 회로를 구성한 것이다.

그리고 본 발명의 다른 실시예는 전계 차이를 두어 ESD 특성을 더욱 개선하기 위해 PESD 영역내에 별도의 산화막을 형성하여 PESD 형성시 차등적으로 서브 정션 프로파일이 형성되도록 하여 ESD 특성을 개선하는 것으로 그 구조는 다음과 같다.

도 4에서와 같이, I/O 회로의 NMOS 트랜지스터 형성 영역에 추가 이온 주입 을 하는 것으로, 반도체 기판(31)상에 형성되는 게이트 폴리층(32)과, 게이트 폴리층(32)의 양측 기판내에 형성되는 소오스/드레인 영역(33)(34)과, 상기 소오스/드레인 영역(33)(34)에 콘택되는 콘택층(35a)(35b)과, 상기 소오스/드레인 영역(33)(34)의 일측 표면상에 구성되는 ESD 보호용 산화막(36)과,상기 소오스/드레인 영역(33)(34)에서 상기 ESD 보호용 산화막(36)이 형성된 영역의 하측의 소오스/드레인 영역에 인접하여 형성되고, ESD 보호용 산화막(36)에 의해 해당 서브 정션 프로파일 즉, 도핑 프로파일 변화 영역을 갖는 PESD 영역(37)으로 구성된다.

도 4의 (가)부분은 서브 정션 프로파일을 갖는 부분이다.

이와 같은 구조는 PESD 이온주입의 기판 구조에 단차를 주어 전계 발생에 의한 ESD가 쉽게 빠져나갈 수 있도록 했으며, 이는 PESD 이온주입 전 서브 정션 프로파일에 영향을 줄 부분에 별도의 산화막을 형성함으로써 가능하게 한 것이다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다.

따라서, 본 발명의 기술적 범위는 실시예에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의하여 정해져야 한다.

이상에서 설명한 본 발명에 따른 ESD 보호를 위한 반도체 소자는 다음과 같은 효과가 있다.

본 발명은 PESD 지역과 N+ 계면사이에 추가로 더블 이온주입을 진행 함으로 써 ESD 인가시 보다 쉽게 ESD가 서브로 빠져나가 디바이스에는 영향을 주지 않도록 한다.

또한, PESD 지역안에 별도의 산화막을 형성하여 전계 발생에 의해 쉽게 ESD가 전계가 밀집된 영역으로 빠져 나갈 수 있도록 하여 ESD 측면에서 큰 효과를 갖는다.

Claims (3)

1. 반도체 기판상에 형성되는 게이트 폴리층;

   상기 게이트 폴리층의 양측 기판내에 형성되는 소오스/드레인 영역;

   상기 소오스/드레인 영역의 어느 일측 영역의 하측에 구성되어 ESD 보호 특성을 향상시키기 위한 PESD 영역;

   상기 PESD 영역의 이온 주입 프로파일을 변화시키는 도핑 프로파일 변화 영역을 포함하는 것을 특징으로 하는 ESD 보호를 위한 반도체 소자.
2. 제 1 항에 있어서, 도핑 프로파일 변화 영역은 PESD 영역을 갖는 소오스/드레인 영역과 PESD 영역의 계면에 위치하여 PESD 영역의 이온 주입 프로파일을 변화시키는 ESD 보호 추가 이온 주입 영역인 것을 특징으로 하는 ESD 보호를 위한 반도체 소자.
3. 제 1 항에 있어서, 도핑 프로파일 변화 영역은 상기 소오스/드레인 영역의 일측 표면상에 구성되는 ESD 보호용 산화막에 의해 형성되어 전계가 집중되도록한 서브 정션 프로파일인 것을 특징으로 하는 ESD 보호를 위한 반도체 소자.

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