JP2023152286A - Ｅｓｄ保護回路及び半導体装置 - Google Patents

Abstract

【課題】立ち上がり時間が短い静電気放電に対しても内部回路を保護することができるＥＳＤ保護回路を提供する。【解決手段】Ｐ型の半導体基板７と、半導体基板７の上部に形成されているＮ型のウェル領域９と、ウェル領域９の上部Ａに形成され、ウェル領域９よりも高い不純物濃度であるＮ型のドレイン領域６と、ウェル領域９の上部Ａにおいてドレイン領域６と離間して形成され、ウェル領域９よりも高い不純物濃度であるＮ型のソース領域４と、ドレイン領域６とソース領域４との間に形成されているゲート絶縁膜１０と、ゲート絶縁膜１０の表面に形成されているゲート電極５と、ウェル領域９の上部Ａにおいて、少なくともチャネル領域の角部Ｒ近傍のドレイン領域６と接するように形成され、ウェル領域９よりも高い不純物濃度であるＰ型の高濃度領域８と、を備えているオフトランジスタを有するＥＳＤ保護回路１である。【選択図】図３

Description

本発明は、ＥＳＤ保護回路及び半導体装置に関する。

半導体装置には、静電気放電（Electro-Static Discharge：ＥＳＤ）から内部回路を保護するためにＥＳＤ保護回路が設けられている場合が多い。

ＥＳＤ保護回路の例としては、独立して、あるいは、寄生的に形成されているダイオード素子、バイポーラ素子、サイリスタ素子などを用いた回路が挙げられる。これらのなかでも、Ｎ型のＭＯＳ（Metal-Oxide-Semiconductor）トランジスタのドレインを外部端子に接続するとともにゲート及びソースを接地してオフ状態で使用する、いわゆる「オフトランジスタ」が良く知られている。このオフトランジスタは、ＥＳＤによるサージ電流を実装基板の接地電位端子などに流し、内部回路が静電破壊されることを防止する。

このようなオフトランジスタにおいて、様々な提案がされている。たとえば、ＥＳＤ保護特性の改善を図ることを目的として、抵抗素子と容量素子が直列接続されたＲＣタイマーが接続されているオフトランジスタが提案されている（例えば、特許文献１参照）。

特開２０１２－１４６８９９号公報

本発明の一つの側面では、立ち上がり時間が短い静電気放電に対しても内部回路を保護することができるＥＳＤ保護回路を提供することを目的とする。

本発明の一態様に係るＥＳＤ保護回路は、
第１導電型の半導体基板と、
前記半導体基板の上部に形成されている第２導電型のウェル領域と、
前記ウェル領域の上部に形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度である第１導電型のドレイン領域と、
前記ウェル領域の上部において前記ドレイン領域と離間して形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度である第１導電型のソース領域と、
前記ドレイン領域と前記ソース領域との間における前記半導体基板の表面に形成されているゲート絶縁膜と、
前記ゲート絶縁膜の表面に形成されているゲート電極と、
前記ウェル領域の上部において、少なくともチャネル領域の角部近傍の前記ドレイン領域と接するように形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度である第２導電型の高濃度領域と、
を備えているオフトランジスタを有する。

本発明の一つの側面によれば、立ち上がり時間が短い静電気放電に対しても内部回路を保護することができるＥＳＤ保護回路を提供することができる。

図１は、実施形態に係るオフトランジスタを示す平面図である。 図２は、図１に示したオフトランジスタにおけるＩＩ－ＩＩ線の概略断面図である。 図３は、図１に示したオフトランジスタにおけるＩＩＩ－ＩＩＩ線の概略断面図である。 図４は、図１～図３で示したオフトランジスタを用いたＥＳＤ保護回路を有する半導体装置の回路図の一例を示す。 図５は、従来のオフトランジスタを示す平面図である。 図６は、図５に示したオフトランジスタにおけるＶＩ－ＶＩ線の概略断面図である。 図７は、図５に示したオフトランジスタにおけるＶＩＩ－ＶＩＩ線の概略断面図である。

以下、図面を参照しつつ、本発明の実施形態に係るオフトランジスタを用いたＥＳＤ保護回路について説明する。以下の説明において、便宜上それぞれ互いに直交するＸＹＺ軸を設定し、＋Ｚ方向を上層側、－Ｚ方向を下層側等と呼ぶ。

図５～図７には、従来の一般的なＭＯＳ（Metal Oxide Semiconductor）電界効果トランジスタをオフトランジスタ１００ａとしたＥＳＤ保護回路１００が記載されている。ＥＳＤ保護回路１００は、Ｎ型の半導体基板７の表面に形成されたＰ型のウェル領域９の上部Ａに、ドレイン領域６と、上部Ａにドレイン領域６と同層方向（Ｘ方向）に離間して形成されたソース領域４とを備えている。ＥＳＤ保護回路１００は、ドレイン領域６とソース領域４との間のチャネル領域の上層側には、ゲート電極５を備えている。また、ゲート電極５とウェル領域９との層間には、ゲート絶縁膜１０が形成されている。ゲート電極５は、多結晶シリコンにＮ型の不純物を高濃度になるように注入して形成されている。

ドレイン領域６、ソース領域４及びゲート電極５の周囲には、トランジスタを形成する領域を分離する周壁部３が形成されている。周壁部３は、ウェル領域９の上部Ａの一部にＰ型の不純物を高濃度になるように注入して形成されている。平面視した際の周壁部３の内側の領域において、ドレイン層６、ソース層４及びゲート層５を除く領域には、Ｐ型の不純物を高濃度になるように注入した高濃度領域８が形成されている。高濃度領域８の上面側及びウェル領域９の上面側の露出部分には、絶縁膜２がそれぞれ形成されている。絶縁膜２は、例えば、二酸化シリコン等の酸化膜であり、ＬＯＣＯＳ（Local Oxidation of Silicon）などにより形成されている。

このオフトランジスタ１００ａをＺ方向から平面視すると、いわゆるチャネル領域の角部Ｒ（図５参照）は、ＥＳＤ発生時に局所的に電界強度が高くなりやすい傾向がある。すると、ＥＳＤ発生時には、オフトランジスタ１００ａの寄生バイポーラトランジスタのスナップバック動作により、サージ電流がドレイン領域６から高濃度領域８に流入すると、スナップバック動作後に流れる電流が角部Ｒに集中して破壊するおそれがある。

さらに、近年の携帯端末などにおける高密度実装の要求から半導体装置を小型化すると、外部端子から半導体チップまでの経路における寄生抵抗及び寄生容量が小さくなり、サージ電圧の立ち上がり時間が短くなる場合がある。特に、静電気放電モデルのうちデバイス帯電モデル（Charged Device Model：ＣＤＭ）においては、サージ電圧の立ち上がり時間が短く、これまで提案されてきたオフトランジスタの構造では、小型化された半導体装置の内部回路を保護できない場合がある。

そこで、ＣＤＭのようなサージ電圧の立ち上がり時間が短いＥＳＤによる角部Ｒでの静電破壊を抑制するため、本発明の一実施形態では、少なくともこの角部近傍のウェル領域に不純物濃度が高い領域を形成して電流が流れやすくなるような構造とした。

図１～図３には、本発明の一実施形態に係るオフトランジスタが示されている。ＥＳＤ保護回路１は、このオフトランジスタ１ａを用いて形成されている。
このオフトランジスタ１ａは、半導体基板７上に形成されている。半導体基板７は、Ｐ型のシリコン基板により形成されており、表面にはＰ型の不純物を注入して形成したウェル領域９が設けられている。ウェル領域９の上部Ａには、ドレイン領域６と、ドレイン領域６と同層方向（Ｘ方向）に離間して形成された一対のソース領域４とが、Ｎ型の不純物を高濃度になるように注入することにより形成されている。ドレイン領域６及びソース領域４は、Ｚ方向から平面視すると矩形状に形成されている。

ドレイン領域６とソース領域４との間のチャネル領域を含むウェル領域９の上部全域には、高濃度領域８が形成されている。この高濃度領域８は、Ｐ型の不純物を高濃度になるように注入して形成されている。
ドレイン領域６とソース領域４との間の高濃度領域８の上層側には、ゲート電極５が形成されている。ゲート電極５は、多結晶シリコンにＰ型の不純物を高濃度になるように注入して形成されている。ゲート電極５は、平面視すると矩形状に形成されている。ゲート電極５と高濃度領域８との層間には、ゲート絶縁膜１０が形成されている。ゲート絶縁膜１０は、例えば、二酸化シリコン等の酸化膜により形成されている。

ドレイン領域６、ソース領域４及びゲート電極５の周囲には、トランジスタを形成する領域を分離する周壁部３が形成されている。周壁部３は、ウェル領域９の上部Ａの一部にＰ型の不純物を高濃度になるように注入して形成されている。高濃度領域８の上面側の露出部分には、絶縁膜２が形成されている。絶縁膜２は、例えば、二酸化シリコン等の酸化膜であり、ＬＯＣＯＳなどにより形成されている。

このように、ＥＳＤ保護回路１のオフトランジスタ１ａは、少なくとも角部Ｒ近傍のウェル領域９に高濃度領域８が形成されているため、スナップバック動作後に流れる電流の経路での抵抗が低くなり、サージ電流を流しやすくした。これにより、ＥＳＤ保護回路１は、半導体装置の外形が小型になり、かつＣＤＭのようなサージ電圧の立ち上がり時間が短いＥＳＤに対しても、内部回路を静電気放電から保護することができる。

なお、本実施形態では、高濃度領域がウェル領域の上部全域に形成されているとしたが、高濃度領域は、少なくともチャネル領域の角部近傍に形成されていればよく、チャネル領域全域に形成されていてもよい。

図４は、図１～図３で示したオフトランジスタを用いたＥＳＤ保護回路を有する半導体装置の回路図の一例を示す。
図４に示すように、半導体装置Ｄは、静電気放電から保護される内部回路（被保護回路）Ｃに対し、ＥＳＤ保護回路１が並列に接続されていれば特に制限はなく、目的に応じて適宜選択することができる。
内部回路Ｃとしては、例えば、基準電圧発生装置、磁気センサなどが挙げられる。

以上説明したように、本実施形態のＥＳＤ保護回路は、ウェル領域の上部において、少なくともチャネル領域の角部近傍のドレイン領域と接するように形成され、ウェル領域の不純物濃度よりも高い不純物濃度である第２導電型の高濃度領域を備えているオフトランジスタを有する。
これにより、本実施形態のＥＳＤ保護回路は、ＣＤＭのようなサージ電圧の立ち上がり時間が短いＥＳＤに対しても、小型化された半導体装置の内部回路を保護することができる。

以上、本発明の一実施形態について説明したが、本発明は上記の一実施形態に限定されるものではなく、その趣旨を逸脱しない範囲で適宜変更可能である。また、本発明の趣旨を逸脱しない範囲で、上述した実施形態における構成要素を周知の構成要素に置き換えることは適宜可能であり、また、上述した変形例を適宜組み合わせてもよい。

１ ＥＳＤ保護回路
１ａ オフトランジスタ
２ 絶縁層
３ 周壁部
４ ソース領域
５ ゲート電極
６ ドレイン領域
７ 半導体基板
８ 高濃度領域
９ ウェル領域
１０ ゲート絶縁膜
Ａ ウェル領域の上部
Ｃ 内部回路（被保護回路）
Ｄ 半導体装置
Ｒ 角部

Claims (4)

1. 第１導電型の半導体基板と、
   前記半導体基板の上部に形成されている第２導電型のウェル領域と、
   前記ウェル領域の上部に形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度である第１導電型のドレイン領域と、
   前記ウェル領域の上部において前記ドレイン領域と離間して形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度である第１導電型のソース領域と、
   前記ドレイン領域と前記ソース領域との間における前記半導体基板の表面に形成されているゲート絶縁膜と、
   前記ゲート絶縁膜の表面に形成されているゲート電極と、
   前記ウェル領域の上部において、少なくともチャネル領域の角部近傍の前記ドレイン領域と接するように形成され、前記ウェル領域の不純物濃度よりも高い不純物濃度である第２導電型の高濃度領域と、
   を備えているオフトランジスタを有することを特徴とするＥＳＤ保護回路。
2. 前記高濃度領域は、前記チャネル領域全域に形成されている請求項１に記載のＥＳＤ保護回路。
3. 前記高濃度領域は、前記ウェル領域の上部全域に形成されている請求項１に記載のＥＳＤ保護回路。
4. 請求項１から３のいずれかに記載のＥＳＤ保護回路と、前記ＥＳＤ保護回路により静電気放電から保護される被保護回路とが並列に接続されていることを特徴とする半導体装置。
   

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