CN116936570A - 静电放电保护电路及半导体装置 - Google Patents
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Abstract
本发明提供一种即便对于上升时间短的静电放电也可保护内部电路的静电放电保护电路及半导体装置。一种静电放电保护电路，具有截止晶体管，所述截止晶体管包括：P型半导体基板；N型阱区域，形成在半导体基板的上部；N型漏极区域，形成在阱区域的上部，杂质浓度比阱区域高；N型源极区域，在阱区域的上部中与漏极区域分离形成，杂质浓度比阱区域高；栅极绝缘膜，形成在漏极区域与源极区域之间；栅极电极，形成在栅极绝缘膜的表面；以及P型高浓度区域，形成为在阱区域的上部中至少与沟道区域的角部附近的漏极区域相接，杂质浓度比阱区域高。
Description
技术领域
本发明涉及一种静电放电保护电路及半导体装置。
背景技术
半导体装置中，多数情况下为了保护内部电路免受静电放电(Electro-StaticDischarge，ESD)影响而设有ESD保护电路。
作为ESD保护电路的例子，可列举使用独立或寄生地形成的二极管元件、双极元件、晶闸管(thyristor)元件等的电路。这些中，将N型金属氧化物半导体(Metal-Oxide-Semiconductor，MOS)晶体管的漏极连接于外部端子、并且将栅极及源极接地而以截止状态使用的所谓“截止晶体管”已广为人知。所述截止晶体管使由ESD引起的浪涌电流流向安装基板的接地电位端子等，以防止内部电路遭到静电破坏。
关于此种截止晶体管，有各种提案。例如，为了实现ESD保护特性的改善，提出了连接有将电阻元件与电容元件串联连接的RC计时器的截止晶体管(例如，参照专利文献1)。
[现有技术文献]
[专利文献]
[专利文献1]日本专利特开2012-146899号公报
发明内容
[发明所要解决的问题]
本发明的一个方面的目的在于提供一种即便对于上升时间短的静电放电也可保护内部电路的ESD保护电路。
[解决问题的技术手段]
本发明的一实施例的ESD保护电路具有截止晶体管，所述截止晶体管包括：
第一导电型的半导体基板；
第二导电型的阱区域，形成在所述半导体基板的上部；
第一导电型的漏极区域，形成在所述阱区域的上部，杂质浓度比所述阱区域的杂质浓度高；
第一导电型的源极区域，在所述阱区域的上部中与所述漏极区域分离形成，杂质浓度比所述阱区域的杂质浓度高；
栅极绝缘膜，形成在所述漏极区域与所述源极区域之间的所述半导体基板的表面；
栅极电极，形成在所述栅极绝缘膜的表面；以及
第二导电型的高浓度区域，形成为在所述阱区域的上部中至少与沟道区域的角部附近的所述漏极区域相接，杂质浓度比所述阱区域的杂质浓度高。
所述高浓度区域形成在所述沟道区域整个区域中。
所述高浓度区域形成在所述阱区域的整个上部区域中。
本发明的一实施例的半导体装置，并联连接有所述ESD保护电路、与由所述ESD保护电路保护免受静电放电影响的被保护电路。
[发明的效果]
通过本发明的一个方面，可提供一种即便对于上升时间短的静电放电也可保护内部电路的ESD保护电路。
附图说明
图1是表示实施方式的截止晶体管的平面图。
图2是图1所示的截止晶体管的II-II线的概略剖面图。
图3是图1所示的截止晶体管的III-III线的概略剖面图。
图4表示具有使用图1～图3中示出的截止晶体管的ESD保护电路的半导体装置的电路图的一例。
图5是表示现有的截止晶体管的平面图。
图6是图5所示的截止晶体管的VI-VI线的概略剖面图。
图7是图5所示的截止晶体管的VII-VII线的概略剖面图。
[符号的说明]
1：ESD保护电路
1a：截止晶体管
2：绝缘膜
3：周壁部
4：源极区域
5：栅极电极
6：漏极区域
7：半导体基板
8：高浓度区域
9：阱区域
10：栅极绝缘膜
A：阱区域的上部
C：内部电路(被保护电路)
D：半导体装置
R：角部
具体实施方式
以下，参照附图对本发明的实施方式的使用截止晶体管的ESD保护电路进行说明。在以下的说明中，为了方便而设定分别相互正交的XYZ轴，将+Z方向称为上层侧，将-Z方向称为下层侧等。
图5～图7中记载有将现有的一般的金属氧化物半导体(Metal OxideSemiconductor，MOS)场效晶体管作为截止晶体管100a的ESD保护电路100。ESD保护电路100在形成于N型半导体基板7的表面的P型阱区域9的上部A，包括漏极区域6、以及在上部A与漏极区域6在同层方向(X方向)分离形成的源极区域4。ESD保护电路100在漏极区域6与源极区域4之间的沟道区域的上层侧包括栅极电极5。另外，在栅极电极5与阱区域9的层间形成栅极绝缘膜10。将N型杂质以成为高浓度的方式注入至多晶硅而形成栅极电极5。
在漏极区域6、源极区域4及栅极电极5的周围形成有将形成晶体管的区域隔离的周壁部3。将P型杂质以成为高浓度的方式注入至阱区域9的上部A的一部分而形成周壁部3。在俯视时的周壁部3的内侧区域，在漏极区域6、源极区域4及栅极电极5除外的区域中，形成有以成为高浓度的方式注入P型杂质而成的高浓度区域8。在高浓度区域8的上表面侧及阱区域9的上表面侧的露出部分分别形成有绝缘膜2。绝缘膜2例如是二氧化硅等氧化膜，通过硅局部氧化(Local Oxidation of Silicon，LOCOS)等形成。
当从Z方向俯视所述截止晶体管100a时，所谓的沟道区域的角部R(参照图5)具有在ESD发生时电场强度容易局部变高的倾向。于是，在ESD发生时，若由于截止晶体管100a的寄生双极晶体管的骤回动作，浪涌电流从漏极区域6流入到高浓度区域8，则在骤回动作后流动的电流有可能集中在角部R而破坏。
进而，根据近年来的便携终端等的高密度安装的要求而将半导体装置小型化时，从外部端子到半导体芯片的路径中的寄生电阻及寄生电容变小，有时浪涌电压的上升时间变短。特别是在静电放电模型中的器件带电模型(Charged Device Model：CDM)中，浪涌电压的上升时间短，在迄今为止提出的截止晶体管的结构中，有时无法保护小型化的半导体装置的内部电路。
因此，为了抑制CDM这样的浪涌电压的上升时间短的ESD引起的在角部R的静电破坏，在本发明的一实施方式中采用如下结构：至少在所述角部附近的阱区域形成杂质浓度高的区域，使电流容易流动。
图1～图3中示出本发明的一实施方式的截止晶体管。ESD保护电路1是使用所述截止晶体管1a而形成。
所述截止晶体管1a形成在半导体基板7上。半导体基板7由P型硅基板形成，在表面设有注入P型杂质而形成的阱区域9。在阱区域9的上部A，漏极区域6和与漏极区域6在同层方向(X方向)分离形成的一对源极区域4通过以成为高浓度的方式注入N型杂质而形成。漏极区域6及源极区域4从Z方向俯视时形成为矩形形状。
在包含漏极区域6与源极区域4之间的沟道区域的阱区域9的整个上部区域中形成有高浓度区域8。所述高浓度区域8是以成为高浓度的方式注入P型杂质而形成。
在漏极区域6与源极区域4之间的高浓度区域8的上层侧形成有栅极电极5。将P型杂质以成为高浓度的方式注入至多晶硅而形成栅极电极5。栅极电极5在俯视时形成为矩形形状。在栅极电极5与高浓度区域8的层间形成有栅极绝缘膜10。栅极绝缘膜10例如由二氧化硅等氧化膜形成。
在漏极区域6、源极区域4及栅极电极5的周围形成有将形成晶体管的区域隔离的周壁部3。将P型杂质以成为高浓度的方式注入至阱区域9的上部A的一部分而形成周壁部3。在高浓度区域8的上表面侧的露出部分形成有绝缘膜2。绝缘膜2例如是二氧化硅等氧化膜，通过LOCOS等形成。
如此，由于ESD保护电路1的截止晶体管1a至少在角部R附近的阱区域9形成有高浓度区域8，因此在骤回动作后流动的电流的路径上的电阻降低，浪涌电流容易流动。由此，ESD保护电路1即便对于半导体装置的外形成为小型且CDM这样的浪涌电压的上升时间短的ESD，也可保护内部电路免受静电放电影响。
此外，在本实施方式中，设为高浓度区域形成在阱区域的整个上部区域，但高浓度区域至少形成在沟道区域的角部附近即可，也可形成在整个沟道区域。
图4表示具有使用图1～图3中示出的截止晶体管的ESD保护电路的半导体装置的电路图的一例。
如图4所示，关于半导体装置D，只要ESD保护电路1与保护免受静电放电影响的内部电路(被保护电路)C并联连接，则并无特别限制，可根据目的适宜选择。
作为内部电路C，例如可列举基准电压产生装置、磁性传感器等。
如以上说明那样，本实施方式的ESD保护电路具有包括第二导电型的高浓度区域的截止晶体管，所述第二导电型的高浓度区域形成为在阱区域的上部中至少与沟道区域的角部附近的漏极区域相接，且杂质浓度比阱区域的杂质浓度高。
由此，本实施方式的ESD保护电路即便对于CDM这样的浪涌电压的上升时间短的ESD，也可保护小型化的半导体装置的内部电路。
以上，对本发明的一实施方式进行了说明，但本发明并不限定于所述的一实施方式，能够在不脱离其主旨的范围内适宜变更。另外，在不脱离本发明的主旨的范围内，能够适宜将所述实施方式中的构成要素置换为众所周知的构成要素，另外也可适宜组合所述的变形例。
Claims (4)
1.一种静电放电保护电路，其特征在于，具有截止晶体管，所述截止晶体管包括：
第一导电型的半导体基板；
第二导电型的阱区域，形成在所述半导体基板的上部；
第一导电型的漏极区域，形成在所述阱区域的上部，杂质浓度比所述阱区域的杂质浓度高；
第一导电型的源极区域，在所述阱区域的上部中与所述漏极区域分离形成，杂质浓度比所述阱区域的杂质浓度高；
栅极绝缘膜，形成在所述漏极区域与所述源极区域之间的所述半导体基板的表面；
栅极电极，形成在所述栅极绝缘膜的表面；以及
第二导电型的高浓度区域，形成为在所述阱区域的上部中至少与沟道区域的角部附近的所述漏极区域相接，杂质浓度比所述阱区域的杂质浓度高。
2.根据权利要求1所述的静电放电保护电路，其中所述高浓度区域形成在所述沟道区域整个区域中。
3.根据权利要求1所述的静电放电保护电路，其中所述高浓度区域形成在所述阱区域的整个上部区域中。
4.一种半导体装置，其特征在于，并联连接有如权利要求1至3中任一项所述的静电放电保护电路、与由所述静电放电保护电路保护免受静电放电影响的被保护电路。
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