KR20070092637A - 반도체 장치 - Google Patents

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KR20070092637A
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Abstract

반도체 장치가 고집적화되고, 그 동작 전압이 저전압화되어 저소비전력화됨과 함께, 반도체 장치를 구성하는 반도체 소자의 구조는 미세화되어 고밀도화되어 온다. 이 경우, 그 반도체 장치, 특히 MOS 트랜지스터의 정전 파괴는 발생하기 쉬워진다. 본 발명의 반도체 장치는, p형 보호 소자(102) 및 n형 보호 소자(103)에 있어서의 드레인 영역과 가드 밴드와의 최소 거리가, p형 내부 회로 소자(202) 및 n형 내부 회로 소자(203)에 있어서의 드레인 영역과 가드 밴드와의 최소 거리보다도 짧다.
반도체 장치, 정전 파괴, 드레인 영역, 가드 밴드, 최소 거리

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 일 실시 형태 및 종래기술에 따른 회로도.
도 2는 본 발명의 일 실시 형태에 따른 반도체 장치의 평면도.
도 3은 본 발명의 일 실시 형태에 따른 반도체 장치의 단면도.
도 4는 본 발명의 일 실시 형태에 따른 반도체 장치의 단면도.
도 5는 본 발명의 일 실시 형태에 따른 반도체 장치의 단면도.
도 6은 본 발명의 다른 실시 형태에 따른 반도체 장치의 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
2 : 게이트 전극
3 : p웰
4 : n웰
5 : p형 가드 밴드
6 : n형 가드 밴드
7 : p형 드레인 영역
8 : n형 드레인 영역
9 : p형 소스 영역
10 : n형 소스 영역
11 : 소자 분리막
101 : 보호 소자
102 : p형 보호 소자
103 : n형 보호 소자
201 : 내부 회로
202 : p형 내부 회로 소자
203 : n형 내부 회로 소자
Vin : 입력 단자
GND : 접지 단자
Vdd : 전원 단자
[특허 문헌1] 일본 특개 평5-75118호 공보
본 발명은, 반도체 장치에 관한 것으로, 특히 내부 회로를 정전 파괴로부터 보호하기 위한 정전 보호 소자를 구비한 반도체 장치에 관한 것이다.
반도체 집적 회로는, MOS 트랜지스터 등의 반도체 소자로 구성되어 있다. 지금까지, 정전기로부터 발생하는 펄스 상태의 고전압에 의한 ESD(electrostatic discharge)에 의해 반도체 소자가 파괴되는 것을 방지하는 기술이 여러가지 개발되어 왔다.
도 1에는, 보호 소자(101) 및 내부 회로(201)로 이루어지는 반도체 집적 회로 중 전형적인 것이 도시되어 있다. 상기 보호 소자(101)는, 전원 단자 Vdd와 접지 단자 GND의 사이에 p형 보호 소자(102)와 n형 보호 소자(103)로 형성된다. 상기 입력 단자 Vin은, 상기 p형 보호 소자(102) 및 상기 n형 보호 소자(103)의 드레인 접점에 인가된다. 또한, 상기 입력 단자 Vin은 상기 내부 회로(201)를 구성하는 p형 내부 회로 소자(202) 및 n형 내부 회로 소자(203)의 드레인(또는 소스) 접점에 접속할 수 있게 되어 있어, 소스(또는 드레인) 접점으로부터 회로 내부에 전송된다.
지금까지는, 상기 p형 보호 소자(102) 및 상기 n형 보호 소자(103)의 설계 조건과, 상기 p형 내부 회로 소자(202) 및 상기 n형 내부 회로 소자(203)는 동일한 설계 조건이어도, 상기 보호 소자(101)는 ESD로부터 보호하는 기능을 충분히 가지고 있었다.
그러나 반도체 장치가 고집적화되고, 그 동작 전압이 저전압화되어 저소비전력화됨과 함께, 반도체 장치를 구성하는 반도체 소자의 구조는 미세화되어 고밀도화되어 온다. 이 경우, 상기 반도체 장치, 특히 MOS 트랜지스터의 정전 파괴는 발생하기 쉬워져, 상기 구성에서는, 내부 회로의 반도체 소자를 ESD로부터 보호하기 위해서는 불충분하게 되어 왔다.
상기 과제를 감안하여, 상기 보호 소자(101)와 내부 회로(201)를 서로 다른 설계 조건으로 해서, 상기 보호 소자(101)가 정전기 스트레스 전류를 빼내기 쉽도록 설계되도록 되어 왔다.
그 구체적 수단으로서, 상기 p형 보호 소자(102) 및 상기 n형 보호 소자(103)의 채널 길이가, 상기 p형 내부 회로 소자(202) 및 상기 n형 내부 회로 소자(203)의 채널 길이보다 짧게 설정된다. 그 결과, 상기 보호 소자(101)의 정전기 스트레스를 빼내는 기능은 높아진다.
관련한 기술문헌으로서는, 예를 들면 상기한 특허 문헌을 들 수 있다.
그러나, 이러한 기술적 수단은, 이하의 기술적 과제를 포함하는 것이다.
즉, 상기 p형 보호 소자(102) 및 상기 n형 보호 소자(103)의 채널 길이는, 핫일렉트론의 내구성에 의해 짧게 하는 한도가 결정된다. 즉, 해당 채널 길이는 급격한 펀치 스루에 의한 내압의 저하로부터 정격 내압을 하회하는 하한 채널 길이보다도 긴 채널 길이로 설정해야 하며, 무제한으로 채널 길이를 단축화하는 것은 실용적이지 않다. 그런데, 반도체 집적 회로의 고집적화에 수반하여, 상기 p형 내부 회로 소자(202) 및 상기 n형 내부 회로 소자(203)의 채널 길이 자체가, 상기 한도까지 단축화되어 왔다. 따라서, 상기 p형 보호 소자(102) 및 상기 n형 보호 소자(103)의 채널 길이를, 상기 p형 내부 회로 소자(202) 및 상기 n형 내부 회로 소자(203)의 채널 길이보다도 단축화하는 것이 가능한 경우는 한정적이었다.
또한, 상기 p형 내부 회로 소자(202) 및 상기 n형 내부 회로 소자(203)의 채널 길이를 종래의 설계보다도 길게 함으로써, 마찬가지의 효과는 얻어진다. 그러 나, 상기 p형 내부 회로 소자(202) 및 상기 n형 내부 회로 소자(203)의 채널 길이는, 이용되는 회로의 사용 조건에 의해 정해지기 때문에, 이 수단은 현실적이지는 않다.
상기를 감안하여, 본 발명에 따른 반도체 장치는, 보호 소자와 내부 회로를 구비하는 반도체 장치로서, 상기 보호 소자에 있어서의, 가드 밴드와 외부 단자에 접속된 불순물 확산 영역과의 최소 거리는, 상기 내부 회로에 있어서의, 가드 밴드와 외부 단자에 접속된 불순물 확산 영역과의 최소 거리보다도 짧은 것을 특징으로 한다.
또한, 상기 보호 소자는 MOS 트랜지스터이며, 상기 보호 소자에 있어서의 상기 불순물 확산 영역은 드레인 영역 또는 소스 영역인 것을 특징으로 한다.
또한, 상기 보호 소자는 제1 도전형 MOS 트랜지스터 및 제2 도전형 MOS 트랜지스터를 구비하는 CMOS형 반도체 장치인 것을 특징으로 한다.
또한, 상기 제1 도전형 MOS 트랜지스터의 제1 도전형 소스 영역, 제2 도전형 가드 밴드 및 게이트 전극은 접지 단자에 접속되어 있고, 상기 제2 도전형 MOS 트랜지스터의 제2 도전형 소스 영역, 제1 도전형 가드 밴드 및 게이트 전극은 전원 단자에 접속되어 있는 것을 특징으로 한다.
또한, 상기 외부 단자는, 입력 단자, 출력 단자, 입출력 단자, 또는 전원 단자 중 어느 하나인 것을 특징으로 한다.
[발명을 실시하기 위한 최량의 형태]
이하, 본 발명의 실시 형태를, 도면을 참조하면서 설명한다.
도 1에는, 보호 소자(101) 및 내부 회로(201)가 도시되어 있다. 상기 보호 소자(101)는 전원 단자 Vdd와 접지 단자 GND 사이에 p형 보호 소자(102)와 n형 보호 소자(103)로 형성된다. 여기서, 상기 p형 보호 소자(102)는 p채널 MOS 트랜지스터로 구성된다. 또한, 상기 n형 보호 소자(103)는 n채널 MOS 트랜지스터로 구성된다. 그리고, 입력 단자 Vin은, 상기 p형 보호 소자(102)와 상기 n형 보호 소자(103)의 드레인 접점에 인가된다. 또한, 상기 입력 단자 Vin은 상기 내부 회로(201)를 구성하는 p형 내부 회로 소자(202) 및 n형 내부 회로 소자(203)의 드레인 접점에 접속할 수 있게 되어 있어, 소스 접점으로부터 회로 내부에 전송된다.
이 입력 보호 회로의 구성에서, 상기 입력 단자 Vin과 상기 접지 단자 GND 사이에 정전기 펄스가 인가된 때에는, 상기 내부 회로(201)에 스트레스가 가해지기 전에, 상기 입력 단자 Vin으로부터 상기 n형 보호 소자(103)를 경유하여, 상기 접지 단자 GND에 정전기를 방전시킨다. 이에 의해, 상기 내부 회로(201)가 보호된다. 마찬가지로 하여, 상기 입력 단자 Vin과 상기 전원 단자 Vdd 사이에 정전기 펄스가 인가된 때에는, 상기 내부 회로(201)에 스트레스가 가해지기 전에, 상기 입력 단자 Vin으로부터 상기 p형 보호 소자(102)를 경유하여, 상기 전원 단자 Vdd에 정전기를 방전시킨다.
도 2에는, 상기 보호 회로(101) 및 상기 내부 회로(201)의 CMOS 인버터의 평면도가 도시되어 있다. 즉, 도 2의 (a)에는 상기 보호 소자(101)가 도시되어 있고, 도 2의 (b)에는 상기 내부 회로(201)가 도시되어 있다.
상기 n형 보호 소자(103) 및 상기 n형 내부 회로 소자(203)는, 도시 생략된 반도체 기판(1)의 표면 영역 상에 형성된 p웰(3)과, 상기 p웰(3)의 전위를 고정하는 사각형의 p형 가드 밴드(5)와, 상기 p형 가드 밴드(5)에 구획되는 영역에 형성된 n형 소스 영역(10) 및 n형 드레인 영역(8)과, 상기 n형 소스 영역(10)과 상기 n형 드레인 영역(8) 사이에 형성된 게이트 전극(2)으로 구성된다.
또한, 상기 p형 반도체 소자(102) 및 상기 p형 내부 회로 소자(202)는, 도시 생략된 반도체 기판(1)의 표면 영역 상에 형성된 n웰(4)과, 상기 n웰(4)의 전위를 고정하는 사각형의 n형 가드 밴드(6)와, 상기 n형 가드 밴드(6)에 구획되는 영역에 형성된 p형 소스 영역(9) 및 p형 드레인 영역(7)과, 상기 p형 소스 영역(9)과 상기 p형 드레인 영역(7) 사이에 형성된 게이트 전극(2)으로 구성된다.
여기서, 각 소자에 있어서의 드레인과 가드 밴드와의 거리를 정의한다. 즉, 상기 n형 보호 소자(103)에 있어서의 상기 n형 드레인 영역(8)과 상기 p형 가드 밴드(5)와의 거리를 103L, 상기 p형 보호 소자(102)에 있어서의 상기 p형 드레인 영역(7)과 상기 n형 가드 밴드(6)와의 거리를 102L로 정의한다. 마찬가지로, 상기 n형 내부 회로 소자(203)에 있어서의 상기 n형 드레인 영역(8)과 상기 p형 가드 밴드(5)와의 거리를 203L, 상기 p형 내부 회로 소자(202)에 있어서의 상기 p형 드레인 영역(8)과 상기 n형 가드 밴드(6)와의 거리를 202L로 정의한다.
또한, 각 소자에 있어서의, 소스 영역과 드레인 영역에 걸치는 방향의, 소스 영역과 가드 밴드와의 거리를 정의한다. 즉 상기 n형 보호 소자(103)에 있어서의 상기 n형 소스 영역(10)과 상기 p형 가드 밴드(5)와의 거리를 103XL, 상기 p형 보 호 소자(102)에 있어서의 상기 p형 소스 영역(9)과 상기 n형 가드 밴드(6)와의 거리를 102XL로 정의한다. 마찬가지로, 상기 n형 내부 회로 소자(203)에 있어서의 상기 n형 소스 영역(10)과 상기 p형 가드 밴드(5)와의 거리를 203XL, 상기 p형 내부 회로 소자(202)에 있어서의 상기 p형 소스 영역(10)과 상기 n형 가드 밴드(6)와의 거리를 202XL로 정의한다.
도 3, 도 4, 도 5에는, 상기 보호 회로(101) 및 상기 내부 회로(201)의 CMOS 인버터의 단면도가 도시되어 있다.
도 3의 (a)에는, 상기 보호 소자(101)의 X101-X101에 있어서의 단면도가 도시되어 있다. 상기 n형 보호 소자(103)의 상기 게이트 전극(2), 상기 n형 소스 영역(10) 및 상기 p형 가드 밴드(5)가 상기 접지 단자 GND에 접속되어 접지 전위로 된다. 또한, 상기 p형 보호 소자(102)의 상기 게이트 전극(2), 상기 p형 소스 영역(9) 및 상기 n형 가드 밴드(6)가 상기 전원 단자 Vdd에 접속되어 전원 전위로 된다. 그리고, 상기 n형 보호 소자(103)의 상기 n형 드레인 영역(8)과 상기 p형 보호 소자(102)의 상기 p형 드레인 영역(7)이 접속되어 입력의 신호선으로 되어 Vin의 전압으로 된다.
또한, 도 3의 (b)에는, 상기 내부 회로(201)의 X201-X201에 있어서의 단면도가 도시되어 있다. 상기 n형 내부 회로 소자(203)의 상기 p형 가드 밴드(5)가 상기 접지 단자 GND에 접속되어 접지 전위로 된다. 또한, 상기 p형 내부 회로 소자(202)의 상기 n형 가드 밴드(6)가 상기 전원 단자 Vdd에 접속되어 전원 전위로 된다. 그리고, 상기 n형 내부 회로 소자(203)의 n형 드레인 영역(10)과 상기 p형 내부 회로 소자(202)의 상기 p형 드레인 영역(9)이 접속되어, 입력의 신호선으로 되어 Vin의 전압으로 된다. 또한, 상기 n형 내부 회로 소자(203)의 상기 n형 소스 영역(8)과 상기 p형 내부 회로 소자(202)의 상기 p형 소스 영역(7)이 내부에 접속된다.
도 4의 (a)에는, 상기 n형 반도체 소자(103)의 Y103-Y103에 있어서의 단면도가 도시되어 있다. 또한, 도 4의 (b)에는, 상기 n형 내부 회로 소자(203)의 Y203-Y203에 있어서의 단면도가 도시되어 있다. 본 발명에서는, 상기 접지 단자 GND에 접속된 상기 p형 가드 밴드(5)와, 상기 입력 단자 Vin에 접속된 상기 n형 드레인 영역(8)과의 거리에 대해서, 상기 n형 보호 소자(103)의 상기 거리 103L이 상기 n형 내부 회로 소자(203)의 상기 거리 203L보다도 작아지도록 설계되어 있다. 예를 들면, 상기 거리 103L이 7㎛, 상기 거리 203L이 8㎛로 되도록 설계된다.
마찬가지로, 도 5의 (a)에는, 상기 p형 반도체 소자(203)의 Y102-Y102에 있어서의 단면도가 도시되어 있다. 또한, 도 5의 (b)에는, 상기 p형 내부 회로 소자(202)의 Y202-Y202에 있어서의 단면도가 도시되어 있다. 본 발명에서는, 상기 전원 단자 Vdd에 접속된 상기 n형 가드 밴드(6)와, 상기 입력 단자 Vin에 접속된 상기 p형 드레인 영역(7)과의 거리에 대해서, 상기 p형 보호 소자(102)의 상기 거리 102L이 상기 p형 내부 회로 소자(202)의 상기 거리 202L보다도 작아지도록 설계되어 있다. 예를 들면, 상기 거리 102L이 7㎛, 상기 거리 202L이 8㎛로 되도록 설계된다.
이하, 본 실시 형태에 따른 반도체 장치에 ESD가 인가되었을 때의 동작에 대 해서 설명한다.
우선 상기 접지 단자 GND를 기준으로 하여 상기 입력 단자 Vin에 부극의 정전기 펄스가 인가되었을 때, 상기 n형 보호 소자(103)의 드레인 전극-기판 전극 간의 기생 PN 다이오드가 순방향 동작한다. 마찬가지로, 상기 전원 단자 Vdd를 기준으로 하여 상기 입력 단자 Vin에 정극의 정전기 펄스가 인가되었을 때, 상기 p형 보호 소자(102)의 드레인 전극-기판 전극 간의 기생 PN 다이오드가 순방향 동작한다. 이러한 다이오드의 순방향 동작에 의해, 정전기를 방전시킬 때에는, 입력 단자(5)는 1V이하의 저전압에서 클램프되므로, 상기 거리 103L과 상기 203L, 또는 상기 거리 102L과 상기 거리 202L을 동일한 길이로 설계하여도, 상기 내부 회로(201)에 영향을 미치는 것은 적다.
한쪽 상기 접지 단자 GND를 기준으로 하여 상기 입력 단자 Vin에 정극의 정전기 펄스가 인가되었을 때, 또는 상기 전원 단자 Vdd를 기준으로 하여 상기 입력 단자 Vin에 부극의 정전기 펄스가 인가되었을 때, 드레인-기판 전극 간의 기생 PN 다이오드는 역방향 동작한다. 드레인 전극-기판 전극 간의 기생 PN 다이오드에 인가되는 역방향 전압이 PN 접합 내압을 초과하면, PN 접합은 브레이크다운하여, 역방향 포화 전류가 흐른다. 이 역방향 포화 전류는, MOS 트랜지스터의 드레인 단부에 있어서 캐리어의 충돌 전리를 야기한다. 이에 의해 드레인 단부로부터 기판 전극에 흐르는 기판 전류가 발생한다. 기판 전류는, n형 MOS 트랜지스터에서는 기판 전위를 상승시키고, p형 MOS 트랜지스터에서는 기판 전위를 하강시킨다. 이에 의해, MOS 트랜지스터의 기판 전극-소스 전극 간의 PN 접합이 순방향 바이어스 상태 로 되면, MOS 트랜지스터는 기생 래터럴 바이폴라 트랜지스터로서 동작하는, 소위 스냅백 동작이 발생한다. 이와 같이, 상기 접지 단자 GND를 기준으로 하여 상기 입력 단자 Vin에 정극의 정전기 펄스가 인가되고, 상기 전원 단자 Vdd를 기준으로 하여 상기 입력 단자 Vin에 부극의 정전기 펄스가 인가되면, 상기 보호 소자(101)는 스냅백 동작을 일으켜서 정전기를 방전시킨다. 이에 의해, 상기 내부 회로(201)를 보호하고 있다.
이상, 본 실시 형태에 따른 반도체 장치는, 상기 보호 소자의 상기 거리 102L, 상기 거리 103L을, 상기 내부 회로(201)의 상기 거리 202L, 상기 거리 203L보다 작게 설계했다. 이 경우, 상기 n형 보호 소자(103)에서는, 기판 전류가 발생 하는 상기 n형 드레인 영역(8)의 단부와 상기 p형 가드 밴드(5)와의 거리가 가깝게 된다. 따라서, 상기 p형 가드 밴드(5)의 전위는 용이하게 상승하여, 스냅백 동작이 발생하기 쉬워진다. 마찬가지로, 상기 p형 보호 소자(102)에서는, 기판 전류가 발생하는 상기 p형 드레인 영역(7)의 단부와 상기 n형 가드 밴드(6)와의 거리가 가깝게 된다. 따라서, 상기 n형 가드 밴드(6)의 전위는 용이하게 하강하여, 스냅백 동작이 발생하기 쉬워진다. 그 결과, 상기 보호 회로(101)는, 상기 내부 회로(201)에 ESD 서지가 흐르는 것보다도 빨리 동작하는 것이 가능하게 된다. 또한, 상기 내부 회로(201)가 고집적화 혹은 고속화하더라도, 반도체 장치의 ESD 내성을 유지할 수 있다.
또한, 상기의 기술적 효과는, 드레인 영역과 가드 밴드와의 거리에만 의존한다. 따라서, 내부 회로에 있어서의 가드 밴드와, 보호 소자에 있어서의 가드 밴드 는, 상사형일 필요는 없다. 예를 들면, 소스 영역과 드레인 영역을 걸치는 방향의, 소스 영역과 가드 밴드와의 거리는 동일해도 된다. 즉, 상기 거리 102XL과 상기 거리 202XL, 상기 거리 103XL과 상기 거리 203XL를 동일하게 하여도 된다. 이 경우, 소스 영역과 드레인 영역을 걸치는 방향에 대해서는, 내부 회로에 있어서의 가드 밴드의 크기와, 보호 소자에 있어서의 가드 밴드의 크기를 동일하게 할 수가 있어, 상사형인 경우보다도 미세화할 수 있다.
또한, 본 실시 형태에서는, 가드 밴드의 형상이 사각형인 경우에 대해 설명했다. 그러나, 가드 밴드의 형상은 사각형에 한정되지 않고, 사용 용도에 따라 적절하게 선택할 수 있는 것이다. 예를 들면, 저내압용 트랜지스터인 경우, 고내압용 트랜지스터보다도 웰의 전위 고정 강도가 요구되지 않을 경우가 많다. 따라서, 도 6의 (a), 도 6의 (b)에 도시되는 n형 MOS 트랜지스터와 같이, 가드 밴드의 형상을 사각형으로 하지 않고, 그 일부 만을 드레인 영역에 인접하도록 형성해도 된다. 이 경우, 가드 밴드가 사각형인 것보다도 가드 밴드의 면적이 미세화되기 때문에, 미세한 반도체 장치가 형성된다.
또한, 본 실시 형태에서는, 외부 단자가 입력 단자인 경우에 대해 설명했지만, 본 발명은, 그 외부 단자가 출력 단자, 입출력 단자, 또는 전원 단자인 경우도 마찬가지로 적용할 수 있다.
또한, 본 실시 형태에서는, 보호 소자가 CMOS 인버터인 경우에 대해 설명했지만, 보호 소자가 n형 MOS 트랜지스터 또는 p형 MOS 트랜지스터의 어느 한쪽의 단체인 경우도 마찬가지로 적용할 수 있다.
보호 소자를 구성하는 MOS 트랜지스터는, ESD 내성을 저하하지 않고, 내부 회로를 구성하는 MOS 트랜지스터에 앞서 브레이크다운하기 때문에, 반도체 장치의 ESD 내압이 향상된다.

Claims (5)

  1. 보호 소자와 내부 회로를 구비하는 반도체 장치에 있어서,
    상기 보호 소자에서의, 가드 밴드와 외부 단자에 접속된 불순물 확산 영역과의 최소 거리는, 상기 내부 회로에서의, 가드 밴드와 외부 단자에 접속된 불순물 확산 영역과의 최소 거리보다도 짧은 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서,
    상기 보호 소자는 MOS 트랜지스터이며,
    상기 보호 소자에서의 상기 불순물 확산 영역은 드레인 영역 또는 소스 영역인 것을 특징으로 하는 반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 보호 소자는 제1 도전형 MOS 트랜지스터 및 제2 도전형 MOS 트랜지스터를 구비하는 CMOS형 반도체 장치인 것을 특징으로 하는 기재된 반도체 장치.
  4. 제3항에 있어서,
    상기 제1 도전형 MOS 트랜지스터의 제1 도전형 소스 영역, 제2 도전형 가드 밴드 및 게이트 전극은 접지 단자에 접속되어 있고,
    상기 제2 도전형 MOS 트랜지스터의 제2 도전형 소스 영역, 제1 도전형 가드 밴드 및 게이트 전극은 전원 단자에 접속되어 있는 것을 특징으로 하는 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 외부 단자는, 입력 단자, 출력 단자, 입출력 단자, 또는 전원 단자 중 어느 하나인 것을 특징으로 하는 반도체 장치.
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