KR100313152B1 - 반도체소자의 입력단 - Google Patents

Abstract

본 발명은 반도체소자의 입력단에 관한 것으로서, 특히 입력 패드와 내부회로의 사이에 ESD 방전용 NPN 필드 트랜지스터를 구비하는 입력단 구조에서 패드와 연결되는 N⁺활성영역측의 소오스 N⁺활성영역에 인접하게 P⁺활성영역을 형성하여 Vss로의 저항 성분을 감소시켜, ESD 보호와 함께 고속 동작 소자의 최적 Ri를 조절할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있다.

Description

반도체소자의 입력단{Input pad of semiconductor device}

본 발명은 패드와 내부회로의 사이에 설치되는 반도체소자의 입력단에 관한 것으로, 특히 정전기 방전(Electrostatic Discharge, 이하 ESD) 보호 소자인 NPN 필드 트랜지스터를 구비하는 반도체소자의 입력단에서 패드에서 Vss로의 저항 성분을 캐패시턴스의 증가 없이 감소시켜 고속 동작 소자의 최적 Ri를 구현할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 반도체소자의 입력단에 관한 것이다.

일반적으로 반도체소자는 웨이퍼 상태에서 다수개가 함께 제작된 후에 칩으로 절단되어 패키징되어 사용되는데, 웨이퍼 상태에서나 패키지 상태에서 제조 공정중이나 운반 중에 장비(machine mode)나 인체(human body mode)에 의해 발생되는 ESD가 인가되면, 장비에 의한 경우에는 전압은 250V 정도로 낮으나 전류 량이 많고, 인체에 의한 경우에는 순간전압 4000V 이상의 고전압이나 전류 량이 적은 정전기가 인가되어 소자를 파괴하게 된다.

이러한 내부회로 손상은 정전기 방전때 입력단자를 통해 주입된 전하가 내부회로를 거쳐 최종적으로 다른 단자로 빠져나가면서 일으키는 주울(joule) 열로 인해 취약한 곳에서 접합 스파이킹(Junction Spiking), 산화막 파열(Rupture) 현상 등을 일으키기 때문이다.

이를 해결하기 위해서는 정전기 방전때 주입된 전하가 내부회로를 통해 빠져나가기 전에 입력단에 주입된 전하를 곧바로 전원공급 단자 쪽으로 방전시킬 수 있는 정전기 방지용 회로를 삽입하여야만 정전기 방전으로 인한 반도체 소자의 손상을 방지할 수 있게 된다.

반도체소자가 고집적화되어 갈수록 상기와 같은 ESD에 대한 소자의 파괴보호를 위한 대항방법이 설계 상으로 많은 제약을 받게된다.

종래 ESD 보호 소자는 입력패드와 내부회로의 사이에서 ESD 재핑시 대부분의 전류를 소모하는 필드 트랜지스터와 내부회로의 게이트산화막을 보호하기 위한 게이트-그라운드 NMOS 트랜지스터와 상기 NMOS 트랜지스터로의 과도한 전류 유입을 방지하는 저항을 구비하는 회로 구성을 가진다.

도 1은 종래 반도체소자의 입력단의 단면도이다.

먼저, 반도체기판(10)상에 P웰(12)이 형성되어있고, 상기 P웰(12)상에 N웰(13)이 폐곡선 형태로 형성되어 있어 그 내부에 필드 트랜지스터를 위한 일정 공간을 확보하고 있으며, 그 내부 공간에 소자분리 산화막(20)에 의해 섬형태로 구분되어지는 3곳의 N⁺영역들(15,16,17)이 형성되어있으며, 상기 N⁺영역들(15,16,17)과 N웰(13)의 사이에는 Vss와 연결되는 웰 픽업을 위한 P⁺영역(18)이 형성되어있다.

또한 상기 N웰(13)상에는 웰 가딩을 위해 Vcc와 연결되는 N⁺영역(14)이 형성되어있고, 양측의 N⁺영역들(15,17)은 Vss와 연결되어 있다.

상기에서 각 영역들간에는 도2에 도시되어있는 바와 같은 회로 구성을 가지게 되는데, Vss와 연결되어 있는 P⁺영역(18)과 N⁺영역(15)은 각각 저항 R1 및 R2가병렬로 접속되고, 패드와의 사이에 저항 R3와 캐패시턴스(C)가 직렬로 접속되는 형태를 가지게 된다.

일반적으로 외부에서 칩으로 들어오는 라인에 존재하는 인덕턴스(L) 성분은 패키지 외부에서 칩으로의 신호전달에 영향을 주게되고, 캐패시턴스(C)는 신호전달을 지연시키며, 지연시간은 R×C에 관계되므로, 입력 저항(Ri)는 신호전달에 영향을 받게된다.

또한 R,L,C 모두에 관계되는 집적회로의 전체 임피던스(Z)는 일정한 수준을 유지하도록 하는데, C 값은 고주파 동작의 소자에서는 로패스필터를 만드는데 중요한 요인이 되므로 일정치 이하로 유지시키게되는데, C값은 주로 ESD 보호소자와 전류 드라이브단 접합 및 패드의 메탈-메탈 부분에서의 기생용량이 주성분을 이루는데, 상기의 C값은 ESD 신뢰성과도 연관되어있어 일정치 이하로 감소시키기 어려운 문제점이 있다.

따라서 Ri 값을 감소시키는 방법을 고려하게 되는데, 패드에 의한 캐패시턴스가 크기 때문에 접합의 저항이 Ri에 많은 영향을 받게되므로, 패드 하부에 N⁺활성영역을 형성하여 Ri를 줄이고 있으나, 이것으로도 한계가 있고, 접합의 Ri 뿐만 아니라 ESD와 드라이버의 접합에서의 캐패시턴스도 상당한 값이 되므로 이곳에서의 Ri도 감소시켜야한다. 즉 출력 드라이버 단에서는 P⁺픽업영역을 형성하여 Ri를 감소시키고 있으나, 입력핀의 경우에는 NPN 필드 트랜지스터만이 존재하는 구조에서 이러한 효과는 반감되어 Ri의 감소가 어려운 문제점이 있다.

본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은

종래 출력 드라이브단에 적용하는 P⁺픽업 영역을 형성하는 방법을 입력핀의 ESD 보호소자인 NPN 필드 트랜지스터에 적용하여 Ri를 감소시켜 고속 동작에 유리한 반도체소자의 입력단을 제공함에 있다.

도 1은 종래 기술에 따른 반도체소자 입력단의 단면도.

도 2는 도 1에서의 패드와 Vss 노드간의 저항 성분 회로도.

도 3은 본 발명의 제1실시예에 따른 반도체소자 입력단의 레이아웃도.

도 4는 도 3에서의 선 Ⅰ-Ⅰ에 따른 단면도.

도 5는 도 4에서의 패드와 Vss 노드간의 저항 성분 회로도.

도 6은 본 발명의 제2실시예에 따른 반도체소자 입력단의 레이아웃도.

도 7은 본 발명의 제3실시예에 따른 반도체소자 입력단의 일부 단면도.

< 도면의 주요 부분에 대한 부호의 설명 >

10 : 반도체기판 12 : P웰

13 : N웰 14 : 웰 가딩 N⁺영역

15,17 : Vss와 연결되는 N⁺영역 16 : 패드와 연결되는 N⁺영역

18 : 웰 픽업을 위한 P⁺영역

20 : Vss 저항 감소를 위한 P⁺영역

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자의 입력단의 특징은, 입력패드와 내부회로의 사이에 설치되는 ESD 보호소자인 NPN 필드 트랜지스터의 Vss와 연결되는 N⁺영역에서 패드와 연결되는 N⁺영역 측의 일부에 P⁺활성영역을 형성하여 ESD 소자의 Ri를 감소시킴에 있다.

또한 웰 픽업영역과 필드 트랜지스터의 N⁺영역의 측면이 서로 접촉되도록 형성하거나, 웰 가딩을 위한 N⁺활성영역을 N웰의 외부까지 연장되게 형성하는 것을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 입력단에 대하여 상세히 설명을 하기로 한다.

도 3 내지 도 5는 본 발명일 제1실시예에 따른 반도체소자의 입력단을 설명하기 위한 도면들로서, 서로 연관시켜 설명한다.

상기 반도체소자의 입력단은 패드와 내부회로의 사이에 설치되는 ESD 보호용필드 트랜지스터로서, 반도체기판(10)상에 P웰(12)이 형성되어있고, 상기 P웰(12)의 일측에 Vcc로 연결되어 웰 가딩 시키는 폐곡선 형태의 N웰(13)이 형성되어 있어 ESD 소자를 위한 공간을 확보하고 있으며, 그 내측에 Vss와 연결되는 웰 픽업을 위한 4각 형상의 P⁺영역(18)이 형성되어있고, 상기 P⁺영역(18) 내측에 섬형태로 구분되어지는 3곳의 N⁺영역들(15,16,17)이 형성되어 있으며, 각 영역들은 소자분리 산화막(20)에 의해 구분되어 있다.

또한 상기 N⁺영역들(15,17)의 N⁺영역(16)쪽으로는 순방향 접합을 위한 P⁺영역(20)이 형성되어있고, 상기 N웰(12)상에는 N⁺영역(14)이 형성되어있어 Vcc 와 연결되고, 상기 P⁺영역(18)과 양측의 N⁺영역들(15,17)은 Vss와 연결되고, 중앙의 N⁺영역(16)은 패드와 연결된다.

상기에서 각 영역들간에는 도2에 도시되어있는 바와 같은 회로 구성을 가지게 되는데, Vss와 연결되어 있는 P⁺영역(18)은 저항 R1 및 R3를 통해 패드와 연결되며, N⁺영역(15)은 P⁺영역(20)을 통하여 패드와 연결되므로 순방향으로 저항을 가지지 않으며, 패드와 R3의 사이에 캐패시턴스(C)가 직렬로 접속되는 형태를 가지게 된다.

또한 상기 N⁺영역들(15,16,17)과 N웰(13)과는 ESD 능력을 고려하여 전류 집중을 방지하기 위하여 일정거리 이상의 간격(L1)을 가지게 형성되는데, 2∼5㎛ 정도의 간격, 바람직하게는 3㎛ 정도를 유지하게 하고, P⁺영역(20)의 폭(L2)은 1㎛ 이하의 공정한계치까지로 형성하며, N⁺영역(15,16)간의 간격(L3)은 1∼3㎛ 정도, 바람직하게는 1.5㎛ 정도로 형성한다.

본 발명의 기술적 원리는 Ri에 많은 영향을 주는 캐패시터 부분의 저항을 감소시키기 위한 것으로서, 패드 부분과 ESD 보호소자의 접합 부분의 캐패시턴스가 큰 값을 가지는데, 패드와 Vss간 통로는 멀리 있고, 인접한 소오스는 N⁺접합으로 되어있어 P⁺에서 N⁺로 가는 통로에는 순방향 턴온 전압이 필요하므로 저항이 커지는 효과가 있어 Ri의 감소에 불리하며, Vss와의 통로가 멀어져 Ri를 감소시키기 어려운 부분에 P⁺영역을 형성하여 저항을 감소시킨 것이다.

도 6은 본 발명의 제2실시예에 따른 반도체소자의 입력단의 레이아웃도로서, 도 3의 구조에서 웰 픽업을 위한 P⁺영역(20)과 N⁺영역들(15,17)이 서로 접촉되게 형성되어있는 구성을 가지는 예이다.

도 7은 본 발명의 제3실시예에 따른 반도체소자 입력단의 일부 단면도로서, 다른 부분은 모두 도 3이나 도 6과 같고, 웰 가딩 N⁺영역(14)을 N웰(13)의 외부까지 연장되게 형성하여 Vcc 레퍼런스 모드에 대한 ESD 내성을 향상시킨 구조이다.

상기한 바와 같이 본 발명에 따른 반도체소자의 입력단은, 입력 패드와 내부회로의 사이에 ESD 방전용 NPN 필드 트랜지스터를 구비하는 입력단 구조에서 패드와 연결되는 N⁺활성영역측의 소오스 N⁺활성영역에 인접하게 P⁺활성영역을 형성하여 Vss로의 저항 성분을 감소시켜 고속 동작 소자의 최적 Ri를 조절할 수 있어 공정수율 및 소자동작의 신뢰성을 향상시킬 수 있는 이점이 있다.

Claims (6)

1. 입력패드와 내부회로의 사이에 ESD 보호소자인 NPN 필드 트랜지스터를 구비하는 반도체소자의 입력단에 있어서,

   상기 NPN 필드 트랜지스터가 패드와 연결되는 N⁺영역과 Vss와 연결되는 N⁺영역을 가지며,

   상기 Vss와 연결되는 N⁺영역에서 패드와 연결되는 N⁺영역측의 일부에 P⁺활성영역을 형성하여 ESD 소자의 Vss로의 Ri를 감소시킨 반도체소자의 입력단.
2. 제 1 항에 있어서,

   상기 NPN 필드 트랜지스터가 패드와 연결되는 N⁺영역과 Vss와 연결되는 N⁺영역이 P⁺웰 픽업 영역과 일정 간격을 가지고 싸여 있는 것을 특징으로 하는 반도체소자의 입력단.
3. 제 2 항에 있어서,

   상기 웰 픽업영역과 필드 트랜지스터의 N⁺영역의 측면이 서로 접촉되도록 형성되어 있는 것을 특징으로 하는 반도체소자의 입력단.
4. 제 2 항에 있어서,

   상기 NPN 필드 트랜지스터와 웰 픽업 P⁺영역의 외부가 웰 가딩을 위한 N웰로 둘려 싸여 있는 것을 특징으로 하는 반도체소자의 입력단.
5. 제 4 항에 있어서,

   상기 N웰상에 N⁺활성영역이 형성되어있는 것을 특징으로 하는 반도체소자의 입력단.
6. 제 5 항에 있어서,

   상기 N⁺활성영역이 N웰의 외부로 연장되게 형성되어있는 것을 특징으로 하는 반도체소자의 입력단.