JP2000243912A - 入力保護回路 - Google Patents
入力保護回路Info
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0292—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using a specific configuration of the conducting means connecting the protective devices, e.g. ESD buses
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Abstract
(57)【要約】
【課題】 入力保護回路の占める面積の増加を抑え、製
造工程の変更等を伴わずに製造でき、静電気破壊耐性を
十分に有した入力保護回路を提供することにある。 【解決手段】 入力信号を受取る入力端子100と、第１
の電源電位を受取る第１電源端子200、300と、この第１
電源端子200、300に接続され、入力保護トランジスタの
みに前記第１の電源電位を供給する第１保護電源線2、3
と、入力端子100にドレイン4d、5dが接続され、第１保
護電源線200，300にゲート4g、5gとソース4s、5sとが接
続された第1導電型の第１入力保護トランジスタ4、5
と、入力端子100に保護抵抗6を介してゲート7g、8gが接
続され、ソース7s、8sが第１保護電源線2、3に接続さ
れ、ドレイン7d、8dが内部回路50の入力に接続された第
1導電型の第２入力保護トランジスタ7、8とから入力保
護回路を構成する。
造工程の変更等を伴わずに製造でき、静電気破壊耐性を
十分に有した入力保護回路を提供することにある。 【解決手段】 入力信号を受取る入力端子100と、第１
の電源電位を受取る第１電源端子200、300と、この第１
電源端子200、300に接続され、入力保護トランジスタの
みに前記第１の電源電位を供給する第１保護電源線2、3
と、入力端子100にドレイン4d、5dが接続され、第１保
護電源線200，300にゲート4g、5gとソース4s、5sとが接
続された第1導電型の第１入力保護トランジスタ4、5
と、入力端子100に保護抵抗6を介してゲート7g、8gが接
続され、ソース7s、8sが第１保護電源線2、3に接続さ
れ、ドレイン7d、8dが内部回路50の入力に接続された第
1導電型の第２入力保護トランジスタ7、8とから入力保
護回路を構成する。
Description
【０００１】
【発明が属する技術分野】この発明は半導体装置の入力
保護回路に関するもので、詳しくは静電破壊防止保護回
路に関するものである。
保護回路に関するもので、詳しくは静電破壊防止保護回
路に関するものである。
【０００２】
【従来の技術】現在、半導体集積回路としては、低消費
電力化・高集積化に優れるCMOS−IC(Complementary Met
al Oxide Semiconductor−Integrated Circuit)が主流
となっている。このCMOSーICに用いられるMOSトランジ
スタは次のような工程で形成される。まず、半導体基板
上に薄い酸化膜、いわゆるゲート酸化膜を形成する。こ
のゲート酸化膜上にゲート電極を形成した後、半導体基
板にソースとドレインを分離して形成する。このような
工程で形成されたMOSトランジスタは、外部（入力端
子）から静電気サージが侵入するとゲート酸化膜が破壊
され易いと云う性質を有している。このため、半導体装
置の入力端子および出力端子近傍には静電破壊防止保護
回路が設けられている。代表的なものとして、内部回路
と入力端子との間に設けられた保護抵抗、電源電位を供
給する電源線及び接地電位を供給する接地線との間にそ
れぞれ設けられた保護トランジスタを有する静電破壊防
止保護回路があげられる。保護抵抗は、サージ電流が内
部回路用の電源線又は接地線に伝達されるまでの間、内
部回路のうち入力端子に最も近い、例えばインバータを
構成する入力トランジスタのゲート電極に過大な電圧が
掛からないように遅延させる役目を果たす。また、保護
トランジスタは入力端子からのサージ電流を電位源もし
くは接地に逃がす役割を持っている。
電力化・高集積化に優れるCMOS−IC(Complementary Met
al Oxide Semiconductor−Integrated Circuit)が主流
となっている。このCMOSーICに用いられるMOSトランジ
スタは次のような工程で形成される。まず、半導体基板
上に薄い酸化膜、いわゆるゲート酸化膜を形成する。こ
のゲート酸化膜上にゲート電極を形成した後、半導体基
板にソースとドレインを分離して形成する。このような
工程で形成されたMOSトランジスタは、外部（入力端
子）から静電気サージが侵入するとゲート酸化膜が破壊
され易いと云う性質を有している。このため、半導体装
置の入力端子および出力端子近傍には静電破壊防止保護
回路が設けられている。代表的なものとして、内部回路
と入力端子との間に設けられた保護抵抗、電源電位を供
給する電源線及び接地電位を供給する接地線との間にそ
れぞれ設けられた保護トランジスタを有する静電破壊防
止保護回路があげられる。保護抵抗は、サージ電流が内
部回路用の電源線又は接地線に伝達されるまでの間、内
部回路のうち入力端子に最も近い、例えばインバータを
構成する入力トランジスタのゲート電極に過大な電圧が
掛からないように遅延させる役目を果たす。また、保護
トランジスタは入力端子からのサージ電流を電位源もし
くは接地に逃がす役割を持っている。
【０００３】
【発明が解決しようとする課題】近年微細化が進むにつ
れ入力トランジスタのゲート酸化膜は薄くなって来てお
り、酸化膜自身の破壊耐性も低下している。このため、
上記の保護抵抗を増大させる必要が生じている。さら
に、チップサイズの増大とともに電源端子から保護トラ
ンジスタまでの電源線及び接地端子から保護トランジス
タまでの接地線の配線長が長くなり、各々の配線の寄生
抵抗が大きくなる傾向にある。この寄生抵抗は保護トラ
ンジスタを抜けたサージ電流が内部回路用電源線や接地
線へ廻り込むのを遅らせ、結果としてインバータのゲー
ト酸化膜を破壊し易くしている。この発明は、チップサ
イズが増大し電源線の配線抵抗が大きくなっても、サー
ジ電流を的確に電源端子に逃がし、保護トランジスタの
ゲート破壊を防止する入力保護回路を提供することを目
的とする。
れ入力トランジスタのゲート酸化膜は薄くなって来てお
り、酸化膜自身の破壊耐性も低下している。このため、
上記の保護抵抗を増大させる必要が生じている。さら
に、チップサイズの増大とともに電源端子から保護トラ
ンジスタまでの電源線及び接地端子から保護トランジス
タまでの接地線の配線長が長くなり、各々の配線の寄生
抵抗が大きくなる傾向にある。この寄生抵抗は保護トラ
ンジスタを抜けたサージ電流が内部回路用電源線や接地
線へ廻り込むのを遅らせ、結果としてインバータのゲー
ト酸化膜を破壊し易くしている。この発明は、チップサ
イズが増大し電源線の配線抵抗が大きくなっても、サー
ジ電流を的確に電源端子に逃がし、保護トランジスタの
ゲート破壊を防止する入力保護回路を提供することを目
的とする。
【０００４】
【課題を解決するための手段】上記目的を達成するた
め、本発明の入力保護回路は、入力信号を受取る入力端
子と、第１の電源電位を受取る第１電源端子と、この第
１電源端子に接続され、入力保護トランジスタのみに第
１の電源電位を供給する第１保護電源線と、入力端子に
ドレインが接続され、第１保護電源線にゲートとソース
とが接続された第1導電型の第１入力保護トランジスタ
と、入力端子に保護抵抗を介してゲートが接続され、ソ
ースが第１保護電源線に接続され、ドレインが内部回路
の入力に接続された第1導電型の第２入力保護トランジ
スタとから構成されている。
め、本発明の入力保護回路は、入力信号を受取る入力端
子と、第１の電源電位を受取る第１電源端子と、この第
１電源端子に接続され、入力保護トランジスタのみに第
１の電源電位を供給する第１保護電源線と、入力端子に
ドレインが接続され、第１保護電源線にゲートとソース
とが接続された第1導電型の第１入力保護トランジスタ
と、入力端子に保護抵抗を介してゲートが接続され、ソ
ースが第１保護電源線に接続され、ドレインが内部回路
の入力に接続された第1導電型の第２入力保護トランジ
スタとから構成されている。
【０００５】
【発明の実施の形態】図１は本発明の第１の実施例の入
力保護回路を示す回路図である。外部と接続するための
ボンディングパッド100は外部から入力信号を受取る入
力端子である。この入力端子100に接続された入力線1
は、第1PMOS保護トランジスタ4のドレイン4d及び第1NMO
S保護トランジスタ5のドレイン5dに接続されている。第
1PMOS保護トランジスタ4のソース4sとゲート4gは保護用
電源線2に接続されている。この保護用電源線2は保護ト
ランジスタのみに電源電位を供給する配線で、内部回路
を駆動するための内部回路用電源線20とは別に設けられ
ている。第1NMOS保護トランジスタ5のソース5sとゲート
5gは保護用接地線3に接続されている。この保護用接地
線3も保護用電源線2と同様に保護トランジスタのみに接
地電位を供給する配線で、内部回路を駆動するための内
部回路用接地線30とは別に設けられている。入力線1は
保護抵抗6を介して入力信号によって駆動される保護イ
ンバータを構成する第2PMOS保護トランジスタ7のゲート
電極7g及び第2NMOS保護トランジスタ8のゲート電極8gに
接続されている。第2PMOS保護トランジスタ7のソース7s
は保護用電源線2に接続され、第2NMOS保護トランジスタ
8のソース8sは保護用接地線3に接続されている。第2PMO
S保護トランジスタ7のドレイン7dと第2NMOS保護トラン
ジスタ8のドレイン8dは信号線9に接続されている。この
信号線9は内部回路用電源線20と内部回路用接地線30か
ら電位を供給されるCMOS内部インバータ50の入力端子
（この内部インバータを構成するトランジスタのゲー
ト）に接続されている。保護用電源線2と内部回路用電
源線20は電源電位供給用のボンディングパッド（電源端
子）200に接続されている。保護用接地線3と内部回路用
接地線30は、接地電位供給用ボンディングパッド（接地
端子）300に接続されている。保護用電源線2及び保護用
接地線3には寄生抵抗60、70が存在する。同様に、抵抗8
0と90が内部回路用電源線20及び接地線30にも寄生抵抗8
0、90が存在する。これらの寄生抵抗によっても保護用
電源/接地線2、3と内部回路用電源/接地線20、30とは区
分されている。
力保護回路を示す回路図である。外部と接続するための
ボンディングパッド100は外部から入力信号を受取る入
力端子である。この入力端子100に接続された入力線1
は、第1PMOS保護トランジスタ4のドレイン4d及び第1NMO
S保護トランジスタ5のドレイン5dに接続されている。第
1PMOS保護トランジスタ4のソース4sとゲート4gは保護用
電源線2に接続されている。この保護用電源線2は保護ト
ランジスタのみに電源電位を供給する配線で、内部回路
を駆動するための内部回路用電源線20とは別に設けられ
ている。第1NMOS保護トランジスタ5のソース5sとゲート
5gは保護用接地線3に接続されている。この保護用接地
線3も保護用電源線2と同様に保護トランジスタのみに接
地電位を供給する配線で、内部回路を駆動するための内
部回路用接地線30とは別に設けられている。入力線1は
保護抵抗6を介して入力信号によって駆動される保護イ
ンバータを構成する第2PMOS保護トランジスタ7のゲート
電極7g及び第2NMOS保護トランジスタ8のゲート電極8gに
接続されている。第2PMOS保護トランジスタ7のソース7s
は保護用電源線2に接続され、第2NMOS保護トランジスタ
8のソース8sは保護用接地線3に接続されている。第2PMO
S保護トランジスタ7のドレイン7dと第2NMOS保護トラン
ジスタ8のドレイン8dは信号線9に接続されている。この
信号線9は内部回路用電源線20と内部回路用接地線30か
ら電位を供給されるCMOS内部インバータ50の入力端子
（この内部インバータを構成するトランジスタのゲー
ト）に接続されている。保護用電源線2と内部回路用電
源線20は電源電位供給用のボンディングパッド（電源端
子）200に接続されている。保護用接地線3と内部回路用
接地線30は、接地電位供給用ボンディングパッド（接地
端子）300に接続されている。保護用電源線2及び保護用
接地線3には寄生抵抗60、70が存在する。同様に、抵抗8
0と90が内部回路用電源線20及び接地線30にも寄生抵抗8
0、90が存在する。これらの寄生抵抗によっても保護用
電源/接地線2、3と内部回路用電源/接地線20、30とは区
分されている。
【０００６】次に第１の実施例の入力保護回路の動作に
ついて入力端子100と接地端子300間に静電気サージが侵
入した場合を例に説明する。入力端子100に侵入した静
電気サージは入力線1から第1NMOS保護トランジスタ5及
び保護用接地線3を通って接地端子300へ吸収される。こ
の時、第1NMOS保護トランジスタ5を通過後のサージ電圧
は、寄生抵抗70を介さずにそのまま第2NMOS保護トラン
ジスタ8のソース8sへと伝わる。第1の実施例では第1NMO
S保護トランジスタ5のソース5sと第2NMOS保護トランジ
スタ8のソース8sとを保護用接地線3に接続したので、サ
ージ電圧が加わっても第2NMOS保護トランジスタ8のゲー
ト8gとソース8sの電位はすばやく同電位に設定される。
したがって、第2NMOS保護トランジスタ8のソース5gとゲ
ート8d間のゲート酸化膜破壊を効果的に防止出来る。な
お説明は省略したが、第1PMOS保護トランジスタ4のソー
ス4sと第2PMOS保護トランジスタ7のソース7sが接続され
ているので、そのゲートソース間側の酸化膜の破壊を防
止出来る。
ついて入力端子100と接地端子300間に静電気サージが侵
入した場合を例に説明する。入力端子100に侵入した静
電気サージは入力線1から第1NMOS保護トランジスタ5及
び保護用接地線3を通って接地端子300へ吸収される。こ
の時、第1NMOS保護トランジスタ5を通過後のサージ電圧
は、寄生抵抗70を介さずにそのまま第2NMOS保護トラン
ジスタ8のソース8sへと伝わる。第1の実施例では第1NMO
S保護トランジスタ5のソース5sと第2NMOS保護トランジ
スタ8のソース8sとを保護用接地線3に接続したので、サ
ージ電圧が加わっても第2NMOS保護トランジスタ8のゲー
ト8gとソース8sの電位はすばやく同電位に設定される。
したがって、第2NMOS保護トランジスタ8のソース5gとゲ
ート8d間のゲート酸化膜破壊を効果的に防止出来る。な
お説明は省略したが、第1PMOS保護トランジスタ4のソー
ス4sと第2PMOS保護トランジスタ7のソース7sが接続され
ているので、そのゲートソース間側の酸化膜の破壊を防
止出来る。
【０００７】図２は本発明の第２の実施例の入力保護回
路のレイアウトを示す図である。第２の実施例の入力保
護回路は、第１の実施例の入力保護回路と回路構成は同
じである。したがって図２においては、図１のソース、
ゲート、ドレインなどをレイアウト化してあらわした部
分には同一符号を付してその説明を省略する。第２の実
施例の入力保護回路は、半導体基板に形成されたN型不
純物拡散層118、120及びP型不純物拡散層121、123、主
にゲート電極として用いられるポリサイド層111〜117、
下層配線層として用いられる第1メタル層101〜110及び
上層配線層として用いられる第2メタル層124〜127で形
成されている。なお、図面中には第1メタル層101〜110
とN型不純物拡散層118〜120またはP型不純物拡散層121
〜123との接続孔128〜132、第2メタル層124〜127と第1
メタル層101〜110との接続孔133〜136及び第1メタル層1
01〜110とポリサイド層111〜117との接続孔137〜140も
描かれている。これらの接続孔128〜140によって各導電
層101〜117及び124〜127は電気的に接続されている。な
お、各導電層101〜117及び124〜127間は図面には示して
いない絶縁層で電気的に分離されているのは言うまでも
ない。図２のレイアウトからわかるように、第1NMOS保
護トランジスタ5のソース5sと第2NMOS保護トランジスタ
8のソース8sは同一のN型不純物活性領域118で形成され
ている。また、第1PMOS保護トランジスタ4のソース4sと
第2PMOS保護トランジスタ7のソース7sも同一のP型不純
物活性領域121で形成されている。
路のレイアウトを示す図である。第２の実施例の入力保
護回路は、第１の実施例の入力保護回路と回路構成は同
じである。したがって図２においては、図１のソース、
ゲート、ドレインなどをレイアウト化してあらわした部
分には同一符号を付してその説明を省略する。第２の実
施例の入力保護回路は、半導体基板に形成されたN型不
純物拡散層118、120及びP型不純物拡散層121、123、主
にゲート電極として用いられるポリサイド層111〜117、
下層配線層として用いられる第1メタル層101〜110及び
上層配線層として用いられる第2メタル層124〜127で形
成されている。なお、図面中には第1メタル層101〜110
とN型不純物拡散層118〜120またはP型不純物拡散層121
〜123との接続孔128〜132、第2メタル層124〜127と第1
メタル層101〜110との接続孔133〜136及び第1メタル層1
01〜110とポリサイド層111〜117との接続孔137〜140も
描かれている。これらの接続孔128〜140によって各導電
層101〜117及び124〜127は電気的に接続されている。な
お、各導電層101〜117及び124〜127間は図面には示して
いない絶縁層で電気的に分離されているのは言うまでも
ない。図２のレイアウトからわかるように、第1NMOS保
護トランジスタ5のソース5sと第2NMOS保護トランジスタ
8のソース8sは同一のN型不純物活性領域118で形成され
ている。また、第1PMOS保護トランジスタ4のソース4sと
第2PMOS保護トランジスタ7のソース7sも同一のP型不純
物活性領域121で形成されている。
【０００８】第1NMOS保護トランジスタ5のゲート5gは一
端で折り返されたポリサイドパターン111で形成されて
いる。このポリサイドパターン111は、接続孔137を介し
て第1層メタル102に接続される。第2NMOS保護トランジ
スタ8のゲート8gであるポリサイドパターン113は、接続
孔137を介して第1層メタル101に接続される。なお、ポ
リサイドパターン113の第2NMOS保護トランジスタ8のゲ
ート8gを構成する部分から接続孔137までの配線部分
は、保護抵抗6として機能している。この実施例では保
護抵抗6をポリサイドパターンの一部で形成したが、拡
散抵抗など他の手段でも保護抵抗は形成できる。第1NMO
S保護トランジスタ5のドレイン5dは、接続孔を介して第
1層メタル101接続される。この第1層メタル101は図示し
ていないが入力端子100に接続されている。第1NMOS保護
トランジスタ5のソース5sの一部（図では上部）は、接
続孔128を介して第1層メタル102接続される。この第1層
メタル102は接続孔133を介して保護接地線3である第2層
メタル124に接続される。第1NMOS保護トランジスタ5の
ソース5sの他の一部（図では下部）及び第2NMOS保護ト
ランジスタ8のソース8sが共有しているN型不純物拡散層
は、接続孔を介して第1層メタル103に接続される。この
第1層メタル103は接続孔を介して保護接地線3である第2
層メタル124に接続される。第1PMOS保護トランジスタ4
のゲート4gは一端で折り返されたポリサイドパターン11
2で形成されている。このポリサイドパターン112は、接
続孔138を介して第1層メタル105に接続される。第2PMOS
保護トランジスタ7のゲート7gであるポリサイドパター
ン114は、接続孔138を介して第1層メタル101に接続され
る。なお、ポリサイドパターン114の第2PMOS保護トラン
ジスタ7のゲート7gを構成する部分から接続孔138までの
配線部分は、ポリサイドパターン113と同様に保護抵抗6
として機能している。第1PMOS保護トランジスタ4のドレ
イン4dは、接続孔を介して第1層メタル101に接続され
る。第1PMOS保護トランジスタ4のソース4sの一部（図の
上部）は、接続孔129を介して第1層メタル105に接続さ
れる。この第1層メタル105は接続孔134を介して保護電
源線2である第2層メタル125に接続される。第1PMOS保護
トランジスタ4のソース4sの他の一部（図では下部）及
び第2NMOS保護トランジスタ8のソース8sが共有している
N型不純物拡散層は、接続孔を介して第1層メタル106に
接続される。この第1層メタル106は接続孔を介して保護
電源線2である第2層メタル125に接続される。
端で折り返されたポリサイドパターン111で形成されて
いる。このポリサイドパターン111は、接続孔137を介し
て第1層メタル102に接続される。第2NMOS保護トランジ
スタ8のゲート8gであるポリサイドパターン113は、接続
孔137を介して第1層メタル101に接続される。なお、ポ
リサイドパターン113の第2NMOS保護トランジスタ8のゲ
ート8gを構成する部分から接続孔137までの配線部分
は、保護抵抗6として機能している。この実施例では保
護抵抗6をポリサイドパターンの一部で形成したが、拡
散抵抗など他の手段でも保護抵抗は形成できる。第1NMO
S保護トランジスタ5のドレイン5dは、接続孔を介して第
1層メタル101接続される。この第1層メタル101は図示し
ていないが入力端子100に接続されている。第1NMOS保護
トランジスタ5のソース5sの一部（図では上部）は、接
続孔128を介して第1層メタル102接続される。この第1層
メタル102は接続孔133を介して保護接地線3である第2層
メタル124に接続される。第1NMOS保護トランジスタ5の
ソース5sの他の一部（図では下部）及び第2NMOS保護ト
ランジスタ8のソース8sが共有しているN型不純物拡散層
は、接続孔を介して第1層メタル103に接続される。この
第1層メタル103は接続孔を介して保護接地線3である第2
層メタル124に接続される。第1PMOS保護トランジスタ4
のゲート4gは一端で折り返されたポリサイドパターン11
2で形成されている。このポリサイドパターン112は、接
続孔138を介して第1層メタル105に接続される。第2PMOS
保護トランジスタ7のゲート7gであるポリサイドパター
ン114は、接続孔138を介して第1層メタル101に接続され
る。なお、ポリサイドパターン114の第2PMOS保護トラン
ジスタ7のゲート7gを構成する部分から接続孔138までの
配線部分は、ポリサイドパターン113と同様に保護抵抗6
として機能している。第1PMOS保護トランジスタ4のドレ
イン4dは、接続孔を介して第1層メタル101に接続され
る。第1PMOS保護トランジスタ4のソース4sの一部（図の
上部）は、接続孔129を介して第1層メタル105に接続さ
れる。この第1層メタル105は接続孔134を介して保護電
源線2である第2層メタル125に接続される。第1PMOS保護
トランジスタ4のソース4sの他の一部（図では下部）及
び第2NMOS保護トランジスタ8のソース8sが共有している
N型不純物拡散層は、接続孔を介して第1層メタル106に
接続される。この第1層メタル106は接続孔を介して保護
電源線2である第2層メタル125に接続される。
【０００９】第2NMOS保護トランジスタ8及び第2PMOS保
護トランジスタ7のドレイン8d及び7dは接続孔を介して
信号線9を構成する第1層メタル104に接続される。この
第1層メタル104は、内部インバータ50を構成するPMOSト
ランジスタ及びNMOSトランジスタのゲート及び内部イン
バータの入力線を構成するポリサイドパターン117に接
続孔139を介して接続されている。内部インバータ50を
構成するPMOSトランジスタ及びNMOSトランジスタのドレ
インは接続孔を介して第1層メタル110に接続されてい
る。この第1層メタル110は図示していないが他の内部回
路へと接続される。内部インバータ50を構成するNMOSト
ランジスタのソースは接続孔を介して第1層メタル109に
接続される。この第1層メタル109は接続孔135を介して
内部回路用接地線30を構成する第2層メタル126に接続さ
れる。また、内部インバータ50を構成するPMOSトランジ
スタのソースは接続孔を介して第1層メタル107に接続さ
れる。この第1層メタル107は接続孔136を介して内部回
路用電源線20を構成する第2層メタル126に接続される。
図2から明らかなように、第2NMOS保護トランジスタ8の
ディメンジョンは、第1NMOS保護トランジスタ5に比べて
かなり小さい。また、第2PMOS保護トランジスタ7のディ
メンジョンは、第1PMOS保護トランジスタ4に比べてかな
り小さい。これは、第1保護トランジスタ4、5が直接サ
ージ電流などを受けるためである。
護トランジスタ7のドレイン8d及び7dは接続孔を介して
信号線9を構成する第1層メタル104に接続される。この
第1層メタル104は、内部インバータ50を構成するPMOSト
ランジスタ及びNMOSトランジスタのゲート及び内部イン
バータの入力線を構成するポリサイドパターン117に接
続孔139を介して接続されている。内部インバータ50を
構成するPMOSトランジスタ及びNMOSトランジスタのドレ
インは接続孔を介して第1層メタル110に接続されてい
る。この第1層メタル110は図示していないが他の内部回
路へと接続される。内部インバータ50を構成するNMOSト
ランジスタのソースは接続孔を介して第1層メタル109に
接続される。この第1層メタル109は接続孔135を介して
内部回路用接地線30を構成する第2層メタル126に接続さ
れる。また、内部インバータ50を構成するPMOSトランジ
スタのソースは接続孔を介して第1層メタル107に接続さ
れる。この第1層メタル107は接続孔136を介して内部回
路用電源線20を構成する第2層メタル126に接続される。
図2から明らかなように、第2NMOS保護トランジスタ8の
ディメンジョンは、第1NMOS保護トランジスタ5に比べて
かなり小さい。また、第2PMOS保護トランジスタ7のディ
メンジョンは、第1PMOS保護トランジスタ4に比べてかな
り小さい。これは、第1保護トランジスタ4、5が直接サ
ージ電流などを受けるためである。
【００１０】以上説明したように第２の実施例の入力保
護回路では、第1NMOS保護トランジスタ5のソース5sと第
2NMOS保護トランジスタ8のソース8sとを同一のN型不純
物活性領域118で形成しているため、これらのドレイン
は同一電位になる。また、第1PMOS保護トランジスタ4の
ソース4sと第2PMOS保護トランジスタ7のソース7sとを同
一のP型不純物活性領域121で形成しているため、これら
のドレインは同一電位となる。このような前提を基に、
第２の実施例の入力保護回路の動作を入力端子100と電
源端子200間に静電気サージが侵入した場合を例に説明
する。入力端子100に侵入した静電気サージから第2NMOS
保護トランジスタ8のソース8s側のゲート酸化膜を保護
するには、第1NMOS保護トランジスタ5を介してそのソー
ス5sに伝わった電圧を素早く8s第2NMOS保護トランジス
タ8のソース8sに伝える程有利である。第２の実施例の
入力保護回路では、第1NMOS保護トランジスタ5のソース
5sと第2NMOS保護トランジスタ8のソース8sを同一不純物
活性領域内に一体に形成している。これらのソース5s及
び8sを別々に形成して金属配線で接続する場合よりもサ
ージ電圧の伝搬が早まるため、ゲート酸化膜の破壊を防
止出来る。このような効果は、第1及び第2PMOS保護トラ
ンジスタ4及び7についても同様なので説明を省略する。
また、第2の実施例の入力保護回路では複数のトランジ
スタのソースを一体形成しているため、回路が占めるパ
ターン面積を小さく出来るメリットもある。
護回路では、第1NMOS保護トランジスタ5のソース5sと第
2NMOS保護トランジスタ8のソース8sとを同一のN型不純
物活性領域118で形成しているため、これらのドレイン
は同一電位になる。また、第1PMOS保護トランジスタ4の
ソース4sと第2PMOS保護トランジスタ7のソース7sとを同
一のP型不純物活性領域121で形成しているため、これら
のドレインは同一電位となる。このような前提を基に、
第２の実施例の入力保護回路の動作を入力端子100と電
源端子200間に静電気サージが侵入した場合を例に説明
する。入力端子100に侵入した静電気サージから第2NMOS
保護トランジスタ8のソース8s側のゲート酸化膜を保護
するには、第1NMOS保護トランジスタ5を介してそのソー
ス5sに伝わった電圧を素早く8s第2NMOS保護トランジス
タ8のソース8sに伝える程有利である。第２の実施例の
入力保護回路では、第1NMOS保護トランジスタ5のソース
5sと第2NMOS保護トランジスタ8のソース8sを同一不純物
活性領域内に一体に形成している。これらのソース5s及
び8sを別々に形成して金属配線で接続する場合よりもサ
ージ電圧の伝搬が早まるため、ゲート酸化膜の破壊を防
止出来る。このような効果は、第1及び第2PMOS保護トラ
ンジスタ4及び7についても同様なので説明を省略する。
また、第2の実施例の入力保護回路では複数のトランジ
スタのソースを一体形成しているため、回路が占めるパ
ターン面積を小さく出来るメリットもある。
【００１１】図３は本発明の第３の実施例の入力保護回
路のレイアウトを示す図である。図３は図２と大半の部
分は同一であるので、同一部分には同一符号を付してそ
の説明を省略する。第３の実施例の入力保護回路が第２
の実施例の入力保護回路と異なる点（または更に改良し
た点）は、接続孔とゲート電極との間隔を規定している
ことである。具体的には、第1NMOS保護トランジスタ5の
ソース5s及びドレイン5dと第1層メタルとを接続するそ
れぞれの接続孔からゲート電極5gまでの間隔d1と第2NMO
S保護トランジスタ8のソース8s及びドレイン8dと第1層
メタルとを接続するそれぞれの接続孔からゲート電極8g
までの間隔d2との関係をd1≦d2とした。さらにPMOS保護
トランジスタ側でも同様の関係を規定した。即ち、第1P
MOS保護トランジスタ4のソース4s及びドレイン4dと第1
層メタルとを接続するそれぞれの接続孔からゲート電極
4gまでの間隔d4と第2PMOS保護トランジスタ7のソース7s
及びドレイン7dと第1層メタルとを接続するそれぞれの
接続孔からゲート電極7gまでの間隔d5との関係をd4≦d5
とした。
路のレイアウトを示す図である。図３は図２と大半の部
分は同一であるので、同一部分には同一符号を付してそ
の説明を省略する。第３の実施例の入力保護回路が第２
の実施例の入力保護回路と異なる点（または更に改良し
た点）は、接続孔とゲート電極との間隔を規定している
ことである。具体的には、第1NMOS保護トランジスタ5の
ソース5s及びドレイン5dと第1層メタルとを接続するそ
れぞれの接続孔からゲート電極5gまでの間隔d1と第2NMO
S保護トランジスタ8のソース8s及びドレイン8dと第1層
メタルとを接続するそれぞれの接続孔からゲート電極8g
までの間隔d2との関係をd1≦d2とした。さらにPMOS保護
トランジスタ側でも同様の関係を規定した。即ち、第1P
MOS保護トランジスタ4のソース4s及びドレイン4dと第1
層メタルとを接続するそれぞれの接続孔からゲート電極
4gまでの間隔d4と第2PMOS保護トランジスタ7のソース7s
及びドレイン7dと第1層メタルとを接続するそれぞれの
接続孔からゲート電極7gまでの間隔d5との関係をd4≦d5
とした。
【００１２】第３の実施例の入力保護回路の動作を、電
源端子200と接地端子300間に静電気サージが侵入した場
合を例に説明する。電源端子200から静電気サージが侵
入し接地端子300に抜ける際の経路には、次の2つのルー
トがある。第1のルートは、第1PMOS保護トランジスタ4
のソース4sからドレイン4d （即ち入力線1）を経て、第
1NMOS保護トランジスタ5のドレイン5dからソース5sを経
て接地端子300へ到達するルートである。第２のルート
は、第2PMOS保護トランジスタ7のソース7sからドレイン
7dを経て、第2NMOS保護トランジスタ8のドレイン8d及び
ソース8sを経由して接地端子300へ到達するルートであ
る。第２の実施例で説明したように、第2PMOS保護トラ
ンジスタ7と第2NMOS保護トランジスタ8は第1保護トラン
ジスタ4及び5に比べてディメンジョン（面積）が小さ
い。したがって、ゲート電極からソース/ドレインと第1
層メタルとの接続孔までの間隔も狭くデザインできる。
ゲート電極からこれらの接続孔までの間隔を狭くする
と、ソース及びドレインの寄生抵抗は小さくなる。第2P
MOS保護トランジスタ7と第2NMOS保護トランジスタ8のゲ
ート電極からソース/ドレインと第1層メタルとの接続孔
までの間隔を狭くデザインすると、前述の電源端子200
から接地端子300へのサージ電流の抜け道のうち、第2の
ルートにサージ電流が集中し易くなる。第３の実施例の
入力保護回路では、第1PMOS保護トランジスタ4と第1NMO
S保護トランジスタ5におけるゲート電極からソース/ド
レインと第1層メタルとの接続孔の間隔d4、d1よりも、
第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8
のゲート電極からソース/ドレインと第1層メタルとの接
続孔までの間隔d5、d2が、同等か大きくなるようにし
た。これゆえ、トランジスタの面積が小さい第２のルー
トにサージ電流が集中しにくくなる。なお、第1層メタ
ルとの接続孔の間隔d1、d2、d4及びd5の関係を、この実
施例ではd1≦d2及びd4≦d5と設定したが、上記説明から
理解できるようにd1＜d2及びd4＜d5と設定するほうが望
ましいのはいうまでもない。以上説明したように、第３
の実施例の入力保護回路では、元々大面積を必要とされ
る第1PMOS保護トランジスタ4と第1NMOS保護トランジス
タ5を介するルートでサージ電流が流れるようにしたの
で、回路面積の増大を抑えつつ電源端子200と接地端子3
00間に静電気サージが侵入した場合にも良好な静電破壊
耐性が得られる。
源端子200と接地端子300間に静電気サージが侵入した場
合を例に説明する。電源端子200から静電気サージが侵
入し接地端子300に抜ける際の経路には、次の2つのルー
トがある。第1のルートは、第1PMOS保護トランジスタ4
のソース4sからドレイン4d （即ち入力線1）を経て、第
1NMOS保護トランジスタ5のドレイン5dからソース5sを経
て接地端子300へ到達するルートである。第２のルート
は、第2PMOS保護トランジスタ7のソース7sからドレイン
7dを経て、第2NMOS保護トランジスタ8のドレイン8d及び
ソース8sを経由して接地端子300へ到達するルートであ
る。第２の実施例で説明したように、第2PMOS保護トラ
ンジスタ7と第2NMOS保護トランジスタ8は第1保護トラン
ジスタ4及び5に比べてディメンジョン（面積）が小さ
い。したがって、ゲート電極からソース/ドレインと第1
層メタルとの接続孔までの間隔も狭くデザインできる。
ゲート電極からこれらの接続孔までの間隔を狭くする
と、ソース及びドレインの寄生抵抗は小さくなる。第2P
MOS保護トランジスタ7と第2NMOS保護トランジスタ8のゲ
ート電極からソース/ドレインと第1層メタルとの接続孔
までの間隔を狭くデザインすると、前述の電源端子200
から接地端子300へのサージ電流の抜け道のうち、第2の
ルートにサージ電流が集中し易くなる。第３の実施例の
入力保護回路では、第1PMOS保護トランジスタ4と第1NMO
S保護トランジスタ5におけるゲート電極からソース/ド
レインと第1層メタルとの接続孔の間隔d4、d1よりも、
第2PMOS保護トランジスタ7と第2NMOS保護トランジスタ8
のゲート電極からソース/ドレインと第1層メタルとの接
続孔までの間隔d5、d2が、同等か大きくなるようにし
た。これゆえ、トランジスタの面積が小さい第２のルー
トにサージ電流が集中しにくくなる。なお、第1層メタ
ルとの接続孔の間隔d1、d2、d4及びd5の関係を、この実
施例ではd1≦d2及びd4≦d5と設定したが、上記説明から
理解できるようにd1＜d2及びd4＜d5と設定するほうが望
ましいのはいうまでもない。以上説明したように、第３
の実施例の入力保護回路では、元々大面積を必要とされ
る第1PMOS保護トランジスタ4と第1NMOS保護トランジス
タ5を介するルートでサージ電流が流れるようにしたの
で、回路面積の増大を抑えつつ電源端子200と接地端子3
00間に静電気サージが侵入した場合にも良好な静電破壊
耐性が得られる。
【００１３】図４は本発明の第４の実施例の入力保護回
路を示す回路図である。図4において図1と共通する部分
には共通の符号を付してその説明は省略する。第4の実
施例では第１の実施例の入力保護回路に第3NMOS保護ト
ランジスタ10を加えている。具体的には、信号線9に第3
のNMOS保護トランジスタ10のドレイン10dが接続されて
いる。第3NMOS保護トランジスタ10のソース10sとゲート
10gは保護接地線3に接続されている。
路を示す回路図である。図4において図1と共通する部分
には共通の符号を付してその説明は省略する。第4の実
施例では第１の実施例の入力保護回路に第3NMOS保護ト
ランジスタ10を加えている。具体的には、信号線9に第3
のNMOS保護トランジスタ10のドレイン10dが接続されて
いる。第3NMOS保護トランジスタ10のソース10sとゲート
10gは保護接地線3に接続されている。
【００１４】次に第４の実施例の入力保護回路の動作に
ついて入力端子100と接地端子300間に静電気サージが侵
入した場合を例に説明する。入力端子100に侵入した静
電気サージは入力線1から第1NMOS保護トランジスタ5及
び接地線3を通って接地端子300へ吸収される。この時、
第1NMOS保護トランジスタ5を通過後のサージ電圧はその
まま第2NMOS保護トランジスタ8のソース8sへと伝わる。
また、サージ電圧は第3NMOS保護トランジスタ10を経由
して第2NMOS保護トランジスタ8のドレイン8dへも伝えら
れる。第４の実施例では第１の実施例の入力保護回路に
第3NMOS保護トランジスタ10を追加したので、第１の実
施例で破壊を防止できなかった第2NMOS保護トランジス
タ8のドレイン8dとゲート8d間のゲート酸化膜破壊を効
果的に防止出来る。第2PMOS保護トランジスタ7について
も、そのドレイン7dと第2NMOS保護トランジスタ8のドレ
イン8dが、また、そのゲート7gが第2NMOS保護トランジ
スタ8のゲート8gとそれぞれ接続されているので、その
ゲート酸化膜の破壊を防止出来る。第3NMOS保護トラン
ジスタ10は通常動作時にはそのゲート10gに接地電位が
与えられるのでOFF状態となる。したがって、第3NMOS保
護トランジスタ10は通常の回路動作に影響を及ぼさな
い。第４の実施例によれば、入力ゲートの酸化膜に高電
圧が掛からないため、従来よりも保護抵抗6の抵抗値を
小さくすることができ、通常動作時のゲート信号の遅延
を低減出来る。
ついて入力端子100と接地端子300間に静電気サージが侵
入した場合を例に説明する。入力端子100に侵入した静
電気サージは入力線1から第1NMOS保護トランジスタ5及
び接地線3を通って接地端子300へ吸収される。この時、
第1NMOS保護トランジスタ5を通過後のサージ電圧はその
まま第2NMOS保護トランジスタ8のソース8sへと伝わる。
また、サージ電圧は第3NMOS保護トランジスタ10を経由
して第2NMOS保護トランジスタ8のドレイン8dへも伝えら
れる。第４の実施例では第１の実施例の入力保護回路に
第3NMOS保護トランジスタ10を追加したので、第１の実
施例で破壊を防止できなかった第2NMOS保護トランジス
タ8のドレイン8dとゲート8d間のゲート酸化膜破壊を効
果的に防止出来る。第2PMOS保護トランジスタ7について
も、そのドレイン7dと第2NMOS保護トランジスタ8のドレ
イン8dが、また、そのゲート7gが第2NMOS保護トランジ
スタ8のゲート8gとそれぞれ接続されているので、その
ゲート酸化膜の破壊を防止出来る。第3NMOS保護トラン
ジスタ10は通常動作時にはそのゲート10gに接地電位が
与えられるのでOFF状態となる。したがって、第3NMOS保
護トランジスタ10は通常の回路動作に影響を及ぼさな
い。第４の実施例によれば、入力ゲートの酸化膜に高電
圧が掛からないため、従来よりも保護抵抗6の抵抗値を
小さくすることができ、通常動作時のゲート信号の遅延
を低減出来る。
【００１５】図５は本発明の第５の実施例の入力保護回
路を示す回路図である。図５においては、第４の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第５の実施例の入力保護回路では、第４の実施例の
入力保護回路に第4PMOS保護トランジスタ 11と第4NMOS
保護トランジスタ12を加えた。具体的には、第1信号線9
に第4PMOS保護トランジスタ 11と第4NMOS保護トランジ
スタ12の各々のゲート11g、12gが接続されている。第4P
MOS保護トランジスタ11のソース11sは保護電源線2に、
第4NMOS保護トランジスタ12のソース12sは保護接地線3
に接続されている。第4PMOS保護トランジスタ11と第4NM
OS保護トランジスタ12の各々のドレイン11d、12dは第2
の信号線13に接続される。この第2信号線にCMOS内部イ
ンバータ50の入力端子が接続される。また、第５の実施
例の入力保護回路では、第2信号線13に第3NMOS保護トラ
ンジスタ10のドレイン10dが接続される。第3NMOS保護ト
ランジスタ10のソース10sとゲート10gは第１の実施例同
様、保護接地線3に接続される。
路を示す回路図である。図５においては、第４の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第５の実施例の入力保護回路では、第４の実施例の
入力保護回路に第4PMOS保護トランジスタ 11と第4NMOS
保護トランジスタ12を加えた。具体的には、第1信号線9
に第4PMOS保護トランジスタ 11と第4NMOS保護トランジ
スタ12の各々のゲート11g、12gが接続されている。第4P
MOS保護トランジスタ11のソース11sは保護電源線2に、
第4NMOS保護トランジスタ12のソース12sは保護接地線3
に接続されている。第4PMOS保護トランジスタ11と第4NM
OS保護トランジスタ12の各々のドレイン11d、12dは第2
の信号線13に接続される。この第2信号線にCMOS内部イ
ンバータ50の入力端子が接続される。また、第５の実施
例の入力保護回路では、第2信号線13に第3NMOS保護トラ
ンジスタ10のドレイン10dが接続される。第3NMOS保護ト
ランジスタ10のソース10sとゲート10gは第１の実施例同
様、保護接地線3に接続される。
【００１６】第５の実施例の入力保護回路の動作を第４
の実施例と同様に、入力端子100と接地端子300間に静電
気サージが侵入した場合を例に説明する。入力パッド10
0に侵入した静電気サージは入力線1から第1NMOS保護ト
ランジスタ5及び保護接地線3を通って接地端子300へ吸
収される。この時、第1NMOS保護トランジスタ5を通過後
のサージ電圧は、第3NMOS保護トランジスタ10を経由し
て第4NMOS保護トランジスタ12のドレインへ素早く伝え
られる。第５の実施例の入力保護回路では、２つの保護
インバータ回路（保護トランジスタ7、8、11、12から構
成される）を入力線１と内部インバータ50との間に直列
に設けている。また、これらの保護インバータ回路は、
保護電源線2及び保護接地線3にも接続されている。さら
に、第3NMOS保護トランジスタ10は、保護接地線3と第2
信号線13との間に接続されている。第3NMOS保護トラン
ジスタ10がサージ電圧を第4NMOS保護トランジスタ12の
ドレイン12dへと伝える。第4NMOS保護トランジスタ12の
ドレイン12dと第2NMOS保護トランジスタ8のゲート8gと
の間には、これら2つのトランジスタ8、12のゲート酸化
膜によるキャパシタが２つ直列に接続されていることに
なる。したがって、第2NMOS保護トランジスタ8のドレイ
ン8dの酸化膜に掛かる電圧は第4NMOS保護トランジスタ1
2のドレイン12dの酸化膜に掛かる電圧とに分圧される。
これゆえ、第１の実施例よりも確実に第2NMOS保護トラ
ンジスタ8のドレイン8dゲート8g間のゲート酸化膜の破
壊を防止出来る。また、第2PMOS保護トランジスタ7及び
第4PMOS保護トランジスタ11のドレイン7d及び11dとゲー
ト7g及び11gとの間のゲート酸化膜破壊も第2NMOS保護ト
ランジスタ8及び第4NMOS保護トランジスタ12と同様に防
止出来ることは勿論である。さらに、第５の実施例の入
力保護回路では、２つの保護インバータ回路を直列に設
けたので、入力端子100に入る信号レベルと第2信号線13
上の信号のレベルが一致しており、内部回路内で論理を
反転させる必要がない。
の実施例と同様に、入力端子100と接地端子300間に静電
気サージが侵入した場合を例に説明する。入力パッド10
0に侵入した静電気サージは入力線1から第1NMOS保護ト
ランジスタ5及び保護接地線3を通って接地端子300へ吸
収される。この時、第1NMOS保護トランジスタ5を通過後
のサージ電圧は、第3NMOS保護トランジスタ10を経由し
て第4NMOS保護トランジスタ12のドレインへ素早く伝え
られる。第５の実施例の入力保護回路では、２つの保護
インバータ回路（保護トランジスタ7、8、11、12から構
成される）を入力線１と内部インバータ50との間に直列
に設けている。また、これらの保護インバータ回路は、
保護電源線2及び保護接地線3にも接続されている。さら
に、第3NMOS保護トランジスタ10は、保護接地線3と第2
信号線13との間に接続されている。第3NMOS保護トラン
ジスタ10がサージ電圧を第4NMOS保護トランジスタ12の
ドレイン12dへと伝える。第4NMOS保護トランジスタ12の
ドレイン12dと第2NMOS保護トランジスタ8のゲート8gと
の間には、これら2つのトランジスタ8、12のゲート酸化
膜によるキャパシタが２つ直列に接続されていることに
なる。したがって、第2NMOS保護トランジスタ8のドレイ
ン8dの酸化膜に掛かる電圧は第4NMOS保護トランジスタ1
2のドレイン12dの酸化膜に掛かる電圧とに分圧される。
これゆえ、第１の実施例よりも確実に第2NMOS保護トラ
ンジスタ8のドレイン8dゲート8g間のゲート酸化膜の破
壊を防止出来る。また、第2PMOS保護トランジスタ7及び
第4PMOS保護トランジスタ11のドレイン7d及び11dとゲー
ト7g及び11gとの間のゲート酸化膜破壊も第2NMOS保護ト
ランジスタ8及び第4NMOS保護トランジスタ12と同様に防
止出来ることは勿論である。さらに、第５の実施例の入
力保護回路では、２つの保護インバータ回路を直列に設
けたので、入力端子100に入る信号レベルと第2信号線13
上の信号のレベルが一致しており、内部回路内で論理を
反転させる必要がない。
【００１７】図６は本発明の第６の実施例の入力保護回
路を示す回路図である。図６においては、第４の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第６の実施例の入力保護回路では、第４の実施例の
入力保護回路に加えて、第3PMOS保護トランジスタ14を
付加している。第3PMOS保護トランジスタ14のドレイン1
4dは信号線9に接続されている。第3PMOS保護トランジス
タ14のソース14sとゲート14gは保護電源線2に接続され
ている。第６の実施例の入力保護回路の動作を入力端子
100と電源端子200間に静電気サージが侵入した場合を例
に説明する。入力端子100に侵入した静電気サージは入
力線1から第1PMOS保護トランジスタ4及び保護電源線2を
通って電源端子200へと吸収される。この時、第1PMOS保
護トランジスタ4を通過後のサージ電圧は、第3PMOS保護
トランジスタ14を経由して第2PMOS保護トランジスタ7の
ドレイン7dへ素早く伝えられる。第６の実施例の入力保
護回路では、第3PMOS保護トランジスタ14を保護電源線2
と第2信号線9の間に設けた。このため、サージ電圧が第
1PMOS保護トランジスタ4及び第3PMOS保護トランジスタ1
4を経由して第2PMOS保護トランジスタ7のドレイン7dに
素早く伝達される。したがって、第2PMOS保護トランジ
スタ7のドレイン7dゲート7g間のゲート酸化膜破壊を防
止出来る。第3PMOS保護トランジスタ14は通常動作時に
はそのゲート14gに電源電位が与えられるため、OFF状態
となる。したがって、第3PMOS保護トランジスタ14は通
常の回路動作に影響を及ぼさない。第６の実施例の入力
保護回路によれば、入力端子100と電源端子200間または
入力端子100と接地端子300間の何れの静電気サージに対
しても一層確実に第2PMOS保護トランジスタ7及び第2NMO
S保護トランジスタ8のゲートの酸化膜破壊を防止でき
る。特に第３の実施例の入力保護回路は、電源端子100
と接地端子200間に寄生ダイオードが一切形成されないS
OI（Silicon on Insulator）プロセスで作成されたデバ
イスの保護回路に有効である。
路を示す回路図である。図６においては、第４の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第６の実施例の入力保護回路では、第４の実施例の
入力保護回路に加えて、第3PMOS保護トランジスタ14を
付加している。第3PMOS保護トランジスタ14のドレイン1
4dは信号線9に接続されている。第3PMOS保護トランジス
タ14のソース14sとゲート14gは保護電源線2に接続され
ている。第６の実施例の入力保護回路の動作を入力端子
100と電源端子200間に静電気サージが侵入した場合を例
に説明する。入力端子100に侵入した静電気サージは入
力線1から第1PMOS保護トランジスタ4及び保護電源線2を
通って電源端子200へと吸収される。この時、第1PMOS保
護トランジスタ4を通過後のサージ電圧は、第3PMOS保護
トランジスタ14を経由して第2PMOS保護トランジスタ7の
ドレイン7dへ素早く伝えられる。第６の実施例の入力保
護回路では、第3PMOS保護トランジスタ14を保護電源線2
と第2信号線9の間に設けた。このため、サージ電圧が第
1PMOS保護トランジスタ4及び第3PMOS保護トランジスタ1
4を経由して第2PMOS保護トランジスタ7のドレイン7dに
素早く伝達される。したがって、第2PMOS保護トランジ
スタ7のドレイン7dゲート7g間のゲート酸化膜破壊を防
止出来る。第3PMOS保護トランジスタ14は通常動作時に
はそのゲート14gに電源電位が与えられるため、OFF状態
となる。したがって、第3PMOS保護トランジスタ14は通
常の回路動作に影響を及ぼさない。第６の実施例の入力
保護回路によれば、入力端子100と電源端子200間または
入力端子100と接地端子300間の何れの静電気サージに対
しても一層確実に第2PMOS保護トランジスタ7及び第2NMO
S保護トランジスタ8のゲートの酸化膜破壊を防止でき
る。特に第３の実施例の入力保護回路は、電源端子100
と接地端子200間に寄生ダイオードが一切形成されないS
OI（Silicon on Insulator）プロセスで作成されたデバ
イスの保護回路に有効である。
【００１８】図７は本発明の第７の実施例の入力保護回
路を示す回路図である。図７においては、第４の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第７の実施例の入力保護回路では第４の実施例の信
号線9とCMOS内部インバータ50の入力端子との間に第2の
抵抗15を設けた。第７の実施例の入力保護回路の動作を
入力端子100と接地端子300間に静電気サージが侵入した
場合を例に説明する。入力端子100に侵入した静電気サ
ージは第４の実施例と同様に、入力線1から第1NMOS保護
トランジスタ5及び保護接地線3を通って接地端子300へ
吸収される。この時、第3NMOS保護トランジスタ10を経
由して信号線9へ入ったサージ電圧は、第2の抵抗15によ
って内部インバータ50へ伝わるのが遅延される。第3NMO
S保護トランジスタ10は接地線3に加わったサージ電圧を
信号線9に伝え、第2NMOS保護トランジスタ8のドレイン8
d側のゲート酸化膜に掛かる電圧を緩和している。この
ため第3NMOS保護トランジスタ10は出来るだけ早く応答
がすることが望ましい。一方で信号線9にサージ電圧を
伝搬させることは、内部インバータ50を構成するトラン
ジスタのゲート酸化膜にもサージ電圧を伝えることにな
り、内部インバータを構成するトランジスタのゲート酸
化膜の破壊が懸念される。しかしながら、第７の実施例
の入力保護回路では信号線9と内部インバータ50の入力
端子間に第2の抵抗15を介在させたので、保第3NMOS保護
トランジスタ10を介して信号線9に伝えられたサージ電
圧が内部インバータ50の入力端子に伝わるのが遅延さ
れ、酸化膜を破壊を防止できる。
路を示す回路図である。図７においては、第４の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第７の実施例の入力保護回路では第４の実施例の信
号線9とCMOS内部インバータ50の入力端子との間に第2の
抵抗15を設けた。第７の実施例の入力保護回路の動作を
入力端子100と接地端子300間に静電気サージが侵入した
場合を例に説明する。入力端子100に侵入した静電気サ
ージは第４の実施例と同様に、入力線1から第1NMOS保護
トランジスタ5及び保護接地線3を通って接地端子300へ
吸収される。この時、第3NMOS保護トランジスタ10を経
由して信号線9へ入ったサージ電圧は、第2の抵抗15によ
って内部インバータ50へ伝わるのが遅延される。第3NMO
S保護トランジスタ10は接地線3に加わったサージ電圧を
信号線9に伝え、第2NMOS保護トランジスタ8のドレイン8
d側のゲート酸化膜に掛かる電圧を緩和している。この
ため第3NMOS保護トランジスタ10は出来るだけ早く応答
がすることが望ましい。一方で信号線9にサージ電圧を
伝搬させることは、内部インバータ50を構成するトラン
ジスタのゲート酸化膜にもサージ電圧を伝えることにな
り、内部インバータを構成するトランジスタのゲート酸
化膜の破壊が懸念される。しかしながら、第７の実施例
の入力保護回路では信号線9と内部インバータ50の入力
端子間に第2の抵抗15を介在させたので、保第3NMOS保護
トランジスタ10を介して信号線9に伝えられたサージ電
圧が内部インバータ50の入力端子に伝わるのが遅延さ
れ、酸化膜を破壊を防止できる。
【００１９】図８は本発明の第８の実施例の入力保護回
路を示す回路図である。図８においては、第６の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第８の実施例の入力保護回路では第６の実施例の入
力保護回路に第5NMOS保護トランジスタ16を付加してい
る。第5NMOS保護トランジスタ16のドレイン16dは信号線
9に接続されている。第5NMOS保護トランジスタ16のソー
ス16sとゲート16gは内部接地線30の内部インバータ50近
傍に接続される。第８の実施例の入力保護回路の動作を
入力端子100と接地端子300間に静電気サージが侵入した
場合を例に説明する。入力パッド100に侵入した静電気
サージは入力線1から第1NMOS保護トランジスタ5及び接
地線3を通って接地端子300へと吸収される。この時第3N
MOS保護トランジスタ10を経由して信号線9へ入ったサー
ジ電圧は、第5NMOS保護トランジスタ16を介して内部回
路用接地線30（及び寄生抵抗90）を経由して接地端子30
0へと吸収される。第７の実施例の入力保護回路では、
第3NMOS保護トランジスタ10を介して信号線9に伝えられ
たサージ電圧が内部インバータ50の入力端子に伝わり難
くなるように第2の抵抗15を信号線9と内部インバータ50
の入力端子との間に設けた。しかしながら、この第2の
抵抗15が大きいと通常動作時にも遅延がかかり、入力信
号の伝播に時間がかかることになる。第８の実施例の入
力保護回路では信号線9に伝えられたサージ電圧を内部
回路用接地線30を介して吸収できる様に第5NMOS保護ト
ランジスタ16を設けた。したがって第2の抵抗15による
信号遅延の問題を生じることなく確実に内部インバータ
50を構成するトランジスタのゲート酸化膜を保護出来
る。
路を示す回路図である。図８においては、第６の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第８の実施例の入力保護回路では第６の実施例の入
力保護回路に第5NMOS保護トランジスタ16を付加してい
る。第5NMOS保護トランジスタ16のドレイン16dは信号線
9に接続されている。第5NMOS保護トランジスタ16のソー
ス16sとゲート16gは内部接地線30の内部インバータ50近
傍に接続される。第８の実施例の入力保護回路の動作を
入力端子100と接地端子300間に静電気サージが侵入した
場合を例に説明する。入力パッド100に侵入した静電気
サージは入力線1から第1NMOS保護トランジスタ5及び接
地線3を通って接地端子300へと吸収される。この時第3N
MOS保護トランジスタ10を経由して信号線9へ入ったサー
ジ電圧は、第5NMOS保護トランジスタ16を介して内部回
路用接地線30（及び寄生抵抗90）を経由して接地端子30
0へと吸収される。第７の実施例の入力保護回路では、
第3NMOS保護トランジスタ10を介して信号線9に伝えられ
たサージ電圧が内部インバータ50の入力端子に伝わり難
くなるように第2の抵抗15を信号線9と内部インバータ50
の入力端子との間に設けた。しかしながら、この第2の
抵抗15が大きいと通常動作時にも遅延がかかり、入力信
号の伝播に時間がかかることになる。第８の実施例の入
力保護回路では信号線9に伝えられたサージ電圧を内部
回路用接地線30を介して吸収できる様に第5NMOS保護ト
ランジスタ16を設けた。したがって第2の抵抗15による
信号遅延の問題を生じることなく確実に内部インバータ
50を構成するトランジスタのゲート酸化膜を保護出来
る。
【００２０】図９は本発明の第９の実施例の入力保護回
路を示す回路図である。図９においては、第８の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第９の実施例の入力保護回路では第８の実施例の入
力保護回路に第5PMOS保護トランジスタ17を付加してい
る。第5PMOS保護トランジスタ17のドレイン17dは信号線
9と接続されている。第5PMOS保護トランジスタ17のソー
ス17sとゲート17gは内部回路用電源線20に接続されてい
る。第９の実施例の入力保護回路の動作を入力端子100
と電源端子200間に静電気サージが侵入した場合を例に
説明する。入力パッド100に侵入した静電気サージは入
力線1から第1PMOS保護トランジスタ４及び保護電源線2
を通って電源端子200へと吸収される。この時第3PMOS保
護トランジスタ14を経由して信号線9へ入ったサージ電
圧は、第5PMOS保護トランジスタ17を介して内部回路用
電源線20（及び寄生抵抗80）を経由して電源端子200へ
と吸収される。第９の実施例の入力保護回路では信号線
9に伝搬させたサージ電圧を内部インバータ50に接続さ
れた内部回路用電源線20でも吸収できる様に第5PMOS保
護トランジスタ17を設けた。したがって、第８の実施例
の入力保護回路で効果を得られた入力端子100と接地端
子300間の静電気サージに加えて、入力端子100と電源端
子200間の静電気サージに対しても一層確実に内部イン
バータ50を構成するトランジスタの酸化膜破壊を防止で
きる。特に第９の実施例の入力保護回路は、第６の実施
例同様、SOIプロセスで作成されたデバイスの保護回路
に有効である。
路を示す回路図である。図９においては、第８の実施例
と同一部分には同一の符号を付してその説明を省略す
る。第９の実施例の入力保護回路では第８の実施例の入
力保護回路に第5PMOS保護トランジスタ17を付加してい
る。第5PMOS保護トランジスタ17のドレイン17dは信号線
9と接続されている。第5PMOS保護トランジスタ17のソー
ス17sとゲート17gは内部回路用電源線20に接続されてい
る。第９の実施例の入力保護回路の動作を入力端子100
と電源端子200間に静電気サージが侵入した場合を例に
説明する。入力パッド100に侵入した静電気サージは入
力線1から第1PMOS保護トランジスタ４及び保護電源線2
を通って電源端子200へと吸収される。この時第3PMOS保
護トランジスタ14を経由して信号線9へ入ったサージ電
圧は、第5PMOS保護トランジスタ17を介して内部回路用
電源線20（及び寄生抵抗80）を経由して電源端子200へ
と吸収される。第９の実施例の入力保護回路では信号線
9に伝搬させたサージ電圧を内部インバータ50に接続さ
れた内部回路用電源線20でも吸収できる様に第5PMOS保
護トランジスタ17を設けた。したがって、第８の実施例
の入力保護回路で効果を得られた入力端子100と接地端
子300間の静電気サージに加えて、入力端子100と電源端
子200間の静電気サージに対しても一層確実に内部イン
バータ50を構成するトランジスタの酸化膜破壊を防止で
きる。特に第９の実施例の入力保護回路は、第６の実施
例同様、SOIプロセスで作成されたデバイスの保護回路
に有効である。
【００２１】図１０は本発明の第１０の実施例の入力保
護回路のレイアウトを示す図である。第１０の実施例の
入力保護回路は、第９の実施例の入力保護回路と回路構
成は同じである。したがって図１０においては、図９の
ソース、ゲート、ドレインなどをレイアウト化してあら
わした部分には同一符号を付してその説明を省略する。
第１０の実施例の入力保護回路は、半導体基板に形成さ
れたN型不純物拡散層118〜120及びP型不純物拡散層121
〜123、主にゲート電極として用いられるポリサイド層1
11〜117、下層配線層として用いられる第1メタル層101
〜110及び上層配線層として用いられる第2メタル層124
〜127で形成されている。なお、図面中には第1メタル層
101〜110とN型不純物拡散層118〜120またはP型不純物拡
散層121〜123との接続孔128〜132、第2メタル層124〜12
7と第1メタル層101〜110との接続孔133〜136及び第1メ
タル層101〜110とポリサイド層111〜117との接続孔137
〜140を示している。これらの接続孔128〜140によって
各導電層101〜117及び124〜127は電気的に接続されてい
る。なお、各導電層101〜117及び124〜127間は図面には
示していない絶縁層で電気的に分離されているのは言う
までもない。図１０のレイアウトからわかるように、第
1NMOS保護トランジスタ5のソース5sと第2NMOS保護トラ
ンジスタ8のソース8s及び第3NMOS保護トランジスタ10の
ソース10sとは同一のN型不純物活性領域118で形成され
ている。また、第1PMOS保護トランジスタ4のソース4sと
第2PMOS保護トランジスタ7のソース7s及び第3PMOS保護
トランジスタ14のソース14sとは同一のP型不純物活性領
域121で形成されている。
護回路のレイアウトを示す図である。第１０の実施例の
入力保護回路は、第９の実施例の入力保護回路と回路構
成は同じである。したがって図１０においては、図９の
ソース、ゲート、ドレインなどをレイアウト化してあら
わした部分には同一符号を付してその説明を省略する。
第１０の実施例の入力保護回路は、半導体基板に形成さ
れたN型不純物拡散層118〜120及びP型不純物拡散層121
〜123、主にゲート電極として用いられるポリサイド層1
11〜117、下層配線層として用いられる第1メタル層101
〜110及び上層配線層として用いられる第2メタル層124
〜127で形成されている。なお、図面中には第1メタル層
101〜110とN型不純物拡散層118〜120またはP型不純物拡
散層121〜123との接続孔128〜132、第2メタル層124〜12
7と第1メタル層101〜110との接続孔133〜136及び第1メ
タル層101〜110とポリサイド層111〜117との接続孔137
〜140を示している。これらの接続孔128〜140によって
各導電層101〜117及び124〜127は電気的に接続されてい
る。なお、各導電層101〜117及び124〜127間は図面には
示していない絶縁層で電気的に分離されているのは言う
までもない。図１０のレイアウトからわかるように、第
1NMOS保護トランジスタ5のソース5sと第2NMOS保護トラ
ンジスタ8のソース8s及び第3NMOS保護トランジスタ10の
ソース10sとは同一のN型不純物活性領域118で形成され
ている。また、第1PMOS保護トランジスタ4のソース4sと
第2PMOS保護トランジスタ7のソース7s及び第3PMOS保護
トランジスタ14のソース14sとは同一のP型不純物活性領
域121で形成されている。
【００２２】第1NMOS保護トランジスタ5のゲート5gと第
3NMOS保護トランジスタ10のゲート10g3つの直線ゲート
電極が一端で共有化された共通のポリサイドパターン11
1で形成されている。この共通ゲートを構成するポリサ
イドパターン111は、接続孔137を介して第1層メタル105
に接続される。第2NMOS保護トランジスタ8のゲート8gで
あるポリサイドパターン113は、接続孔137を介して第1
層メタル101に接続される。第1NMOS保護トランジスタ5
のドレイン5dは、接続孔を介して第1層メタル101接続さ
れる。この第1層メタルは図示されていないが入力端子1
00に接続されている。第1NMOS保護トランジスタ5のソー
ス5sの一部（図では上部）は、接続孔128を介して第1層
メタル102接続される。図１０では接続孔をソース及び
ドレインの全幅にわたって記載していないが、図２及び
図３と同様に形成されており、記載が省略されている。
第1層メタル102は接続孔133を介して保護接地線3である
第2層メタル124に接続される。第1NMOS保護トランジス
タ5のソース5sの他の一部（図では下部）、第3NMOS保護
トランジスタ10のソース10s及び第2NMOS保護トランジス
タ8のソース8sが共有しているN型不純物拡散層は、接続
孔を介して第1層メタル103に接続される。この第1層メ
タル103は接続孔を介して保護接地線3である第2層メタ
ル124に接続される。第1PMOS保護トランジスタ4のゲー
ト4gと第3PMOS保護トランジスタ14のゲート14gは3つの
直線ゲート電極が一端で共有化された共通のポリサイド
パターン112で形成されている。この共通ゲートを構成
するポリサイドパターン112は、接続孔138を介して第1
層メタル105に接続される。第2PMOS保護トランジスタ7
のゲート7gであるポリサイドパターン114は、接続孔138
を介して第1層メタル101に接続される。第1PMOS保護ト
ランジスタ4のドレイン4dは、接続孔を介して第1層メタ
ル１０１に接続される。第１ＰＭＯＳ保護トランジスタ
4のソース4sの一部（図では上部）は、接続孔129を介し
て第1層メタル105に接続される。この第1層メタル105は
接続孔134を介して保護電源線2である第2層メタル125に
接続される。第1PMOS保護トランジスタ4のソース4sの他
の一部（図では下部）、第3PMOS保護トランジスタ14の
ソース14s及び第2NMOS保護トランジスタ8のソース8sが
共有しているN型不純物拡散層は、接続孔を介して第1層
メタル106に接続される。この第1層メタル106は接続孔
を介して保護電源線2である第2層メタル125に接続され
る。
3NMOS保護トランジスタ10のゲート10g3つの直線ゲート
電極が一端で共有化された共通のポリサイドパターン11
1で形成されている。この共通ゲートを構成するポリサ
イドパターン111は、接続孔137を介して第1層メタル105
に接続される。第2NMOS保護トランジスタ8のゲート8gで
あるポリサイドパターン113は、接続孔137を介して第1
層メタル101に接続される。第1NMOS保護トランジスタ5
のドレイン5dは、接続孔を介して第1層メタル101接続さ
れる。この第1層メタルは図示されていないが入力端子1
00に接続されている。第1NMOS保護トランジスタ5のソー
ス5sの一部（図では上部）は、接続孔128を介して第1層
メタル102接続される。図１０では接続孔をソース及び
ドレインの全幅にわたって記載していないが、図２及び
図３と同様に形成されており、記載が省略されている。
第1層メタル102は接続孔133を介して保護接地線3である
第2層メタル124に接続される。第1NMOS保護トランジス
タ5のソース5sの他の一部（図では下部）、第3NMOS保護
トランジスタ10のソース10s及び第2NMOS保護トランジス
タ8のソース8sが共有しているN型不純物拡散層は、接続
孔を介して第1層メタル103に接続される。この第1層メ
タル103は接続孔を介して保護接地線3である第2層メタ
ル124に接続される。第1PMOS保護トランジスタ4のゲー
ト4gと第3PMOS保護トランジスタ14のゲート14gは3つの
直線ゲート電極が一端で共有化された共通のポリサイド
パターン112で形成されている。この共通ゲートを構成
するポリサイドパターン112は、接続孔138を介して第1
層メタル105に接続される。第2PMOS保護トランジスタ7
のゲート7gであるポリサイドパターン114は、接続孔138
を介して第1層メタル101に接続される。第1PMOS保護ト
ランジスタ4のドレイン4dは、接続孔を介して第1層メタ
ル１０１に接続される。第１ＰＭＯＳ保護トランジスタ
4のソース4sの一部（図では上部）は、接続孔129を介し
て第1層メタル105に接続される。この第1層メタル105は
接続孔134を介して保護電源線2である第2層メタル125に
接続される。第1PMOS保護トランジスタ4のソース4sの他
の一部（図では下部）、第3PMOS保護トランジスタ14の
ソース14s及び第2NMOS保護トランジスタ8のソース8sが
共有しているN型不純物拡散層は、接続孔を介して第1層
メタル106に接続される。この第1層メタル106は接続孔
を介して保護電源線2である第2層メタル125に接続され
る。
【００２３】第2及び第3NMOS保護トランジスタ8、10及
び第2及び第3PMOS保護トランジスタ7、14のドレイン8
d、10d、7d及び14dは接続孔を介して信号線9を構成する
第1層メタル104に接続される。この第1層メタル104は接
続孔を介して第5NMOS保護トランジスタ16のドレイン16d
及び第5PMOS保護トランジスタのドレイン17dにも接続さ
れている。第5NMOS保護トランジスタ16のゲート16gを構
成するポリサイドパターン115は接続孔140を介して第1
層メタル108に接続される。この第1層メタル108は接続
孔130を介して第5NMOS保護トランジスタ16のソース16s
に接続されるとともに、接続孔を介して内部回路用接地
線30を構成する第2層メタル126にも接続される。第5PMO
S保護トランジスタ17のゲート17gを構成するポリサイド
パターン116は接続孔140を介して第1層メタル107に接続
される。この第1層メタル107は接続孔131を介して第5PM
OS保護トランジスタ17のソース17s及び内部インバータ5
0のPMOSトランジスタのソースに接続されるとともに、
接続孔136を介して内部回路用電源線20を構成する第2層
メタル127にも接続される。内部インバータ50を構成す
るPMOSトランジスタ及びNMOSトランジスタのゲートは内
部インバータの入力線としてポリサイドパターン117で
形成され、接続孔139を介して第1層メタル104に接続さ
れている。内部インバータ50を構成するPMOSトランジス
タ及びNMOSトランジスタのドレインは接続孔を介して第
1層メタル110に接続されている。この第1層メタル110は
図示されていないが他の内部回路に接続される。内部イ
ンバータ50を構成するNMOSトランジスタのソースは接続
孔を介して第1層メタル109に接続される。この第1層メ
タル109は接続孔135を介して内部回路用接地線30を構成
する第2層メタル126に接続される。図１０から明らかな
ように、第1NMOS保護トランジスタ5のディメンジョンが
最も大きい。第3NMOS保護トランジスタ10のディメンジ
ョンは第1NMOSトランジスタ5の約半分ぐらいである。第
2NMOS保護トランジスタ8のディメンジョンは、第1NMOS
保護トランジスタ5及び第3NMOS保護トランジスタ10に比
べてかなり小さい。また、第1PMOS保護トランジスタ4の
ディメンジョンが最も大きく、第3PMOS保護トランジス
タ14のディメンジョンは第1PMOS保護トランジスタ4の約
半分ぐらいである。第2PMOS保護トランジスタ7のディメ
ンジョンは、第1PMOSトランジスタ4及び第3PMOS保護ト
ランジスタ14に比べてかなり小さい。これは、第1保護
トランジスタ4、5が直接サージ電流などを受け、また、
第3保護トランジスタ10、14がサージ電流を通過させる
のに対して、第2保護トランジスタ7、8はサージ電流を
直接通過させないためこのようなディメンジョンの関係
となっている。
び第2及び第3PMOS保護トランジスタ7、14のドレイン8
d、10d、7d及び14dは接続孔を介して信号線9を構成する
第1層メタル104に接続される。この第1層メタル104は接
続孔を介して第5NMOS保護トランジスタ16のドレイン16d
及び第5PMOS保護トランジスタのドレイン17dにも接続さ
れている。第5NMOS保護トランジスタ16のゲート16gを構
成するポリサイドパターン115は接続孔140を介して第1
層メタル108に接続される。この第1層メタル108は接続
孔130を介して第5NMOS保護トランジスタ16のソース16s
に接続されるとともに、接続孔を介して内部回路用接地
線30を構成する第2層メタル126にも接続される。第5PMO
S保護トランジスタ17のゲート17gを構成するポリサイド
パターン116は接続孔140を介して第1層メタル107に接続
される。この第1層メタル107は接続孔131を介して第5PM
OS保護トランジスタ17のソース17s及び内部インバータ5
0のPMOSトランジスタのソースに接続されるとともに、
接続孔136を介して内部回路用電源線20を構成する第2層
メタル127にも接続される。内部インバータ50を構成す
るPMOSトランジスタ及びNMOSトランジスタのゲートは内
部インバータの入力線としてポリサイドパターン117で
形成され、接続孔139を介して第1層メタル104に接続さ
れている。内部インバータ50を構成するPMOSトランジス
タ及びNMOSトランジスタのドレインは接続孔を介して第
1層メタル110に接続されている。この第1層メタル110は
図示されていないが他の内部回路に接続される。内部イ
ンバータ50を構成するNMOSトランジスタのソースは接続
孔を介して第1層メタル109に接続される。この第1層メ
タル109は接続孔135を介して内部回路用接地線30を構成
する第2層メタル126に接続される。図１０から明らかな
ように、第1NMOS保護トランジスタ5のディメンジョンが
最も大きい。第3NMOS保護トランジスタ10のディメンジ
ョンは第1NMOSトランジスタ5の約半分ぐらいである。第
2NMOS保護トランジスタ8のディメンジョンは、第1NMOS
保護トランジスタ5及び第3NMOS保護トランジスタ10に比
べてかなり小さい。また、第1PMOS保護トランジスタ4の
ディメンジョンが最も大きく、第3PMOS保護トランジス
タ14のディメンジョンは第1PMOS保護トランジスタ4の約
半分ぐらいである。第2PMOS保護トランジスタ7のディメ
ンジョンは、第1PMOSトランジスタ4及び第3PMOS保護ト
ランジスタ14に比べてかなり小さい。これは、第1保護
トランジスタ4、5が直接サージ電流などを受け、また、
第3保護トランジスタ10、14がサージ電流を通過させる
のに対して、第2保護トランジスタ7、8はサージ電流を
直接通過させないためこのようなディメンジョンの関係
となっている。
【００２４】以上説明したように第１０の実施例の入力
保護回路では、第1NMOS保護トランジスタ5のソース5sと
第2NMOS保護トランジスタ8のソース8s及び第3NMOS保護
トランジスタ10のソース10sとを同一のN型不純物活性領
域118で形成しているため、これらのドレインは同一電
位になる。また、第1PMOS保護トランジスタ4のソース4s
と第2PMOS保護トランジスタ7のソース7s及び第3PMOS保
護トランジスタ14のソース14sとを同一のP型不純物活性
領域121で形成しているため、これらのドレインは同一
電位となる。このような前提を基に、第１０の実施例の
入力保護回路の動作を入力端子100と電源端子200間に静
電気サージが侵入した場合を例に説明する。入力端子10
0に侵入した静電気サージから第2NMOS保護トランジスタ
8のソース8s側のゲート酸化膜を保護するには、第1NMOS
保護トランジスタ5を介してそのソース5sに伝わった電
圧を素早く第2NMOS保護トランジスタ8のソース8sに伝え
る程有利である。また、第2NMOS保護トランジスタ8のド
レイン8d側のゲート酸化膜を保護するにも第1NMOS保護
トランジスタ5を介してそのソース5sに伝わった電圧を
素早く第3NMOS保護トランジスタ10のソース10sに伝え、
第3NMOS保護トランジスタ10が迅速に信号線9にサージ電
圧を伝搬する程、保護機能が高まる。第１０の実施例の
入力保護回路では、第1NMOS保護トランジスタ5のソース
5sと第2NMOS保護トランジスタ8のソース8sを同一不純物
活性領域内に一体に形成している。第1NMOS保護トラン
ジスタ5のソース5sと第3NMOS保護トランジスタ10のソー
ス10sも同一不純物活性領域内に一体に形成している。
したがって、これらのソース5s、8s及び10sを別々に形
成して金属配線で接続する場合よりもサージ電圧の伝搬
が早まるため、ゲート酸化膜の破壊を効果的に防止出来
る。このような効果は、第1、第2及び第3PMOS保護トラ
ンジスタ4、7及び14についても同様なので説明を省略す
る。また、第１０の実施例の入力保護回路では複数のト
ランジスタのソースを一体形成しているため、回路が占
めるパターン面積を小さく出来るメリットもある。
保護回路では、第1NMOS保護トランジスタ5のソース5sと
第2NMOS保護トランジスタ8のソース8s及び第3NMOS保護
トランジスタ10のソース10sとを同一のN型不純物活性領
域118で形成しているため、これらのドレインは同一電
位になる。また、第1PMOS保護トランジスタ4のソース4s
と第2PMOS保護トランジスタ7のソース7s及び第3PMOS保
護トランジスタ14のソース14sとを同一のP型不純物活性
領域121で形成しているため、これらのドレインは同一
電位となる。このような前提を基に、第１０の実施例の
入力保護回路の動作を入力端子100と電源端子200間に静
電気サージが侵入した場合を例に説明する。入力端子10
0に侵入した静電気サージから第2NMOS保護トランジスタ
8のソース8s側のゲート酸化膜を保護するには、第1NMOS
保護トランジスタ5を介してそのソース5sに伝わった電
圧を素早く第2NMOS保護トランジスタ8のソース8sに伝え
る程有利である。また、第2NMOS保護トランジスタ8のド
レイン8d側のゲート酸化膜を保護するにも第1NMOS保護
トランジスタ5を介してそのソース5sに伝わった電圧を
素早く第3NMOS保護トランジスタ10のソース10sに伝え、
第3NMOS保護トランジスタ10が迅速に信号線9にサージ電
圧を伝搬する程、保護機能が高まる。第１０の実施例の
入力保護回路では、第1NMOS保護トランジスタ5のソース
5sと第2NMOS保護トランジスタ8のソース8sを同一不純物
活性領域内に一体に形成している。第1NMOS保護トラン
ジスタ5のソース5sと第3NMOS保護トランジスタ10のソー
ス10sも同一不純物活性領域内に一体に形成している。
したがって、これらのソース5s、8s及び10sを別々に形
成して金属配線で接続する場合よりもサージ電圧の伝搬
が早まるため、ゲート酸化膜の破壊を効果的に防止出来
る。このような効果は、第1、第2及び第3PMOS保護トラ
ンジスタ4、7及び14についても同様なので説明を省略す
る。また、第１０の実施例の入力保護回路では複数のト
ランジスタのソースを一体形成しているため、回路が占
めるパターン面積を小さく出来るメリットもある。
【００２５】図１１は本発明の第１１の実施例の入力保
護回路のレイアウトを示す図である。図１１は図１０と
大半の部分は同一であるので、同一部分には同一符号を
付してその説明を省略する。第１１の実施例の入力保護
回路が第１０の実施例の入力保護回路と異なる点（また
は更に改良した点）は、接続孔とゲート電極との間隔を
規定していることである。具体的には、第1NMOS保護ト
ランジスタ5のソース5s及びドレイン5dと第1層メタルと
を接続するそれぞれの接続孔からゲート電極5gまでの間
隔d1と第2NMOS保護トランジスタ8のソース8s及びドレイ
ン8dと第1層メタルとを接続するそれぞれの接続孔から
ゲート電極8gまでの間隔d2との関係をd1≦d2とした。ま
た、第3NMOS保護トランジスタ10のソース10s及びドレイ
ン10dと第1層メタルとを接続するそれぞれの接続孔から
ゲート電極10gまでの間隔d3をd1≦d3とした。PMOS保護
トランジスタ側でも同様の関係を規定した。即ち、第1P
MOS保護トランジスタ4のソース4s及びドレイン4dと第1
層メタルとを接続するそれぞれの接続孔からゲート電極
4gまでの間隔d4と第2PMOS保護トランジスタ7のソース7s
及びドレイン7dと第1層メタルとを接続するそれぞれの
接続孔からゲート電極7gまでの間隔d5との関係をd4≦d5
とした。また、第3PMOS保護トランジスタ14のソース14s
及びドレイン14dと第1層メタルとを接続するそれぞれの
接続孔からゲート電極14gまでの間隔d6をd4≦d6とし
た。
護回路のレイアウトを示す図である。図１１は図１０と
大半の部分は同一であるので、同一部分には同一符号を
付してその説明を省略する。第１１の実施例の入力保護
回路が第１０の実施例の入力保護回路と異なる点（また
は更に改良した点）は、接続孔とゲート電極との間隔を
規定していることである。具体的には、第1NMOS保護ト
ランジスタ5のソース5s及びドレイン5dと第1層メタルと
を接続するそれぞれの接続孔からゲート電極5gまでの間
隔d1と第2NMOS保護トランジスタ8のソース8s及びドレイ
ン8dと第1層メタルとを接続するそれぞれの接続孔から
ゲート電極8gまでの間隔d2との関係をd1≦d2とした。ま
た、第3NMOS保護トランジスタ10のソース10s及びドレイ
ン10dと第1層メタルとを接続するそれぞれの接続孔から
ゲート電極10gまでの間隔d3をd1≦d3とした。PMOS保護
トランジスタ側でも同様の関係を規定した。即ち、第1P
MOS保護トランジスタ4のソース4s及びドレイン4dと第1
層メタルとを接続するそれぞれの接続孔からゲート電極
4gまでの間隔d4と第2PMOS保護トランジスタ7のソース7s
及びドレイン7dと第1層メタルとを接続するそれぞれの
接続孔からゲート電極7gまでの間隔d5との関係をd4≦d5
とした。また、第3PMOS保護トランジスタ14のソース14s
及びドレイン14dと第1層メタルとを接続するそれぞれの
接続孔からゲート電極14gまでの間隔d6をd4≦d6とし
た。
【００２６】第１１の実施例の入力保護回路の動作を、
電源端子200と接地端子300間に静電気サージが侵入した
場合を例に説明する。電源端子200から静電気サージが
侵入し接地端子300に抜ける際の経路には、次の2つのル
ートがある。第1のルートは、第1PMOS保護トランジスタ
4のソース4sからドレイン4d （入力線1）を経て、第1NM
OS保護トランジスタ5のドレイン5dからソース5sを経由
して接地端子300へ到達するルートである。第2のルート
は、第2PMOS保護トランジスタ7または第3PMOS保護トラ
ンジスタ14のソース7sまたは14sからドレイン7dまたは1
4d（信号線9）を経て、第2NMOS保護トランジスタ8また
は第3NMOS保護トランジスタ10のドレイン8dまたは10dか
らソース8sまたは10sを経由して接地端子300へ到達する
ルートである。第１０の実施例で説明したように、第2P
MOS保護トランジスタ7と第2NMO保護トランジスタ8は第1
保護トランジスタ4及び5に比べてディメンジョン（面
積）が小さい。したがって、ゲート電極からソース/ド
レインと第1層メタルとの接続孔までの間隔も狭くデザ
インできる。ゲート電極からこれらの接続孔までの間隔
を狭くすると、ソース及びドレインの寄生抵抗は小さく
なる。第2PMOS保護トランジスタ7と第2NMOS保護トラン
ジスタ8のゲート電極からソース/ドレインと第1層メタ
ルとの接続孔までの間隔を狭くデザインすると、前述の
電源端子200から接地端子300へのサージ電流の抜け道の
うち、第2のルートにサージ電流が集中し易くなる。第
１１の実施例の入力保護回路では、第1PMOS保護トラン
ジスタ4と第1NMOS保護トランジスタ5におけるゲート電
極からソース/ドレインと第1層メタルとの接続孔の間隔
d4、d1よりも、第2PMOS保護トランジスタ7と第2NMOS保
護トランジスタ8のゲート電極からソース/ドレインと第
1層メタルとの接続孔までの間隔d5、d2及び第3PMOS保護
トランジスタ14と第3NMOS保護トランジスタ10のゲート
電極からソース/ドレインと第1層メタルとの接続孔まで
の間隔d6、d3が、同等か大きくなるようにした。これゆ
え、トランジスタの面積が小さい第２のルートにサージ
電流が集中しにくくなる。なお、第1層メタルとの接続
孔の間隔d1、d2、d3、d4、d5及びd6の関係を、この実施
例ではd1≦d2、 d1≦d3、 d4≦d5及びd4≦d6と設定した
が、上記説明から理解できるようにd1＜d3＜d2及びd4＜
d6＜d5と設定するほうが望ましいのはいうまでもない。
以上説明したように、第８の実施例の入力保護回路で
は、元々大面積を必要とされる第1PMOS保護トランジス
タ4と第1NMOS保護トランジスタ5を介するルートでサー
ジ電流が流れるようにしたので、回路面積の増大を抑え
つつ電源端子200と接地端子300間に静電気サージが侵入
した場合にも良好な静電破壊耐性が得られる。
電源端子200と接地端子300間に静電気サージが侵入した
場合を例に説明する。電源端子200から静電気サージが
侵入し接地端子300に抜ける際の経路には、次の2つのル
ートがある。第1のルートは、第1PMOS保護トランジスタ
4のソース4sからドレイン4d （入力線1）を経て、第1NM
OS保護トランジスタ5のドレイン5dからソース5sを経由
して接地端子300へ到達するルートである。第2のルート
は、第2PMOS保護トランジスタ7または第3PMOS保護トラ
ンジスタ14のソース7sまたは14sからドレイン7dまたは1
4d（信号線9）を経て、第2NMOS保護トランジスタ8また
は第3NMOS保護トランジスタ10のドレイン8dまたは10dか
らソース8sまたは10sを経由して接地端子300へ到達する
ルートである。第１０の実施例で説明したように、第2P
MOS保護トランジスタ7と第2NMO保護トランジスタ8は第1
保護トランジスタ4及び5に比べてディメンジョン（面
積）が小さい。したがって、ゲート電極からソース/ド
レインと第1層メタルとの接続孔までの間隔も狭くデザ
インできる。ゲート電極からこれらの接続孔までの間隔
を狭くすると、ソース及びドレインの寄生抵抗は小さく
なる。第2PMOS保護トランジスタ7と第2NMOS保護トラン
ジスタ8のゲート電極からソース/ドレインと第1層メタ
ルとの接続孔までの間隔を狭くデザインすると、前述の
電源端子200から接地端子300へのサージ電流の抜け道の
うち、第2のルートにサージ電流が集中し易くなる。第
１１の実施例の入力保護回路では、第1PMOS保護トラン
ジスタ4と第1NMOS保護トランジスタ5におけるゲート電
極からソース/ドレインと第1層メタルとの接続孔の間隔
d4、d1よりも、第2PMOS保護トランジスタ7と第2NMOS保
護トランジスタ8のゲート電極からソース/ドレインと第
1層メタルとの接続孔までの間隔d5、d2及び第3PMOS保護
トランジスタ14と第3NMOS保護トランジスタ10のゲート
電極からソース/ドレインと第1層メタルとの接続孔まで
の間隔d6、d3が、同等か大きくなるようにした。これゆ
え、トランジスタの面積が小さい第２のルートにサージ
電流が集中しにくくなる。なお、第1層メタルとの接続
孔の間隔d1、d2、d3、d4、d5及びd6の関係を、この実施
例ではd1≦d2、 d1≦d3、 d4≦d5及びd4≦d6と設定した
が、上記説明から理解できるようにd1＜d3＜d2及びd4＜
d6＜d5と設定するほうが望ましいのはいうまでもない。
以上説明したように、第８の実施例の入力保護回路で
は、元々大面積を必要とされる第1PMOS保護トランジス
タ4と第1NMOS保護トランジスタ5を介するルートでサー
ジ電流が流れるようにしたので、回路面積の増大を抑え
つつ電源端子200と接地端子300間に静電気サージが侵入
した場合にも良好な静電破壊耐性が得られる。
【００２７】第１から第８の実施例の入力保護回路は何
れもCMOS型の入力保護回路で説明したが、保護トランジ
スタとしてPMOSまたはNMOSのいずれか一方のMOSトラン
ジスタしか持たないオープンドレイン型の入力保護回路
や、一つのMOSトランジスタのゲートへしか信号線が接
続されないような入力端子へも応用可能である。
れもCMOS型の入力保護回路で説明したが、保護トランジ
スタとしてPMOSまたはNMOSのいずれか一方のMOSトラン
ジスタしか持たないオープンドレイン型の入力保護回路
や、一つのMOSトランジスタのゲートへしか信号線が接
続されないような入力端子へも応用可能である。
【００２８】
【発明の効果】以上詳細に説明したように、本願発明に
よればサージ電圧を抜けさせる保護トランジスタ（第1
保護トランジスタ）に接続された保護電源供給線（保護
電源線または保護接地線）に接続され、内部回路信号線
にドレインが接続され、入力線にゲート電極が接続され
た保護トランジスタ（第2保護トランジスタ）を設けた
ので、この第2保護トランジスタのゲート酸化膜破壊を
効果的に防止出来る。
よればサージ電圧を抜けさせる保護トランジスタ（第1
保護トランジスタ）に接続された保護電源供給線（保護
電源線または保護接地線）に接続され、内部回路信号線
にドレインが接続され、入力線にゲート電極が接続され
た保護トランジスタ（第2保護トランジスタ）を設けた
ので、この第2保護トランジスタのゲート酸化膜破壊を
効果的に防止出来る。
【図１】本発明の第１の実施例の入力保護回路を示す回
路図
路図
【図２】本発明の第２の実施例の入力保護回路のレイア
ウトを示す図
ウトを示す図
【図３】本発明の第３の実施例の入力保護回路のレイア
ウトを示す図
ウトを示す図
【図４】本発明の第４の実施例の入力保護回路を示す回
路図
路図
【図５】本発明の第５の実施例の入力保護回路を示す回
路図
路図
【図６】本発明の第６の実施例の入力保護回路を示す回
路図
路図
【図７】本発明の第７の実施例の入力保護回路を示す回
路図
路図
【図８】本発明の第８の実施例の入力保護回路を示す回
路図
路図
【図９】本発明の第９の実施例の入力保護回路を示す回
路図
路図
【図１０】本発明の第１０の実施例の入力保護回路のレ
イアウトを示す図
イアウトを示す図
【図１１】本発明の第１１の実施例の入力保護回路のレ
イアウトを示す図
イアウトを示す図
１．．．入力線、２．．．電源線、３．．．接地線、
４．．．第1PMOS保護トランジスタ、５．．．第1NMOS保
護トランジスタ、７．．．第2PMOS保護トランジスタ、
８．．．第2NMOS保護トランジスタ、１０．．．第3NMOS
保護トランジスタ、１４．．．第3PMOS保護トランジス
タ、１６．．．第5NMOS保護トランジスタ、１７．．．
第5PMOS保護トランジスタ、２０．．．内部回路用電源
線、３０．．．内部回路用接地線、５０．．．内部イン
バータ、６０，７０，８０，９０．．．抵抗１０
０．．．入力端子、２００．．．電源端子、３０
０．．．接地端子
４．．．第1PMOS保護トランジスタ、５．．．第1NMOS保
護トランジスタ、７．．．第2PMOS保護トランジスタ、
８．．．第2NMOS保護トランジスタ、１０．．．第3NMOS
保護トランジスタ、１４．．．第3PMOS保護トランジス
タ、１６．．．第5NMOS保護トランジスタ、１７．．．
第5PMOS保護トランジスタ、２０．．．内部回路用電源
線、３０．．．内部回路用接地線、５０．．．内部イン
バータ、６０，７０，８０，９０．．．抵抗１０
０．．．入力端子、２００．．．電源端子、３０
０．．．接地端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０２Ｈ 7/20 Ｈ０１Ｌ 27/08 ３２１Ｈ ５Ｇ０６７ 9/04 Ｈ０５Ｆ 3/02 Ｆターム(参考） 5F038 AV06 BE07 BE09 BH07 BH13 CA02 DF06 EZ20 5F048 AA02 AC03 AC10 CC08 CC11 CC15 CC19 5G004 AA04 AB02 BA07 5G013 AA02 AA16 BA02 CB02 CB21 DA05 5G053 AA11 CA05 EA09 EC03 FA07 5G067 AA42 DA02
Claims (23)
- 【請求項１】 入力信号を受取る入力端子と、 第１の電源電位を受取る第１電源端子と、 この第１電源端子に接続され、入力保護トランジスタの
みに前記第１の電源電位を供給する第１保護電源線と、 前記入力端子にドレインが接続され、前記第１保護電源
線にゲートとソースとが接続された第1導電型の第１入
力保護トランジスタと、 前記入力端子に保護抵抗を介してゲートが接続され、ソ
ースが前記第１保護電源線に接続され、ドレインが内部
回路の入力に接続された第1導電型の第２入力保護トラ
ンジスタとを有することを特徴とする入力保護回路。 - 【請求項２】 前記第1入力保護トランジスタのソース
と、前記第２入力保護トランジスタのソースとが同一の
第１導電型不純物層領域に形成された請求項１記載の入
力保護回路。 - 【請求項３】 前記トランジスタのソースおよびドレイ
ンは接続孔を介して上層配線層に接続されており、 前記同一の第1導電型不純物層領域に形成された第1導電
型第1入力保護トランジスタのソースの接続孔とゲート
電極との距離d1、 前記同一の第1導電型不純物層領域に形成された第1導電
型第２入力保護トランジスタのソースの接続孔とゲート
電極との距離d2の関係は、d1≦d2である請求項２記載の
入力保護回路。 - 【請求項４】 第２の電源電位を受取る第２電源端子
と、 この第２電源端子に接続され、入力保護トランジスタの
みに前記第２の電源電位を供給する第２保護電源線と、 前記入力端子にドレインが接続され、前記第２保護電源
線にゲートとソースとが接続された第２導電型の第１入
力保護トランジスタと、 前記入力端子に保護抵抗を介してゲートが接続され、ソ
ースが前記第2保護電源線に接続され、ドレインが内部
回路の入力に接続された第２導電型の第２入力保護トラ
ンジスタとをさらに有する請求項１記載の入力保護回
路。 - 【請求項５】 前記第２導電型第1入力保護トランジス
タのソースと、前記第２導電型第２入力保護トランジス
タのソースとが同一の第２導電型不純物層領域に形成さ
れた請求項４記載の入力保護回路。 - 【請求項６】 前記トランジスタのソースおよびドレイ
ンは接続孔を介して上層配線層に接続されており、 前記同一の第２導電型不純物層領域に形成された第２導
電型第1入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d4、 前記同一の第２導電型不純物層領域に形成された第２導
電型第２入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d5の関係は、d4≦d5である請求項５記載
の入力保護回路。 - 【請求項７】 入力信号を受取る入力端子と、 所定の電源電位を受取る電源端子と、 この電源端子に接続され、入力保護トランジスタのみに
前記電源電位を供給する保護電源線と、 前記入力端子にドレインが接続され、前記保護電源線に
ソースとゲートが接続された第１入力保護トランジスタ
と、 前記入力端子に保護抵抗を介してゲートが接続され、ソ
ースが前記保護電源線に接続され、ドレインが内部回路
の入力に接続された第２入力保護トランジスタと、 ゲートとソースが前記保護電源線に接続され、ドレイン
が前記第２入力保護トランジスタのドレインに接続され
た第３入力保護トランジスタを有することを特徴とする
入力保護回路。 - 【請求項８】 前記電源端子は電源電位を受取る電源端
子と、接地電位を受取る接地端子とからなり、 前記保護電源線は前記電源端子に接続された電源線と前
記接地端子に接続された接地線とからなり、 前記第１入力保護トランジスタはソースとゲートが前記
電源線に接続された第１導電型第１入力保護トランジス
タと、ソースとゲートが前記接地線に接続された第２導
電型第１入力保護トランジスタとから構成される請求項
７記載の入力保護回路。 - 【請求項９】 前記第２入力保護トランジスタはソース
が前記電源線に接続された第１導電型第２入力保護トラ
ンジスタと、ソースが前記接地線に接続された第２導電
型第２入力保護トランジスタとから構成される請求項８
記載の入力保護回路。 - 【請求項１０】 前記第２入力保護トランジスタはソー
スが前記電源線に接続され、ゲートが前記保護抵抗に接
続された第1の第１導電型トランジスタと、 ソースが前記接地線に接続され、ゲートが前記保護抵抗
に接続され、ドレインが前記第1の第１導電型トランジ
スタのドレインに接続された第1の第２導電型トランジ
スタと、 ソースが前記電源線に接続され、ゲートが前記第1の第
１導電型トランジスタのドレインに接続され、ドレイン
が前記内部回路に接続された第２の第１導電型トランジ
スタと、 ソースが前記接地線に接続され、ゲートが前記第1の第
１導電型トランジスタのドレインに接続され、ドレイン
が前記内部回路に接続された第２の第２導電型トランジ
スタとから構成される請求項８記載の入力保護回路。 - 【請求項１１】 前記第３入力保護トランジスタはソー
スとゲートが前記電源線に接続された第１導電型トラン
ジスタである請求項９または１０記載の入力保護回路。 - 【請求項１２】 前記第３入力保護トランジスタはソー
スとゲートが前記接地線に接続された第２導電型トラン
ジスタである請求項９または１０記載の入力保護回路。 - 【請求項１３】 前記第３入力保護トランジスタはソー
スとゲートが前記電源線に接続された第１導電型第３入
力保護トランジスタと、ソースとゲートが前記接地線に
接続された第２導電型第３入力保護トランジスタとを有
する請求項９または１０記載の入力保護回路。 - 【請求項１４】 前記第2入力保護トランジスタのドレ
インは第２の保護抵抗を介して前記内部回路の入力に接
続される請求項１１ないし１３記載の入力保護回路。 - 【請求項１５】 前記入力保護回路はさらに前記内部回
路にのみ前記接地電位を供給する内部回路用接地線と、 ドレインが前記内部回路の入力に接続され、ゲート及び
ソースが前記内部回路用接地線に接続された第２導電型
第4入力保護トランジスタを有する請求項１２または１
３記載の入力保護回路。 - 【請求項１６】 前記入力保護回路はさらに前記内部回
路にのみ前記電源電位を供給する内部回路用電源線と、 ドレインが前記内部回路の入力に接続され、ゲート及び
ソースが前記内部回路用電源線に接続された第１導電型
第4入力保護トランジスタを有する請求項１１または１
３記載の入力保護回路。 - 【請求項１７】 前記入力保護回路はさらに前記内部回
路にのみ前記電源電位を供給する内部回路用電源線と、 前記内部回路にのみ前記接地電位を供給する内部回路用
接地線と、 ゲート及びソースが前記内部回路用電源線に接続された
第１導電型第4入力保護トランジスタと、 ドレインが前記内部回路の入力に接続され、ゲート及び
ソースが前記内部回路用接地線に接続された第2導電型
第4入力保護トランジスタを有する請求項１３記載の入
力保護回路。 - 【請求項１８】 前記第1導電型第1入力保護トランジス
タのソースと、前記第1導電型第２入力保護トランジス
タのソースと、前記第１導電型第３入力保護トランジス
タのソースとが同一の第1導電型不純物層領域に形成さ
れた請求項１１または１３記載の入力保護回路。 - 【請求項１９】 前記第２導電型第1入力保護トランジ
スタのソースと、前記第２導電型第２入力保護トランジ
スタのソースと、前記第２導電型第３入力保護トランジ
スタのソースとが同一の第２導電型不純物層領域に形成
された請求項１２または１３記載の入力保護回路。 - 【請求項２０】 前記第1導電型第1入力保護トランジス
タのソースと、前記第1導電型第２入力保護トランジス
タのソースと、前記第１導電型第３入力保護トランジス
タのソースとが同一の第1導電型不純物層領域に形成さ
れ、 前記第２導電型第1入力保護トランジスタのソースと、
前記第２導電型第２入力保護トランジスタのソースと、
前記第２導電型第３入力保護トランジスタのソースとが
同一の第２導電型不純物層領域に形成された請求項１３
記載の入力保護回路。 - 【請求項２１】 前記トランジスタのソースおよびドレ
インは接続孔を介して上層配線層に接続されており、 前記同一の第1導電型不純物層領域に形成された第1導電
型第1入力保護トランジスタのソースの接続孔とゲート
電極との距離d1、 前記同一の第1導電型不純物層領域に形成された第1導電
型第２入力保護トランジスタのソースの接続孔とゲート
電極との距離d2、 前記同一の第1導電型不純物層領域に形成された第1導電
型第３入力保護トランジスタのソースの接続孔とゲート
電極との距離d3の関係は、d1≦d2およびd1≦d3である請
求項１８または２０記載の入力保護回路。 - 【請求項２２】 前記トランジスタのソースおよびドレ
インは接続孔を介して上層配線層に接続されており、 前記同一の第２導電型不純物層領域に形成された第２導
電型第1入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d4、 前記同一の第２導電型不純物層領域に形成された第２導
電型第２入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d5、 前記同一の第２導電型不純物層領域に形成された第２導
電型第３入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d6の関係は、d4≦d5およびd4≦d6である
請求項１９または２０記載の入力保護回路。 - 【請求項２３】 前記トランジスタのソースおよびドレ
インは接続孔を介して上層配線層に接続されており、 前記同一の第1導電型不純物層領域に形成された第1導電
型第1入力保護トランジスタのソースの接続孔とゲート
電極との距離d1、 前記同一の第1導電型不純物層領域に形成された第1導電
型第２入力保護トランジスタのソースの接続孔とゲート
電極との距離d2、 前記同一の第1導電型不純物層領域に形成された第1導電
型第３入力保護トランジスタのソースの接続孔とゲート
電極との距離d3、 前記同一の第２導電型不純物層領域に形成された第２導
電型第1入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d4、 前記同一の第２導電型不純物層領域に形成された第２導
電型第２入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d5、 前記同一の第２導電型不純物層領域に形成された第２導
電型第３入力保護トランジスタのソースの接続孔とゲー
ト電極との距離d6の関係は、 d1≦d2、d1≦d3、d4≦d5
およびd4≦d6である請求項２０記載の入力保護回路。
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921950B2 (en) | 2001-11-16 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2008211223A (ja) * | 2008-03-10 | 2008-09-11 | Seiko Epson Corp | 半導体装置、表示装置および電子機器 |
Families Citing this family (40)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8668737B2 (en) | 1997-10-10 | 2014-03-11 | Senorx, Inc. | Tissue marking implant |
| US7637948B2 (en) | 1997-10-10 | 2009-12-29 | Senorx, Inc. | Tissue marking implant |
| US8498693B2 (en) | 1999-02-02 | 2013-07-30 | Senorx, Inc. | Intracorporeal marker and marker delivery device |
| US6725083B1 (en) | 1999-02-02 | 2004-04-20 | Senorx, Inc. | Tissue site markers for in VIVO imaging |
| US7983734B2 (en) | 2003-05-23 | 2011-07-19 | Senorx, Inc. | Fibrous marker and intracorporeal delivery thereof |
| US8361082B2 (en) | 1999-02-02 | 2013-01-29 | Senorx, Inc. | Marker delivery device with releasable plug |
| US6862470B2 (en) | 1999-02-02 | 2005-03-01 | Senorx, Inc. | Cavity-filling biopsy site markers |
| US20090216118A1 (en) | 2007-07-26 | 2009-08-27 | Senorx, Inc. | Polysaccharide markers |
| US7651505B2 (en) | 2002-06-17 | 2010-01-26 | Senorx, Inc. | Plugged tip delivery for marker placement |
| US9820824B2 (en) | 1999-02-02 | 2017-11-21 | Senorx, Inc. | Deployment of polysaccharide markers for treating a site within a patent |
| US6575991B1 (en) | 1999-06-17 | 2003-06-10 | Inrad, Inc. | Apparatus for the percutaneous marking of a lesion |
| CA2446993C (en) | 2000-11-20 | 2009-06-02 | Senorx, Inc. | Tissue site markers for in vivo imaging |
| JP3495031B2 (ja) * | 2002-05-28 | 2004-02-09 | 沖電気工業株式会社 | 半導体装置の静電破壊防止保護回路 |
| US20060036158A1 (en) | 2003-11-17 | 2006-02-16 | Inrad, Inc. | Self-contained, self-piercing, side-expelling marking apparatus |
| JP3848263B2 (ja) * | 2003-01-15 | 2006-11-22 | 沖電気工業株式会社 | 半導体装置 |
| US7451130B2 (en) * | 2003-06-16 | 2008-11-11 | Google Inc. | System and method for providing preferred country biasing of search results |
| US7877133B2 (en) | 2003-05-23 | 2011-01-25 | Senorx, Inc. | Marker or filler forming fluid |
| US20050273002A1 (en) | 2004-06-04 | 2005-12-08 | Goosen Ryan L | Multi-mode imaging marker |
| TWI224391B (en) * | 2004-02-10 | 2004-11-21 | Univ Nat Chiao Tung | Electrostatic discharge protection circuit |
| TWI234266B (en) * | 2004-06-24 | 2005-06-11 | Novatek Microelectronics Corp | Level shifter circuits for ESD protection |
| JP4800605B2 (ja) * | 2004-11-15 | 2011-10-26 | Ｏｋｉセミコンダクタ株式会社 | 静電破壊保護回路 |
| KR100612945B1 (ko) * | 2005-03-31 | 2006-08-14 | 주식회사 하이닉스반도체 | 정전방전 보호회로 |
| US10357328B2 (en) | 2005-04-20 | 2019-07-23 | Bard Peripheral Vascular, Inc. and Bard Shannon Limited | Marking device with retractable cannula |
| US8052658B2 (en) | 2005-10-07 | 2011-11-08 | Bard Peripheral Vascular, Inc. | Drug-eluting tissue marker |
| EP2079385B1 (en) | 2006-10-23 | 2013-11-20 | C.R.Bard, Inc. | Breast marker |
| US9579077B2 (en) | 2006-12-12 | 2017-02-28 | C.R. Bard, Inc. | Multiple imaging mode tissue marker |
| WO2008076973A2 (en) | 2006-12-18 | 2008-06-26 | C.R.Bard Inc. | Biopsy marker with in situ-generated imaging properties |
| US8368144B2 (en) * | 2006-12-18 | 2013-02-05 | Infineon Technologies Ag | Isolated multigate FET circuit blocks with different ground potentials |
| WO2009099767A2 (en) | 2008-01-31 | 2009-08-13 | C.R. Bard, Inc. | Biopsy tissue marker |
| US9327061B2 (en) | 2008-09-23 | 2016-05-03 | Senorx, Inc. | Porous bioabsorbable implant |
| EP3005971B1 (en) | 2008-12-30 | 2023-04-26 | C. R. Bard, Inc. | Marker delivery device for tissue marker placement |
| KR101211683B1 (ko) * | 2008-12-31 | 2012-12-12 | 에스케이하이닉스 주식회사 | 반도체 집적회로 |
| USD715442S1 (en) | 2013-09-24 | 2014-10-14 | C. R. Bard, Inc. | Tissue marker for intracorporeal site identification |
| USD716450S1 (en) | 2013-09-24 | 2014-10-28 | C. R. Bard, Inc. | Tissue marker for intracorporeal site identification |
| USD715942S1 (en) | 2013-09-24 | 2014-10-21 | C. R. Bard, Inc. | Tissue marker for intracorporeal site identification |
| USD716451S1 (en) | 2013-09-24 | 2014-10-28 | C. R. Bard, Inc. | Tissue marker for intracorporeal site identification |
| JP2019054370A (ja) * | 2017-09-14 | 2019-04-04 | 東芝メモリ株式会社 | 半導体記憶装置 |
| US10128229B1 (en) | 2017-11-13 | 2018-11-13 | Micron Technology, Inc. | Semiconductor devices with package-level configurability |
| US10483241B1 (en) | 2018-06-27 | 2019-11-19 | Micron Technology, Inc. | Semiconductor devices with through silicon vias and package-level configurability |
| US10867991B2 (en) * | 2018-12-27 | 2020-12-15 | Micron Technology, Inc. | Semiconductor devices with package-level configurability |
Family Cites Families (28)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63219153A (ja) * | 1987-03-06 | 1988-09-12 | Matsushita Electronics Corp | 半導体集積回路 |
| JPH0695545B2 (ja) * | 1988-01-07 | 1994-11-24 | 株式会社東芝 | 半導体集積回路 |
| JP2806532B2 (ja) | 1988-09-28 | 1998-09-30 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路装置 |
| KR930008876B1 (ko) * | 1990-08-17 | 1993-09-16 | 현대전자산업 주식회사 | 반도체소자의 고전압 발생회로 |
| US5217915A (en) * | 1991-04-08 | 1993-06-08 | Texas Instruments Incorporated | Method of making gate array base cell |
| US5514893A (en) * | 1992-01-05 | 1996-05-07 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device for protecting an internal circuit from electrostatic damage |
| JPH0677416A (ja) * | 1992-08-28 | 1994-03-18 | Kawasaki Steel Corp | 入力保護回路 |
| JPH06283678A (ja) * | 1993-03-30 | 1994-10-07 | Toshiba Corp | Ｍｏｓ型半導体装置及びその製造方法 |
| TW218934B (en) * | 1993-05-07 | 1994-01-11 | United Microelectronics Corp | Miniature static electricity protection circuit |
| JPH06326307A (ja) | 1993-05-10 | 1994-11-25 | Olympus Optical Co Ltd | 半導体集積回路の入力回路装置及びその製造方法 |
| JPH0758210A (ja) * | 1993-08-17 | 1995-03-03 | Oki Electric Ind Co Ltd | 半導体装置の保護回路 |
| JP3320872B2 (ja) * | 1993-12-27 | 2002-09-03 | ローム株式会社 | Ｃｍｏｓ集積回路装置 |
| US5416431A (en) * | 1994-03-21 | 1995-05-16 | At&T Corp. | Integrated circuit clock driver having improved layout |
| JP2747223B2 (ja) * | 1994-06-27 | 1998-05-06 | 日本電気アイシーマイコンシステム株式会社 | 半導体集積回路 |
| JPH0878624A (ja) * | 1994-08-31 | 1996-03-22 | Oki Electric Ind Co Ltd | 半導体装置 |
| US5784235A (en) * | 1995-06-02 | 1998-07-21 | Nippon Telegraph And Telephone Corporation | Semiconductor IC device including ESD protection circuit |
| US5760428A (en) * | 1996-01-25 | 1998-06-02 | Lsi Logic Corporation | Variable width low profile gate array input/output architecture |
| JP3464340B2 (ja) * | 1996-04-19 | 2003-11-10 | 沖電気工業株式会社 | 半導体集積回路装置 |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
| JP2953416B2 (ja) | 1996-12-27 | 1999-09-27 | 日本電気株式会社 | 半導体装置 |
| JP2959528B2 (ja) | 1997-06-09 | 1999-10-06 | 日本電気株式会社 | 保護回路 |
| JP3557510B2 (ja) * | 1997-06-30 | 2004-08-25 | 沖電気工業株式会社 | 半導体装置 |
| JP3111943B2 (ja) * | 1997-10-16 | 2000-11-27 | 日本電気株式会社 | 半導体集積回路 |
| US6114731A (en) * | 1998-03-27 | 2000-09-05 | Adaptec, Inc. | Low capacitance ESD structure having a source inside a well and the bottom portion of the drain inside a substrate |
| WO2000031871A1 (en) * | 1998-11-25 | 2000-06-02 | Nanopower, Inc. | Improved flip-flops and other logic circuits and techniques for improving layouts of integrated circuits |
| US6455898B1 (en) * | 1999-03-15 | 2002-09-24 | Macronix International Co., Ltd. | Electrostatic discharge input protection for reducing input resistance |
| US6608744B1 (en) * | 1999-11-02 | 2003-08-19 | Oki Electric Industry Co., Ltd. | SOI CMOS input protection circuit with open-drain configuration |
| US6784496B1 (en) * | 2000-09-25 | 2004-08-31 | Texas Instruments Incorporated | Circuit and method for an integrated charged device model clamp |
-
1999
- 1999-02-18 JP JP04021799A patent/JP3720999B2/ja not_active Expired - Fee Related
-
2000
- 2000-02-15 US US09/503,747 patent/US6515337B1/en not_active Expired - Lifetime
-
2002
- 2002-12-20 US US10/323,912 patent/US7061052B2/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6921950B2 (en) | 2001-11-16 | 2005-07-26 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| US6967381B2 (en) | 2001-11-16 | 2005-11-22 | Matsushita Electric Industrial Co., Ltd. | Semiconductor device |
| JP2008211223A (ja) * | 2008-03-10 | 2008-09-11 | Seiko Epson Corp | 半導体装置、表示装置および電子機器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3720999B2 (ja) | 2005-11-30 |
| US6515337B1 (en) | 2003-02-04 |
| US7061052B2 (en) | 2006-06-13 |
| US20030116806A1 (en) | 2003-06-26 |
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