KR100612945B1 - 정전방전 보호회로 - Google Patents

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Abstract

본 발명에 따른 ESD 방전회로는 주 방전소자의 문턱전압을 낮추어 줌으로써 방전능력을 향상시키는 것을 주요 특징으로 한다. 또한, 상기 NMOS소자의 문턱전압을 낮추어 주는 방법으로, NMOS소자 보다 훨씬 작은 크기의 또 다른 NMOS소자의 방전 경로 상에 존재하는 기생저항 효과를 이용하여, NMOS소자의 웰(well)전압을 약간 상승시켜 준다. 따라서, 본 발명은 방전 소자의 채널 폭을 증가시키지 않으면서도 ESD 방전 능력을 향상시킬 수 있는 방법을 제시하는 것으로, 입력단자 정전 용량 구격을 만족하고 입력 회로의 고속 동작이 가능하게 하면서도 ESD 특성의 열화를 막을 수 있는 효과가 있다.
ESD, 기판, 과전압, 문턱전압

Description

정전방전 보호회로{Electrostatic Discharging Input Protection Circuit}
도 1은 종래 기술에 따른 정전 방전 보호회로의 상세 회로도.
도 2는 본 발명의 제 1 실시예에 따른 정전 방전 보호회로의 상세 회로도.
도 3는 본 발명의 제 2 실시예에 따른 정전 방전 보호회로의 상세 회로도.
도 4는 본 발명의 제 3 실시예에 따른 정전 방전 보호회로의 상세 회로도.
도 5는 본 발명의 제 4 실시예에 따른 정전 방전 보호회로의 상세 회로도.
도 6는 본 발명의 제 5 실시예에 따른 정전 방전 보호회로의 상세 회로도.
*도면의 주요 부분에 대한 부호의 설명
1, 3, 11: NMOS소자 2, 22: PMOS소자
4: 외부입력단자 7, 77: 파워전원
8, 88: 접지전원
본 발명은 정전방전 보호 회로에 관한 것으로, 특히 반도체 소자의 정전기에 의한 피해를 차단하기 위한 정전 방전 보호 회로에 관한 것이다.
일반적으로, EDS(electrostatic discharging) 입력 보호 회로는 주변환경(사람, 기계장치 등)에 의하여 순간적으로 발생하여 반도체 칩(chip)내부로 유입되는 막대한 양의 정전하(Electrostatic charges)를 급속히 방전시켜 줌으로써, 정전하의 영향에 의해 내부회로가 파괴되거나 성능 저하가 일어나지 않도록 하는 방어 회로이다. ESD회로는 특히 높은 입력 임피던스(input impedance)를 특징으로 하는 CMOS 칩에서는 없어서는 안 되는 중요 회로 중의 하나이다.
도1은 종래기술에 의한 통상적인 입력 보호 회로도로서, 도1을 간략히 설명하면 다음과 같다.
내부회로의 ESD 보호를 위해서 외부입력단자(입력패드)(4)와 접지(ground)전원(8) 사이에는 NMOS소자(1)가, 외부입력단자(4)와 파워(power)전원(7) 사이에는 PMOS소자(2)가, 파워전원(7)과 접지전원(8) 사이에는 NMOS소자(3)가, 그리고 외부입력단자(4)와 내부회로(6) 사이에는 저항 소자(5)가 각각 연결되어 있다. 정상적인 동작에서 이들 소자들은 기생용량 또는 기생저항으로만 작용한다. 하지만, 외부입력단자(4) 또는 파워전원(7) 및 접지전원(8) 단자에 순간적인 정전하가 발생하는 경우, 상기 소자들은 외부에서 유입된 정전하를 빠르게 방전시켜주는 기능을 수행하게 된다. 예를 들어, 도면에 도시된 바와 같이, 접지전원(8)만이 외부접지전원에 연결되고, 파워전원(7)이 플로팅(floating)상태에서 상기 외부입력단자(4)로부터 다량의 양전하가 유입된 경우를 가정하면, 유입된 양의 전하는 NMOS소자(1)의 펀치 쓰로우(punch-through)현상에 의해 접지전원(8)쪽으로 방전되거나, 턴온(turn-on)된 PMOS소자(2)를 통해 파워전원(7)을 경유하여 NMOS소자(3)의 펀치쓰로우(punch-through)현상에 의해 접지전원(8)쪽으로 방전하게 된다. 이 경우, 주된 방전 경로는 아무래도 NMOS소자(1)를 통해서 이루어지게 된다. 이와 같이 ESD 보호회로에 사용되는 다이오드 턴온(Diode turn-on) 또는 펀치쓰로우 현상에 의해 다량의 정전하를 급속히 방전시킴으로써 내부회로의 파괴를 방지하는 기능을 하게 된다.
그러나 상기 종래 기술에 있어서, ESD 보호성능은 이들 소자의 전류 방전 능력에 좌우되는데, 전류 방전 능력을 키우기 위해서는 이들 소자의 크기, 즉 채널 폭을 키워 주어야 한다. 하지만 채널폭이 큰 경우 정상적인 회로 동작에서 기생 정전 용량이 증가하기 때문에 입력회로의 고속 동작을 제한하는 부작용이 커지게 되며, 이러한 부작용을 어느 한도 이하로 제한하기 위해서 JEDEC(Joint Electron Device Engineering Council) 등의 기구에서는 기생 정전 용량 규격(예를 들어 DDR2 DDRAM, CIN은 핀당 2pF이하)을 제정하여 관리하고 있다. 따라서, CIN 규격을 만족하면서 ESD 성능이 우수한 protection 회로의 개발이 점점 더 필요하게 되었다.
상기 문제점을 해결하기 위하여 안출된 본 발명은 기생 캐패시턴스가 작으면서도 정전방전 특성이 개선된 정전 방전 보호회로를 제공하는데 그 목적이 있다.
또한, 본 발명은 고직접, 고속 CMOS회로에서의 과전압을 효과적으로 대처할 수 있는 정전 방전 보호회로를 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여, 본 발명에 따른 정전 방전 보호 회로는, 입력패드와 내부회로 사이에 형성되어 제 1 접지전원과 연결되어 과전압을 방전시키는 제 1 방전소자; 상기 제 1 접지전원과 비교해 기생저항을 가지며 상기 제 1 방전 소자의 기판에 연결되는 제 2 접지전원; 및 상기 입력패드와 상기 제 2 접지전원 사이에 형성되어 상기 제 2 접지전원으로 과전압을 방전시키는 제 2 방전소자를 포함한다.
또한, 본 발명에 따른 정전 방전 보호 회로는, 과전이 입력되는 입력패드; 전압(power)전원; 제 1 접지전원; 상기 전압전원 및 제 1 접지전원 사이에 형성되어 상기 입력패드로부터 입력되는 과전압을 방전시키는 다수의 방전소자; 상기 제 1 접지전원과 비교해 기생저항을 가지며, 적어도 하나의 상기 제 1 방전소자의 기판과 연결되어 문턱전압을 감소시키는 제 2 접지전원; 및 상기 입력패드와 상기 제 2 접지전원 사이에 형성되어 과전압을 방전시키는 제 2 방전소자를 포함한다.
또한, 본 발명에 따른 정전 방전 보호 회로는, 과전압이 입력되는 입력패드; 제 1 전압(power)전원; 제 1 접지전원; 상기 제 1 전압전원과 상기 제 1 접지전원 사이에 연결되어 상기 과전압을 방전시키는 제 1 NMOS트랜지스터; 상기 전압전원과 입력패드 사이에 연결된 제 1 PMOS트랜지스터; 상기 입력패드와 제 1 접지전원 사이에 연결되어 상기 과전압을 상기 제 1 접지전원으로 방전시키는 제 2 NMOS트랜지 스터; 상기 제 1 접지전원과 비교해 기생저항을 가지며 상기 제 2 NMOS트랜지스터의 기판과 연결되는 제 2 접지전원; 및 상기 입력패드와 제 2 접지전원 사이에 형성되어 상기 제 2 접지전원으로 과전압을 방전시키는 제 3 NMOS트랜지스터를 포함한다.
또한, 본 발명에 따른 정전 방전 보호 회로는, 제 1 방전경로를 통해 과전압을 방전시키는 다수의 제 1 방전소자; 및 제 2 방전경로를 통해 상기 과전압을 방전시키며, 상기 제 2 방전경로 상의 전압을 적어도 하나의 상기 제 1 방전소자의 기판에 전달하여 상기 제 1 방전소자의 문턱전압을 감소시키는 제 2 방전소자를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 정전방전 보호회로를 상세히 설명한다.
본 발명에 따른 ESD 방전회로는 주 방전소자(즉, 도1에서의 NMOS소자(1))의 문턱전압을 낮추어 줌으로써 방전능력을 향상시키는 것을 주요 특징으로 한다. 또한, 상기 NMOS소자의 문턱전압을 낮추어 주는 방법으로, NMOS소자 보다 훨씬 작은 크기의 또 다른 NMOS소자의 방전 경로 상에 존재하는 기생저항 효과를 이용하여, NMOS소자의 웰(well)전압을 약간 상승시켜 주는 방법이 사용된다.
본 발명의 제 1 실시예를 도시한 도2를 참조하여 이를 구체적으로 살펴보면 다음과 같다. 한편, 도2는 도1과의 동일 구성 요소에 대하여 동일한 도면 부호를 사용한다.
도2는 본 발명의 기술적 원리를 종래 기술의 NMOS소자(1)에 적용한 것으로, 유사한 방식을 종래 기술의 PMOS소자(2) 또는 NMOS소자(3)에 적용할 수 있다. 본 발명의 제 1 실시예가 종래 기술에 의한 ESD회로와 다른 점은 우선 주 방전소자인 NMOS소자(1) 옆에 규모가 작은 보조 방전소자로서 NMOS소자(11)가 추가 되었고, 이 추가된 NMOS소자(11)의 방전 경로로서 가는 접지전원(88)이 소스단에 연결되었다는 점이다. 새로운 접지전원(88)은 본 발명의 효과를 위해서 적절히 가는 배선으로 연결하는 것이 필요하다. 새로운 접지전원(88)이 상대적으로 가는 배선이므로 기생저항 성분(9)이 존재하게 된다. 한편, 주 방전소자인 NMOS소자(1)의 기판단자는 전술한 가는 접지전원(88)에 연결한다.
도2의 동작을 설명하면 다음과 같다. 정상적인 동작에서는 종래기술과 같이 방전 소자들은 기생 정전용량으로만 보이며, 기존의 접지전원(8)과 새로운 접지전원(88)은 모두 동일한 접지전위를 갖는다. ESD방전 상황을 살펴보기 위해 외부 입력단자(4)로부터 다량의 양의 정 전하가 유입되고, 두 접지전원(8 및 88)이 외부 접지전원에 연결되었다고 가정하자. 이때, 두 방전소자 즉 NMOS소자(1 및 11)들은 펀치쓰로우 현상에 의해 동일한 속도로 정 전하를 방전시키기 시작한다. 그런데, 같은 양의 전하를 방전 시키더라도 가는 배선을 사용하는 접지전원(88)의 기생 저항(9) 효과에 의하여 접지전원의 전위가 상승하게 된다. 이렇게 상승한 전위는 주 방전소자(NMOS소자(1))의 기판 전압을 상승시키게 되어, NMOS소자(1)의 문턱전압을 낮추게 되고, 그 결과 NMOS소자(1)의 펀치쓰로우 전류를 급격히 상승시키게 된다. 따라서, 주 방전소자 NMOS소자(1)의 채널폭의 큰 증가 없이도 ESD방전능력을 크게 증가 시킬 수 있다. 따라서, 동작조건에서의 입력 정전 용량의 규격을 만족하면서 도 ESD특성이 우수한 ESD 보호회로를 만들 수 있다.
도3은 본 발명의 제2 실시예를 나타낸 것으로, 도2와 유사하나, 주 방전 NMOS소자(1)의 게이트 단자까지 상기 가는 접지전원 배선(88)에 연결하여 ESD방전 중에 NMOS소자(1)의 문턱전압 감소 효과와 함께 게이트 전위 상승효과를 함께 도모한 것이다.
도4는 본 발명의 제3 실시예를 나타낸 것으로, 도2에서 파워전원(7)과 접지전원(8) 사이에 위치한 방전 NMOS소자(3)의 기판 전압을 상승시키기 위하여, 상기 NMOS소자(3)의 게이트 단자까지 상기 가는 접지전원 배선(88)에 연결하여 NMOS소자(3)의 문턱전압 감소효과를 도모한 것이다.
도5는 본 발명의 제4 실시예를 나타낸 것으로, 외부 입력 단자(4)와 파워전원(7) 사이의 방전 PMOS소자(2)의 문턱전압 감소효과를 도모하기 위하여 보조 방전 PMOS소자(22)를 추가하고, 보조 방전 소자 PMOS소자(22)를 가는 파워전원(77)과 외부 입력 단자(4) 사이에 연결한 것이다. 한편, 도6는 본 발명의 제5 실시예를 나타낸 것으로, 주 방전 소자 PMOS소자(2)의 웰(well) 단자를 가는 파워전원(77)에 연결하였다.
방전이 시작되는 초기에 보조 방전 소자 PMOS소자(22)를 통하여 방전하는 전류에 의하여 가는 파원전원선(77)의 전압 강하가 발생하고, 이 전압 강하는 주 방전 소자 PMOS소자(2)의 웰전압을 낮추어 주게 되어 PMOS소자(2) 문턱 전압 감소, 그에 따른 방전 능력 형상으로 이어진다. 즉, 본 발명의 기술적 원리를 PMOS(2)에 적용한 것이다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명은 방전 소자의 채널 폭을 증가시키지 않으면서도 ESD 방전 능력을 향상시킬 수 있는 방법을 제시하는 것으로, 입력단자 정전 용량 구격을 만족하고 입력 회로의 고속 동작이 가능하게 하면서도 ESD 특성의 열화를 막을 수 있는 효과가 있다. 따라서, 본 발명은 고속 CMOS 회로의 ESD 보호회로에 유용하게 응용될 수 있다.

Claims (5)

  1. 입력패드와 내부회로 사이에 형성되어 제 1 접지전원과 연결되어 과전압을 방전시키는 제 1 방전소자;
    상기 제 1 접지전원과 비교해 기생저항을 가지며 상기 제 1 방전 소자의 기판에 연결되는 제 2 접지전원; 및
    상기 입력패드와 상기 제 2 접지전원 사이에 형성되어 상기 제 2 접지전원으로 과전압을 방전시키는 제 2 방전소자
    를 포함하는 정전 방전 보호 회로.
  2. 과전이 입력되는 입력패드;
    전압(power)전원;
    제 1 접지전원;
    상기 전압전원 및 제 1 접지전원 사이에 형성되어 상기 입력패드로부터 입력되는 과전압을 방전시키는 다수의 방전소자;
    상기 제 1 접지전원과 비교해 기생저항을 가지며, 적어도 하나의 상기 제 1 방전소자의 기판과 연결되어 문턱전압을 감소시키는 제 2 접지전원; 및
    상기 입력패드와 상기 제 2 접지전원 사이에 형성되어 과전압을 방전시키는 제 2 방전소자
    를 포함하는 정전 방전 보호 회로.
  3. 과전압이 입력되는 입력패드;
    제 1 전압(power)전원;
    제 1 접지전원;
    상기 제 1 전압전원과 상기 제 1 접지전원 사이에 연결되어 상기 과전압을 방전시키는 제 1 NMOS트랜지스터;
    상기 전압전원과 입력패드 사이에 연결된 제 1 PMOS트랜지스터;
    상기 입력패드와 제 1 접지전원 사이에 연결되어 상기 과전압을 상기 제 1 접지전원으로 방전시키는 제 2 NMOS트랜지스터;
    상기 제 1 접지전원과 비교해 기생저항을 가지며 상기 제 2 NMOS트랜지스터의 기판과 연결되는 제 2 접지전원; 및
    상기 입력패드와 제 2 접지전원 사이에 형성되어 상기 제 2 접지전원으로 과전압을 방전시키는 제 3 NMOS트랜지스터
    를 포함하는 정전 방전 보호 회로.
  4. 제 3 항에 있어서,
    상기 제 1 전압전원과 비교해 기생저항을 가지며 상기 제 1 PMOS트랜지스터 의 기판과 연결되는 제 2 전압전원; 및
    상기 입력패드 및 상기 제 2 전압전원 사이에 형성된 제 2 PMOS트랜지스터
    를 더 포함하는 것을 특징으로 하는 정전 방전 보호 회로.
  5. 제 1 방전경로를 통해 과전압을 방전시키는 다수의 제 1 방전소자; 및
    제 2 방전경로를 통해 상기 과전압을 방전시키며, 상기 제 2 방전경로 상의 전압을 적어도 하나의 상기 제 1 방전소자의 기판에 전달하여 상기 제 1 방전소자의 문턱전압을 감소시키는 제 2 방전소자
    를 포함하는 정전 방전 보호 회로.
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