KR20060098538A - 반도체 장치의 정전기 방전 보호 회로 - Google Patents

반도체 장치의 정전기 방전 보호 회로 Download PDF

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Abstract

본 발명에 따른 일 실시예인 입출력용 패드와, 제 1 도전 라인을 통하여 상기 입출력용 패드와 연결된 내부회로를 구비하는 반도체 장치의 정전기 방전 보호 회로는 상기 제 1 도전 라인과 제 2 도전 라인 사이에 연결된 제 1 모스 트랜지스터와, 상기 제 1 도전 라인과 상기 제 1 모스 트랜지스터의 게이트 사이에 위치하는 바이폴라 트랜지스터와, 상기 제 1 모스 트랜지스터의 게이트와 상기 제 2 도전 라인사이에 연결된 저항과, 상기 제 2 도전 라인과 제 3 도전 라인사이에 연결된 제 2 모스 트랜지스터를 구비한다.

Description

반도체 장치의 정전기 방전 보호 회로{ESD protection circuit of a semiconductor device}
도 1은 종래의 정전기 방전 보호 회로
도 2는 본 발명에 따른 정전기 방전 보호 회로의 일 실시예
도 3은 본 발명의 회로 특성을 나타내는 시험 그래프이다.
본 발명은 정전기 방전으로 인하여 반도체 장치가 손상되는 것을 차단하기 위한 장전기 방전 보호 회로에 관한 것이다.
도 1은 종래의 정전기 방전 보호 회로의 일예이다.
주지된 바와같이, 클램프부(10)와, 클램프부(10)를 인에이블시키는 트리거링부(triggering part: 11, 12, 13)로 구성되는 정전기 방전 보호 회로(100)는 패드를 통하여 인가되는 정전기 방전으로부터 반도체 장치의 내부 회로를 보호하는 기능을 갖는다. 즉, 클램프부(10)는 패드를 통하여 인가되는 정전기 방전을 접지 라인으로 흘려 보내며, 트리거링부(11, 12, 13)는 핑거 형태의 클램프부(10)의 게이트가 빠른 시간내에 턴온될 수 있도록 한다. 다시 말하면, 패드를 통하여 고전위 의 정전기가 인가되면 바이폴라 트랜지스터(11)의 베이스와 에미터 전압차로 인하여 바이폴라 트랜지스터(11)가 턴온되어 핑거 형태의 클램프부(10)의 게이트를 균일하게 턴온시켜 패드를 통하여 인가된 정전기가 클램프부(10)를 통과하는 데 걸리는 시간을 줄이고 전류용량을 증가시킨다. 여기서, 게이트가 드레인에 연결되어 있는 다이오드형 모스 트랜지스터(12)는 클램프부(10)의 게이트에 소정의 전압이 인가되도록 하는 저항 역할을 한다.
그런데, 최근들어 반도체 장치가 고속화됨에 따라 내부 회로의 동작 시점이 빨라지고 있으며, 이로 인하여 정전기 방전 보호 회로가 내부회로보다 더 늦게 동작하는 경우에는 정전기로부터 내부회로를 보호하지 못한다는 문제점이 대두되고 있다. 이러한 문제점과 관련하여 살펴 보건대, 도 1에 도시된 종래의 정전기 방전 보호 회로는 바이폴라 트랜지스터의 턴온 시간이 유동적이라는 점과 다이오드형 트랜지스터의 저항 특성이 동적이라는 점으로 인하여 반도체 장치가 초고속화되는 경우 그 동작 시점이 내부 회로보다 더 느려질 가능성이 있다는 문제점이 있다.
본 발명은 전술한 문제점을 해결하기 위한 것으로, 고속 동작하는 반도체 장치에 적합한 정전기 방전 보호 회로를 제공하고자 한다.
또한, 본 발명은 정전기의 통로를 형성하는 클램프부의 동작 시점을 빠르게 하기 위하여 트리거링부의 동작 시점을 빠르게 하는 정전기 방전 보호 회로를 제공하고자 한다.
본 발명에 따른 일 실시예인 입출력용 패드와, 제 1 도전 라인을 통하여 상기 입출력용 패드와 연결된 내부회로를 구비하는 반도체 장치의 정전기 방전 보호 회로는 상기 제 1 도전 라인과 제 2 도전 라인 사이에 연결된 제 1 모스 트랜지스터와, 상기 제 1 도전 라인과 상기 제 1 모스 트랜지스터의 게이트 사이에 위치하는 바이폴라 트랜지스터와, 상기 제 1 모스 트랜지스터의 게이트와 상기 제 2 도전 라인사이에 연결된 저항과, 상기 제 2 도전 라인과 제 3 도전 라인사이에 연결된 제 2 모스 트랜지스터를 구비하며, 상기 바이폴라 트랜지스터의 베이스에는 상기 내부회로를 구동하는 구동전압이 인가되며, 상기 제 2 모스 트랜지스터의 게이트는 상기 제 1 모스 트랜지스터의 게이트와 결합되어 있다.
본 발명에서, 상기 제 2 도전 라인은 접지 라인이며, 상기 제 3 도전 라인은 상기 입출력용 패드부가 위치하는 입출력 회로부의 전원공급라인이다.
또한, 상기 바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이며, 에미터는 상기 제 1 도전 라인과 연결되고 콜렉터는 제 1 모스 트랜지스터의 게이트와 연결된다.
(실시예)
이하, 도면을 참고하여 본 발명의 기술적 사상을 구체화한 실시예를 설명하기로 한다.
도 2는 본 발명에 따른 정전기 방전 보호 회로의 일 실시예이다.
도시된 바와같이, 본 발명의 반도체 장치의 정전기 방전 보호 회로는 제 1 도전 라인(27)과 제 2 도전 라인(28) 사이에 연결된 제 1 모스 트랜지스터(21)와, 제 1 도전 라인(27)과 제 1 모스 트랜지스터(21)의 게이트 사이에 위치하는 바이폴라 트랜지스터(22)와, 제 1 모스 트랜지스터(21)의 게이트와 제 2 도전 라인(28)사이에 연결된 저항(23)과, 제 2 도전 라인(28)과 제 3 도전 라인(29)사이에 연결된 제 2 모스 트랜지스터(26)를 구비한다. 제 1 도전 라인(27)는 패드(20)와 내부 회로(25)사이에 위치하여, 패드를 통하여 인가되는 신호를 내부 회로로 전달하거나 내부회로로부터 출력되는 신호를 패드(20)를 통하여 외부로 전달하는 기능을 한다. 또한, 에미터는 제 1 도전 라인(27)과 연결되고 콜렉터는 상기 제 1 모스 트랜지스터의 게이트에 연결된 PNP 바이폴라 트랜지스터(22)의 베이스(24)에는 내부회로(25)를 구동하는 구동전압이 인가되므로 바이폴라 트랜지스터의 동작 시점을 빠르게 할 수 있다는 장점이 있으며, 제 2 모스 트랜지스터(26)의 게이트는 제 1 모스 트랜지스터(21)의 게이트와 결합되어 있다. 도 2에서, 제 2 도전 라인(28)은 접지 라인을 나타내며, 제 3 도전 라인(29)은 입출력용 패드(20)가 위치하는 입출력 회로부의 전원공급라인을 나타낸다.
동작에 있어서, 패드(20)를 통하여 인가된 정전기는 제 1 모스 트랜지스터(21)를 통하여 접지 라인인 제 2 도전 라인(28)으로 방전되는 구조로 되어 있다. 본 발명에서는 제 1 모스 트랜지스터(21)의 턴온 동작 시간을 줄여 짧은 시간내에 정전기를 방전시키시 위하여, 짧은 시간내에 제 1 모스 트랜지스터(21)의 게이트에 소정의 전압을 인가할 수 있는 회로 구조를 제안하고 있고, 제 1 모스 트랜지스터(21)와 제 2 모스 트랜지스터(26)가 동시에 턴온되어서 제 3 도전라인(29)으로 방전되는 시간을 줄일 수 있다.
즉, 바이폴라 트랜지스터(22)의 베이스에 일정 전압을 인가하여 줌으로써 종래의 경우보다 바이폴라 트랜지스터의 동작 시점을 줄이는 방안을 제시하고 있다. 바이폴라 트랜지스터(22)의 베이스에 인가되는 전압은 내부회로(25)의 구동전압으로 사용되는 전압이다. 따라서, 제 1 도전 라인(27)에 하이 레벨의 정전기가 인가되면 베이스와 에미터의 전압차로 인하여 바이폴라 트랜지스터(5)는 즉시 도전 상태가 되기 때문에 제 1 및 제 2 모스 트랜지스터(21, 26)의 게이트에는 일정 전압이 즉시 인가된다. 따라서, 패드(20)를 통하여 인가된 정전기를 짧은 시간내에 제 2 도전 라인 또는 제 3 도전 라인으로 빼냄으로써 내부회로(25)를 보호할 수 있다.
저항(23)은 제 1 및 제 2 모스 트랜지스터(21, 26)의 게이트에 일정 전압이 인가될 수 있도록 하기 위하여 배치한 것으로, 다이오드형 트랜지스터로 구성한 종래와 달리 일정한 저항치를 갖는 저항을 사용함으로써 안정성이 보장되도록 하였다.
도 3과 4는 본 발명의 정전기 방전 특성을 설명하는 시험 그래프이다.
도 3과 4에서, nor nmos와 nor clamp는 도 2의 제 1 모스 트래지스터(21)와 제 2 모스 트랜지스터(26)를 턴온시키는 트리거링 회로가 없는 경우를 나타내고, mod nmos와 mod clamp는 도 2와 같이 제 1 모스 트랜지스터(21)와 제 2 모스 트랜지스터(26)를 짧은 시간내에 턴온시키기 위한 트리거링 회로부를 갖춘 경우를 나타낸다.
도 3에서 알 수 있듯이, 도 2의 회로를 적용하는 경우 접지 라인인 제 2 도전 라인(28)으로 흐르는 전류가 급격히 증가함을 알 수 있다. 이는 정전기가 짧은 시간내에 제 1 모스 트랜지스터(21)를 통하여 접지 라인으로 방출될 수 있음을 보여주는 결과이다.
도 4에서는 mod clamp가 도 3에서의 mod nmos와 동시에 턴온되는 것으로 나타난다. 이 것으로 nor nmos와 nor clamp일때 보다 더 빠르게 제 3 도전 라인(29)으로 방전이 가능한 것을 알 수 있다.
이상에서 알 수 있듯이, 본 발명은 정전기를 접지 라인으로 방출하는 모스 트랜지스터의 턴온 시점을 짧은 시간내에 이룰 수 있는 트리거링부를 제공하고, 빠른 방전 패스를 형성함으로써, 고속 동작하는 반도체 장치에 유용하게 적용할 수 있다.
즉, 고속 동작하는 내부회로의 동작보다 더 이른 시점에 정전기 방전 보호 회로가 동작하도록 함으로써 내부회로를 안정적으로 보호할 수 있다.

Claims (3)

  1. 입출력용 패드와, 제 1 도전 라인을 통하여 상기 입출력용 패드와 연결된 내부회로를 구비하는 반도체 장치의 정전기 방전 보호 회로에 있어서,
    상기 제 1 도전 라인과 제 2 도전 라인 사이에 연결된 제 1 모스 트랜지스터와,
    상기 제 1 도전 라인과 상기 제 1 모스 트랜지스터의 게이트 사이에 위치하는 바이폴라 트랜지스터와,
    상기 제 1 모스 트랜지스터의 게이트와 상기 제 2 도전 라인사이에 연결된 저항과,
    상기 제 2 도전 라인과 제 3 도전 라인사이에 연결된 제 2 모스 트랜지스터를 구비하며,
    상기 바이폴라 트랜지스터의 베이스에는 상기 내부회로를 구동하는 구동전압이 인가되며,
    상기 제 2 모스 트랜지스터의 게이트는 상기 제 1 모스 트랜지스터의 게이트와 결합되어 있는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호 회로.
  2. 제 1 항에 있어서,
    상기 제 2 도전 라인은 접지 라인이며,
    상기 제 3 도전 라인은 상기 입출력용 패드부가 위치하는 입출력 회로부의 전원공급라인인 것을 특징으로 하는 반도체 장치의 정전기 방전 보호 회로.
  3. 제 1 항에 있어서,
    상기 바이폴라 트랜지스터는 PNP 바이폴라 트랜지스터이며, 에미터는 상기 제 1 도전 라인과 연결되고 콜렉터는 상기 제 1 모스 트랜지스터의 게이트와 연결되는 것을 특징으로 하는 반도체 장치의 정전기 방전 보호 회로.
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Cited By (3)

* Cited by examiner, † Cited by third party
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KR101027348B1 (ko) * 2008-12-31 2011-04-11 주식회사 하이닉스반도체 집적회로
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