JP3111943B2 - 半導体集積回路 - Google Patents
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- 229920002120 photoresistant polymer Polymers 0.000 description 2
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
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Description
【０００１】
【発明の属する技術分野】本発明は、ＭＯＳトランジス
タを備えた半導体集積回路に関し、特に内部回路の静電
破壊防止構造を有する半導体集積回路に関する。
タを備えた半導体集積回路に関し、特に内部回路の静電
破壊防止構造を有する半導体集積回路に関する。
【０００２】
【従来の技術】近年、半導体集積回路は、ますます大容
量化し、それに並行して高速化が進んでいる。そして、
高速化を図るために、充放電能力を高める必要性からゲ
ート酸化膜の膜厚はますます薄くなってきている。しか
しながら、一般にゲート酸化膜が薄くなることによって
静電破壊が生じやすくなる。
量化し、それに並行して高速化が進んでいる。そして、
高速化を図るために、充放電能力を高める必要性からゲ
ート酸化膜の膜厚はますます薄くなってきている。しか
しながら、一般にゲート酸化膜が薄くなることによって
静電破壊が生じやすくなる。
【０００３】このため、これを解決するための対策が開
発されており、入出力信号端子に対応した従来の技術と
しては、特開平１−２５３９５１号公報で開示された技
術があり、電源端子に対応した従来の技術としては、特
開平３−７４８７０号公報で開示された技術がある。図
３は従来技術の半導体集積回路を説明するための模式的
回路構成図であり、図中符号３０１は内部回路、３０７
は接地線、３１０は電源線、３１１、３１２は外部端
子、３１３はゲート酸化膜の厚いＰｃｈ（Ｐチャネル）
トランジスタ、３１４はゲート酸化膜の厚いＮｃｈ（Ｎ
チャネル）トランジスタ、３１５は電源保護回路、３２
０は外部入力端子、３２１、３２４、３２７はゲート酸
化膜の厚いＰｃｈトランジスタ、３２２、３２５、３２
８はゲート酸化膜の厚いＮｃｈトランジスタ、３２３は
入力保護回路、３２６は入力回路、３２９は出力回路、
３３０は外部出力端子である。
発されており、入出力信号端子に対応した従来の技術と
しては、特開平１−２５３９５１号公報で開示された技
術があり、電源端子に対応した従来の技術としては、特
開平３−７４８７０号公報で開示された技術がある。図
３は従来技術の半導体集積回路を説明するための模式的
回路構成図であり、図中符号３０１は内部回路、３０７
は接地線、３１０は電源線、３１１、３１２は外部端
子、３１３はゲート酸化膜の厚いＰｃｈ（Ｐチャネル）
トランジスタ、３１４はゲート酸化膜の厚いＮｃｈ（Ｎ
チャネル）トランジスタ、３１５は電源保護回路、３２
０は外部入力端子、３２１、３２４、３２７はゲート酸
化膜の厚いＰｃｈトランジスタ、３２２、３２５、３２
８はゲート酸化膜の厚いＮｃｈトランジスタ、３２３は
入力保護回路、３２６は入力回路、３２９は出力回路、
３３０は外部出力端子である。
【０００４】特開平１−２５３９５１号公報で開示され
た技術の入出力端子に対応した保護回路は、たとえば図
３に示すように、電源線３１０と外部入力端子３２０と
の間にＰｃｈトランジスタ３２１を接続し、接地線３０
７と外部入力端子３２０との間にＮｃｈトランジスタ３
２２を接続して入力保護回路３２３を構成し、Ｐｃｈト
ランジスタ３２４とＮｃｈトランジスタ３２５とで入力
回路３２６を構成し、Ｐｃｈトランジスタ３２７とＮｃ
ｈトランジスタ３２８とで出力回路３２９を構成し、い
ずれも、外部入力端子３２０および外部出力端子３３０
と接続するトランジスタのゲート酸化膜を内部回路３０
１のトランジスタのゲート酸化膜厚よりも厚くして静電
耐圧を高めるものである。
た技術の入出力端子に対応した保護回路は、たとえば図
３に示すように、電源線３１０と外部入力端子３２０と
の間にＰｃｈトランジスタ３２１を接続し、接地線３０
７と外部入力端子３２０との間にＮｃｈトランジスタ３
２２を接続して入力保護回路３２３を構成し、Ｐｃｈト
ランジスタ３２４とＮｃｈトランジスタ３２５とで入力
回路３２６を構成し、Ｐｃｈトランジスタ３２７とＮｃ
ｈトランジスタ３２８とで出力回路３２９を構成し、い
ずれも、外部入力端子３２０および外部出力端子３３０
と接続するトランジスタのゲート酸化膜を内部回路３０
１のトランジスタのゲート酸化膜厚よりも厚くして静電
耐圧を高めるものである。
【０００５】また、特開平３−７４８７０号公報で開示
された技術の電源端子に対応した保護回路は、たとえば
図３に示すように電源線３１０と接地線３０７との間に
Ｐｃｈトランジスタ３１３とＮｃｈトランジスタ３１４
を接続して、Ｐｃｈトランジスタ３１３やＮｃｈトラン
ジスタ３１４の動作電圧を内部のトランジスタのドレイ
ン降伏電圧やパンチスルー電圧よりも低くなるように構
成して電源保護回路３１５を構成したものである。
された技術の電源端子に対応した保護回路は、たとえば
図３に示すように電源線３１０と接地線３０７との間に
Ｐｃｈトランジスタ３１３とＮｃｈトランジスタ３１４
を接続して、Ｐｃｈトランジスタ３１３やＮｃｈトラン
ジスタ３１４の動作電圧を内部のトランジスタのドレイ
ン降伏電圧やパンチスルー電圧よりも低くなるように構
成して電源保護回路３１５を構成したものである。
【０００６】
【発明が解決しようとする課題】寸法精度が０．２ミク
ロン以下の微細加工技術を用いた半導体製造プロセスで
は、ゲート酸化膜厚の薄膜化により、内部回路のゲート
電極耐圧がドレイン電極降伏電圧よりも低くなる場合が
あり、内部回路の中で電源線または、接地線などの外部
回路に直接に接続されている薄いゲート酸化膜の回路の
トランジスタの破壊が懸念される。従来の技術の保護回
路を付加した半導体集積回路において、例えば図３に示
したように、内部回路３０１内に構成された論理ゲート
の内部入力端子を電源線３１０もしくは、接地線３０７
に接続して入力端子の論理を固定（クランプ）する場合
がある。図４は従来技術の内部回路と電源保護回路の模
式的回路図であり、図中符号４０１は内部回路、４０
２、４０３、４３１はＰｃｈトランジスタ、４０４、４
０５はＮｃｈトランジスタ、４０６は２入力ＮＡＮＤゲ
ート、４０７は接地線、４０９はクランプ入力端子、４
１０は電源線、４１１、４１２は外部端子、４１３はゲ
ート酸化膜の厚いＰｃｈトランジスタ、４１４はゲート
酸化膜の厚いＮｃｈトランジスタ、４１５は電源保護回
路、４１６は入力端子、４１７は出力端子である。
ロン以下の微細加工技術を用いた半導体製造プロセスで
は、ゲート酸化膜厚の薄膜化により、内部回路のゲート
電極耐圧がドレイン電極降伏電圧よりも低くなる場合が
あり、内部回路の中で電源線または、接地線などの外部
回路に直接に接続されている薄いゲート酸化膜の回路の
トランジスタの破壊が懸念される。従来の技術の保護回
路を付加した半導体集積回路において、例えば図３に示
したように、内部回路３０１内に構成された論理ゲート
の内部入力端子を電源線３１０もしくは、接地線３０７
に接続して入力端子の論理を固定（クランプ）する場合
がある。図４は従来技術の内部回路と電源保護回路の模
式的回路図であり、図中符号４０１は内部回路、４０
２、４０３、４３１はＰｃｈトランジスタ、４０４、４
０５はＮｃｈトランジスタ、４０６は２入力ＮＡＮＤゲ
ート、４０７は接地線、４０９はクランプ入力端子、４
１０は電源線、４１１、４１２は外部端子、４１３はゲ
ート酸化膜の厚いＰｃｈトランジスタ、４１４はゲート
酸化膜の厚いＮｃｈトランジスタ、４１５は電源保護回
路、４１６は入力端子、４１７は出力端子である。
【０００７】図４の回路では、内部回路４０１内に、Ｐ
ｃｈトランジスタ４０２、４０３とＮｃｈトランジスタ
４０４、４０５とで２入力ＮＡＮＤゲート４０６が構成
され、トランジスタがオン状態になるようにゲート電極
を接地線４０７に接続したＰｃｈトランジスタ４３１を
介して、２入力ＮＡＮＤゲート４０６の入力端子４０９
を電源線４１０にクランプした例である。このような回
路構成では、内部回路４０１を構成するトランジスタの
ゲート酸化膜の厚さは、外部端子と接続する周辺のトラ
ンジスタよりも薄いので、電源線４１０と接地線４０７
との間に高電圧が印加された場合、Ｐｃｈトランジスタ
４３１の接地線４０７に接続しているゲート電極と、Ｐ
ｃｈトランジスタ４３１の電源線４１０に接続している
ソース電極または基板電極との間に、外部からの高電圧
がそのまま印加されてしまい、電源保護回路４１５が働
くまえに内部のＰｃｈトランジスタ４３１が破壊してし
まうという課題があった。
ｃｈトランジスタ４０２、４０３とＮｃｈトランジスタ
４０４、４０５とで２入力ＮＡＮＤゲート４０６が構成
され、トランジスタがオン状態になるようにゲート電極
を接地線４０７に接続したＰｃｈトランジスタ４３１を
介して、２入力ＮＡＮＤゲート４０６の入力端子４０９
を電源線４１０にクランプした例である。このような回
路構成では、内部回路４０１を構成するトランジスタの
ゲート酸化膜の厚さは、外部端子と接続する周辺のトラ
ンジスタよりも薄いので、電源線４１０と接地線４０７
との間に高電圧が印加された場合、Ｐｃｈトランジスタ
４３１の接地線４０７に接続しているゲート電極と、Ｐ
ｃｈトランジスタ４３１の電源線４１０に接続している
ソース電極または基板電極との間に、外部からの高電圧
がそのまま印加されてしまい、電源保護回路４１５が働
くまえに内部のＰｃｈトランジスタ４３１が破壊してし
まうという課題があった。
【０００８】本発明の目的は、ゲート電極が電源線また
は接地線に接続されている、内部回路を構成するＭＯＳ
トランジスタの静電破壊が防止される半導体集積回路を
提供することにある。
は接地線に接続されている、内部回路を構成するＭＯＳ
トランジスタの静電破壊が防止される半導体集積回路を
提供することにある。
【０００９】
【課題を解決するための手段】本発明の半導体集積回路
は、論理を構成する内部回路が、電源線と接地線との間
に接続されたＭＯＳ型半導体集積回路において、内部回
路の論理を構成する回路の入力端子をクランプする目的
で設けられ、ゲート酸化膜で隔てられる電極がそれぞれ
電源線、前記接地線および高電圧のかかるおそれのある
その他の外部配線の何れかと直接接続しているＭＯＳト
ランジスタのそのゲート酸化膜の膜厚が、内部回路を構
成する他のＭＯＳトランジスタのゲート酸化膜の膜厚よ
りも厚く形成されている
は、論理を構成する内部回路が、電源線と接地線との間
に接続されたＭＯＳ型半導体集積回路において、内部回
路の論理を構成する回路の入力端子をクランプする目的
で設けられ、ゲート酸化膜で隔てられる電極がそれぞれ
電源線、前記接地線および高電圧のかかるおそれのある
その他の外部配線の何れかと直接接続しているＭＯＳト
ランジスタのそのゲート酸化膜の膜厚が、内部回路を構
成する他のＭＯＳトランジスタのゲート酸化膜の膜厚よ
りも厚く形成されている
【００１０】内部回路の論理を構成する回路の入力端子
をクランプする目的で設けられたＭＯＳトランジスタに
おいて、ソース電極およびドレイン電極のいずれかが電
源線に接続され、ゲート電極が接地線に接続されていて
もよく、ゲート電極が電源線に接続され、ソース電極お
よびドレイン電極のいずれかが接地線に接続されていて
もよく、基板電極が電源線に接続され、ゲート電極が接
地線に接続されていてもよく、ゲート電極が電源線に接
続され、基板電極が接地線に接続されていてもよい。
をクランプする目的で設けられたＭＯＳトランジスタに
おいて、ソース電極およびドレイン電極のいずれかが電
源線に接続され、ゲート電極が接地線に接続されていて
もよく、ゲート電極が電源線に接続され、ソース電極お
よびドレイン電極のいずれかが接地線に接続されていて
もよく、基板電極が電源線に接続され、ゲート電極が接
地線に接続されていてもよく、ゲート電極が電源線に接
続され、基板電極が接地線に接続されていてもよい。
【００１１】内部回路の論理を構成する回路の入力端子
をクランプする目的で設けられたＭＯＳトランジスタの
ゲート酸化膜の膜厚が、半導体集積回路に形成された静
電保護回路を構成するＭＯＳトランジスタのゲート酸化
膜の膜厚と同等以上であることが望ましい。
をクランプする目的で設けられたＭＯＳトランジスタの
ゲート酸化膜の膜厚が、半導体集積回路に形成された静
電保護回路を構成するＭＯＳトランジスタのゲート酸化
膜の膜厚と同等以上であることが望ましい。
【００１２】保護回路と同様の厚い膜厚のゲート酸化膜
のＭＯＳトランジスタを用いて内部回路をクランプする
ので、電源に高電圧が加わっても、保護回路と同様のゲ
ート耐圧を確保でき、内部回路のゲート酸化膜の破壊を
まねく前に、保護回路が働き、静電耐圧を確保できる。
のＭＯＳトランジスタを用いて内部回路をクランプする
ので、電源に高電圧が加わっても、保護回路と同様のゲ
ート耐圧を確保でき、内部回路のゲート酸化膜の破壊を
まねく前に、保護回路が働き、静電耐圧を確保できる。
【００１３】
【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体集積回路の内部回路と電源保護回路の模
式的回路図であり、図中符号１０１は内部回路、１０
２、１０３はＰｃｈトランジスタ、１０４、１０５はＮ
ｃｈトランジスタ、１０６は２入力ＮＡＮＤゲート、１
０７は接地線、１０８、１１３はゲート酸化膜の厚いＰ
ｃｈトランジスタ、１０９はクランプ入力端子、１１０
は電源線、１１１、１１２は外部端子、１１４はゲート
酸化膜の厚いＮｃｈトランジスタ、１１５は電源保護回
路、１１６は入力端子、１１７は出力端子である。
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体集積回路の内部回路と電源保護回路の模
式的回路図であり、図中符号１０１は内部回路、１０
２、１０３はＰｃｈトランジスタ、１０４、１０５はＮ
ｃｈトランジスタ、１０６は２入力ＮＡＮＤゲート、１
０７は接地線、１０８、１１３はゲート酸化膜の厚いＰ
ｃｈトランジスタ、１０９はクランプ入力端子、１１０
は電源線、１１１、１１２は外部端子、１１４はゲート
酸化膜の厚いＮｃｈトランジスタ、１１５は電源保護回
路、１１６は入力端子、１１７は出力端子である。
【００１４】従来の技術で説明した図３，図４の回路に
対して、本発明の最良の実施の形態を適用する場合につ
いて説明する。なお、ここでは、図３に示す半導体集積
回路のうち、内部回路と、関連する電源保護回路につい
て説明し、入出力信号端子の保護に関する説明は従来の
技術で説明したので省略する。
対して、本発明の最良の実施の形態を適用する場合につ
いて説明する。なお、ここでは、図３に示す半導体集積
回路のうち、内部回路と、関連する電源保護回路につい
て説明し、入出力信号端子の保護に関する説明は従来の
技術で説明したので省略する。
【００１５】図１に示すように、本発明の第１の実施の
形態の半導体集積回路は、例えば、内部回路１０１内
に、Ｐｃｈトランジスタ１０２、１０３とＮｃｈトラン
ジスタ１０４、１０５とで２入力ＮＡＮＤゲート１０６
が構成され、トランジスタがオン状態になるようにゲー
ト電極を接地線１０７に接続したＰｃｈトランジスタ１
０８を介して、２入力ＮＡＮＤゲート１０６の入力端子
１０９が電源線１１０にクランプされている。電源保護
は、外部端子１１１に接続する電源線１１０と外部端子
１１２に接続する接地線１０７との間にＰｃｈトランジ
スタ１１３とＮｃｈトランジスタ１１４とが接続され、
Ｐｃｈトランジスタ１１３やＮｃｈトランジスタ１１４
の動作電圧を内部のトランジスタのドレイン降伏電圧や
パンチスルー電圧よりも低くなるように設定して電源保
護回路１１５が構成されている。そして、内部回路１０
１内のＰｃｈトランジスタ１０８のゲート酸化膜の膜厚
を、電源保護回路１１５を構成するトランジスタ１１
３、１１４のゲート酸化膜の膜厚と同じのたとえば１０
０オングストロームにし、他の内部回路１０１内のトラ
ンジスタのゲート酸化膜厚のたとえば５０オングストロ
ームよりも厚くする。なお、内部回路１０１内の２入力
ＮＡＮＤゲート１０６の入力端子１１６と、出力端子１
１７は他の回路と接続しているが、図１中では他の回路
ヘの接続配線は省略している。
形態の半導体集積回路は、例えば、内部回路１０１内
に、Ｐｃｈトランジスタ１０２、１０３とＮｃｈトラン
ジスタ１０４、１０５とで２入力ＮＡＮＤゲート１０６
が構成され、トランジスタがオン状態になるようにゲー
ト電極を接地線１０７に接続したＰｃｈトランジスタ１
０８を介して、２入力ＮＡＮＤゲート１０６の入力端子
１０９が電源線１１０にクランプされている。電源保護
は、外部端子１１１に接続する電源線１１０と外部端子
１１２に接続する接地線１０７との間にＰｃｈトランジ
スタ１１３とＮｃｈトランジスタ１１４とが接続され、
Ｐｃｈトランジスタ１１３やＮｃｈトランジスタ１１４
の動作電圧を内部のトランジスタのドレイン降伏電圧や
パンチスルー電圧よりも低くなるように設定して電源保
護回路１１５が構成されている。そして、内部回路１０
１内のＰｃｈトランジスタ１０８のゲート酸化膜の膜厚
を、電源保護回路１１５を構成するトランジスタ１１
３、１１４のゲート酸化膜の膜厚と同じのたとえば１０
０オングストロームにし、他の内部回路１０１内のトラ
ンジスタのゲート酸化膜厚のたとえば５０オングストロ
ームよりも厚くする。なお、内部回路１０１内の２入力
ＮＡＮＤゲート１０６の入力端子１１６と、出力端子１
１７は他の回路と接続しているが、図１中では他の回路
ヘの接続配線は省略している。
【００１６】次に、本発明の第１の実施の形態の動作に
ついて、図１を参照して説明する。外部端子１１１と外
部端子１１２の間に高電圧が印加された場合、トランジ
スタ電極間で直接外部からの高電圧がかかるのは、電源
線１１０と接地線１０７の間に直接に接続しているトラ
ンジスタであり、内部回路１０１内のＰｃｈトランジス
タと１０８と、電源保護回路１１５内のＰｃｈトランジ
スタ１１３とＮｃｈトランジスタ１１４である。内部回
路１０１のＰｃｈトランジスタ１０８と、電源保護回路
１１５内のＰｃｈトランジスタ１１３とＮｃｈトランジ
スタ１１４とはそれぞれ同じ厚さの膜厚のゲート酸化膜
をもったＭＯＳトランジスタであるのでゲート耐圧は同
じであり、外部からの直接の高電圧でも静電破壊を起こ
さない。そして、電源保護回路１１５内のＰｃｈトラン
ジスタ１１３とＮｃｈトランジスタ１１４の動作電圧
は、内部回路のトランジスタのドレイン降伏電圧やパン
チスルー電圧よりも低くなるように設定されているの
で、外部端子１１１と外部端子１１２に印加された高電
圧は、電源保護回路１１５を介して放電され、内部回路
１０１は保護される。
ついて、図１を参照して説明する。外部端子１１１と外
部端子１１２の間に高電圧が印加された場合、トランジ
スタ電極間で直接外部からの高電圧がかかるのは、電源
線１１０と接地線１０７の間に直接に接続しているトラ
ンジスタであり、内部回路１０１内のＰｃｈトランジス
タと１０８と、電源保護回路１１５内のＰｃｈトランジ
スタ１１３とＮｃｈトランジスタ１１４である。内部回
路１０１のＰｃｈトランジスタ１０８と、電源保護回路
１１５内のＰｃｈトランジスタ１１３とＮｃｈトランジ
スタ１１４とはそれぞれ同じ厚さの膜厚のゲート酸化膜
をもったＭＯＳトランジスタであるのでゲート耐圧は同
じであり、外部からの直接の高電圧でも静電破壊を起こ
さない。そして、電源保護回路１１５内のＰｃｈトラン
ジスタ１１３とＮｃｈトランジスタ１１４の動作電圧
は、内部回路のトランジスタのドレイン降伏電圧やパン
チスルー電圧よりも低くなるように設定されているの
で、外部端子１１１と外部端子１１２に印加された高電
圧は、電源保護回路１１５を介して放電され、内部回路
１０１は保護される。
【００１７】本実施の形態では、内部回路１０１内のＰ
ｃｈトランジスタ１０８のゲート酸化膜の膜厚を、電源
保護回路１１５を構成するトランジスタ１１３、１１４
のゲート酸化膜の膜厚と同じとしたが、同一以上でもよ
く、保護機能を果たせる厚さであれば同一以下でもよ
い。
ｃｈトランジスタ１０８のゲート酸化膜の膜厚を、電源
保護回路１１５を構成するトランジスタ１１３、１１４
のゲート酸化膜の膜厚と同じとしたが、同一以上でもよ
く、保護機能を果たせる厚さであれば同一以下でもよ
い。
【００１８】このように本発明の半導体集積回路では、
２種類の厚さのゲート酸化膜を有するいわゆるマルチオ
キサイドプロセスのＣＭＯＳが用いられている。このゲ
ート酸化膜を複数の厚さに形成する製造方法は、最初に
内部回路内の薄いゲート酸化膜を必要とするトランジス
タのゲート酸化膜を規定の厚さに熱成長させ、その後フ
ォトレジストを全面に塗布し、厚い酸化膜の位置のみフ
ォトレジストを除去し、その部分を規定の厚さに熱成長
させる。これによって半導体集積回路に所望の２種類の
厚さのゲート酸化膜が形成できる。内部回路内の厚いゲ
ート酸化膜の厚みを保護回路のゲート酸化膜と同じ厚み
にすることによって、プロセスの追加を必要とせず、保
護回路のトランジスタと同一のプロセスで形成すること
が可能となる。
２種類の厚さのゲート酸化膜を有するいわゆるマルチオ
キサイドプロセスのＣＭＯＳが用いられている。このゲ
ート酸化膜を複数の厚さに形成する製造方法は、最初に
内部回路内の薄いゲート酸化膜を必要とするトランジス
タのゲート酸化膜を規定の厚さに熱成長させ、その後フ
ォトレジストを全面に塗布し、厚い酸化膜の位置のみフ
ォトレジストを除去し、その部分を規定の厚さに熱成長
させる。これによって半導体集積回路に所望の２種類の
厚さのゲート酸化膜が形成できる。内部回路内の厚いゲ
ート酸化膜の厚みを保護回路のゲート酸化膜と同じ厚み
にすることによって、プロセスの追加を必要とせず、保
護回路のトランジスタと同一のプロセスで形成すること
が可能となる。
【００１９】次に、本発明の第２の実施の形態について
図面を参照して詳細に説明する。図２は本発明の第２の
実施の形態の半導体集積回路の内部回路と電源保護回路
の模式的回路図であり、図中符号２０１は内部回路、２
０２、２０３はＰｃｈトランジスタ、２０４、２０５は
Ｎｃｈトランジスタ、２０６は２入力ＮＡＮＤゲート、
２０７は接地線、２０９はクランプ入力端子、２１０は
電源線、２１１、２１２は外部端子、２１３はゲート酸
化膜の厚いＰｃｈトランジスタ、２１４、２１８はゲー
ト酸化膜の厚いＮｃｈトランジスタ、２１５は電源保護
回路、２１６は入力端子、２１７は出力端子である。
図面を参照して詳細に説明する。図２は本発明の第２の
実施の形態の半導体集積回路の内部回路と電源保護回路
の模式的回路図であり、図中符号２０１は内部回路、２
０２、２０３はＰｃｈトランジスタ、２０４、２０５は
Ｎｃｈトランジスタ、２０６は２入力ＮＡＮＤゲート、
２０７は接地線、２０９はクランプ入力端子、２１０は
電源線、２１１、２１２は外部端子、２１３はゲート酸
化膜の厚いＰｃｈトランジスタ、２１４、２１８はゲー
ト酸化膜の厚いＮｃｈトランジスタ、２１５は電源保護
回路、２１６は入力端子、２１７は出力端子である。
【００２０】本発明の第２の実施の形態の半導体集積回
路では、図２に示すように、例えば、内部回路２０１内
に、Ｐｃｈトランジスタ２０２、２０３とＮｃｈトラン
ジスタ２０４、２０５とで２入力ＮＡＮＤゲート２０６
を構成し、トランジスタがオン状態になるようにゲート
電極を電源線２１０に接続したＮｃｈトランジスタ２１
８を介して、２入力ＮＡＮＤゲート２０６のクランプ入
力端子２０９を接地線２０７にクランプする。電源保護
は、外部端子２１１に接続する電源線２１０と外部端子
２１２に接続する接地線２０７との間にＰｃｈトランジ
スタ２１３とＮｃｈトランジスタ２１４を接続して、Ｐ
ｃｈトランジスタ２１３やＮｃｈトランジスタ２１４の
動作電圧を内部のトランジスタのドレイン降伏電圧やパ
ンチスルー電圧よりも低くなるようにして電源保護回路
２１５を構成する。そして、内部回路２０１内のＮｃｈ
トランジスタ２１８のゲート酸化膜厚を、電源保護回路
２１５を構成するトランジスタ２１３、２１４のゲート
酸化膜と同じ厚さにする。なお、内部回路２０１内の２
入力ＮＡＮＤゲート２０６の入力端子２１６と、出力端
子２１７は、他の回路と接続しているが、図２中では他
の回路ヘの接続配線は省略している。
路では、図２に示すように、例えば、内部回路２０１内
に、Ｐｃｈトランジスタ２０２、２０３とＮｃｈトラン
ジスタ２０４、２０５とで２入力ＮＡＮＤゲート２０６
を構成し、トランジスタがオン状態になるようにゲート
電極を電源線２１０に接続したＮｃｈトランジスタ２１
８を介して、２入力ＮＡＮＤゲート２０６のクランプ入
力端子２０９を接地線２０７にクランプする。電源保護
は、外部端子２１１に接続する電源線２１０と外部端子
２１２に接続する接地線２０７との間にＰｃｈトランジ
スタ２１３とＮｃｈトランジスタ２１４を接続して、Ｐ
ｃｈトランジスタ２１３やＮｃｈトランジスタ２１４の
動作電圧を内部のトランジスタのドレイン降伏電圧やパ
ンチスルー電圧よりも低くなるようにして電源保護回路
２１５を構成する。そして、内部回路２０１内のＮｃｈ
トランジスタ２１８のゲート酸化膜厚を、電源保護回路
２１５を構成するトランジスタ２１３、２１４のゲート
酸化膜と同じ厚さにする。なお、内部回路２０１内の２
入力ＮＡＮＤゲート２０６の入力端子２１６と、出力端
子２１７は、他の回路と接続しているが、図２中では他
の回路ヘの接続配線は省略している。
【００２１】本発明の第２の実施の形態の動作について
は、第１の実施例と同じなので省略する。
は、第１の実施例と同じなので省略する。
【００２２】これまでの説明ではゲート電極が直接電源
線もしくは接地線に接続することとして説明したが、高
電圧のかかるおそれのあるその他の外部回路と直接接続
するＭＯＳトランジスタのゲート酸化膜に対しても同様
に適応できる。
線もしくは接地線に接続することとして説明したが、高
電圧のかかるおそれのあるその他の外部回路と直接接続
するＭＯＳトランジスタのゲート酸化膜に対しても同様
に適応できる。
【００２３】
【発明の効果】以上説明したように本発明の第１の効果
は、内部回路を構成するトランジスタのゲート耐圧がＰ
Ｎ接合のブレークダウン電圧よりも低くなる場合におい
て、内部回路の静電気耐圧を向上できるごとである。そ
の理由は、内部回路において高電圧の影響を直接受ける
電源線と接地線との間に接続するトランジスタのゲート
酸化膜厚を、電源保護回路を構成するゲート酸化膜の厚
いトランジスタと同じ厚さにしたためである。
は、内部回路を構成するトランジスタのゲート耐圧がＰ
Ｎ接合のブレークダウン電圧よりも低くなる場合におい
て、内部回路の静電気耐圧を向上できるごとである。そ
の理由は、内部回路において高電圧の影響を直接受ける
電源線と接地線との間に接続するトランジスタのゲート
酸化膜厚を、電源保護回路を構成するゲート酸化膜の厚
いトランジスタと同じ厚さにしたためである。
【００２４】第２の効果は、低コストで内部回路の静電
気耐圧を向上できることである。、その理由は、特殊な
半導体プロセスや、特殊な素子を使わずに、電源保護回
路を構成するゲート酸化膜の厚いトランジスタと同じト
ランジスタを用いて内部回路の静電気耐圧を向上できる
からである。
気耐圧を向上できることである。、その理由は、特殊な
半導体プロセスや、特殊な素子を使わずに、電源保護回
路を構成するゲート酸化膜の厚いトランジスタと同じト
ランジスタを用いて内部回路の静電気耐圧を向上できる
からである。
【図１】本発明の第１の実施の形態の半導体集積回路の
内部回路と電源保護回路の模式的回路図である。
内部回路と電源保護回路の模式的回路図である。
【図２】本発明の第２の実施の形態の半導体集積回路の
内部回路と電源保護回路の模式的回路図である。
内部回路と電源保護回路の模式的回路図である。
【図３】従来技術の半導体集積回路を説明するための模
式的回路構成図である。
式的回路構成図である。
【図４】従来技術の内部回路と電源保護回路の模式的回
路図である。
路図である。
１０１、２０１、３０１、４０１ 内部回路 １０２、１０３、２０２、２０３、４０２、４０３、４
３１ Ｐｃｈトランジスタ １０４、１０５、２０４、２０５、４０４、４０５
Ｎｃｈトランジスタ １０６、２０６、４０６ ２入力ＮＡＮＤゲート １０７、２０７、３０７、４０７ 接地線 １０８、１１３、２１３、３１３、３２１、３２４、３
２７、４１３ ゲート酸化膜の厚いＰｃｈトランジス
タ １０９、２０９、４０９ クランプ入力端子 １１０、２１０、３１０、４１０ 電源線 １１１、１１２、２１１、２１２、３１１、３１２、４
１１、４１２ 外部端子 １１４、２１４、２１８、３１４、３２２、３２５、３
２８、４１４ ゲート酸化膜の厚いＮｃｈトランジス
タ １１５、２１５、３１５、４１５ 電源保護回路 １１６、２１６、４１６ 入力端子 １１７、２１７、４１７ 出力端子 ３２０ 外部入力端子 ３２３ 入力保護回路 ３２６ 入力回路 ３２９ 出力回路 ３３０ 外部出力端子
３１ Ｐｃｈトランジスタ １０４、１０５、２０４、２０５、４０４、４０５
Ｎｃｈトランジスタ １０６、２０６、４０６ ２入力ＮＡＮＤゲート １０７、２０７、３０７、４０７ 接地線 １０８、１１３、２１３、３１３、３２１、３２４、３
２７、４１３ ゲート酸化膜の厚いＰｃｈトランジス
タ １０９、２０９、４０９ クランプ入力端子 １１０、２１０、３１０、４１０ 電源線 １１１、１１２、２１１、２１２、３１１、３１２、４
１１、４１２ 外部端子 １１４、２１４、２１８、３１４、３２２、３２５、３
２８、４１４ ゲート酸化膜の厚いＮｃｈトランジス
タ １１５、２１５、３１５、４１５ 電源保護回路 １１６、２１６、４１６ 入力端子 １１７、２１７、４１７ 出力端子 ３２０ 外部入力端子 ３２３ 入力保護回路 ３２６ 入力回路 ３２９ 出力回路 ３３０ 外部出力端子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０１Ｌ 29/78
Claims (6)
- 【請求項１】 論理を構成する内部回路が、電源線と接
地線との間に接続されたＭＯＳ型半導体集積回路におい
て、前記内部回路の 論理を構成する回路の入力端子をクラン
プする目的で設けられ、ゲート酸化膜で隔てられる電極
がそれぞれ前記電源線、前記接地線および高電圧のかか
るおそれのあるその他の外部回路の何れかと直接接続し
ているＭＯＳトランジスタの該ゲート酸化膜の膜厚が、
前記内部回路を構成する他のＭＯＳトランジスタのゲー
ト酸化膜の膜厚よりも厚く形成されていることを特徴と
する半導体集積回路。 - 【請求項２】 前記内部回路の論理を構成する回路の入
力端子をクランプする目的で設けられた前記ＭＯＳトラ
ンジスタにおいて、ソース電極およびドレイン電極のい
ずれかが前記電源線に接続され、ゲート電極が前記接地
線に接続されている請求項１に記載の半導体集積回路。 - 【請求項３】 前記内部回路の論理を構成する回路の入
力端子をクランプする目的で設けられた前記ＭＯＳトラ
ンジスタにおいて、ゲート電極が前記電源線に接続さ
れ、ソース電極およびドレイン電極のいずれかが前記接
地線に接続されている請求項１に記載の半導体集積回
路。 - 【請求項４】 前記内部回路の論理を構成する回路の入
力端子をクランプする目的で設けられた前記ＭＯＳトラ
ンジスタにおいて、基板電極が前記電源線に接続され、
ゲート電極が前記接地線に接続されている請求項１に記
載の半導体集積回路。 - 【請求項５】 前記内部回路の論理を構成する回路の入
力端子をクランプする目的で設けられた前記ＭＯＳトラ
ンジスタにおいて、ゲート電極が前記電源線に接続さ
れ、基板電極が前記接地線に接続されている請求項１に
記載の半導体集積回路。 - 【請求項６】 前記内部回路の論理を構成する回路の入
力端子をクランプする目的で設けられた前記ＭＯＳトラ
ンジスタのゲート酸化膜の膜厚が、前記半導体集積回路
に形成された静電保護回路を構成するＭＯＳトランジス
タのゲート酸化膜の膜厚と同等以上である請求項１から
請求項５のいずれか１項に記載の半導体集積回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09283745A JP3111943B2 (ja) | 1997-10-16 | 1997-10-16 | 半導体集積回路 |
| US09/173,163 US6128173A (en) | 1997-10-16 | 1998-10-15 | Semiconductor integrated circuit device having protective transistors with P-N junction broken down earlier than breakdown of gate insulator of component transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09283745A JP3111943B2 (ja) | 1997-10-16 | 1997-10-16 | 半導体集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11121700A JPH11121700A (ja) | 1999-04-30 |
| JP3111943B2 true JP3111943B2 (ja) | 2000-11-27 |
Family
ID=17669570
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09283745A Expired - Fee Related JP3111943B2 (ja) | 1997-10-16 | 1997-10-16 | 半導体集積回路 |
Country Status (2)
| Country | Link |
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| US6434061B1 (en) | 2000-08-31 | 2002-08-13 | Micron Technology, Inc. | Circuit configuration for enhancing performance characteristics of fabricated devices |
| KR100487947B1 (ko) * | 2002-11-22 | 2005-05-06 | 삼성전자주식회사 | 클럭 스퀘어 회로 |
| US7492016B2 (en) * | 2006-03-31 | 2009-02-17 | International Business Machines Corporation | Protection against charging damage in hybrid orientation transistors |
| US8027131B2 (en) * | 2008-06-30 | 2011-09-27 | Infineon Technologies Ag | Method and circuit arrangement for protection against electrostatic discharges |
| JP5939840B2 (ja) * | 2012-03-02 | 2016-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
| TWI543504B (zh) * | 2013-08-15 | 2016-07-21 | 天鈺科技股份有限公司 | 靜電放電防護電路 |
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| DE3583301D1 (de) * | 1984-03-31 | 1991-08-01 | Toshiba Kawasaki Kk | Schutzanordnung fuer einen mos-transistor. |
| US4760433A (en) * | 1986-01-31 | 1988-07-26 | Harris Corporation | ESD protection transistors |
| JPS63115363A (ja) * | 1986-10-31 | 1988-05-19 | Nec Corp | 入力保護回路 |
| JPH01253951A (ja) * | 1988-04-01 | 1989-10-11 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPH0321057A (ja) * | 1989-06-19 | 1991-01-29 | Sanyo Electric Co Ltd | 半導体集積回路 |
| JPH0374870A (ja) * | 1989-08-16 | 1991-03-29 | Matsushita Electron Corp | 半導体装置 |
| JPH07235604A (ja) * | 1994-02-25 | 1995-09-05 | Matsushita Electron Corp | 半導体装置 |
| US5610790A (en) * | 1995-01-20 | 1997-03-11 | Xilinx, Inc. | Method and structure for providing ESD protection for silicon on insulator integrated circuits |
| US5610425A (en) * | 1995-02-06 | 1997-03-11 | Motorola, Inc. | Input/output electrostatic discharge protection circuit for an integrated circuit |
| US5917689A (en) * | 1996-09-12 | 1999-06-29 | Analog Devices, Inc. | General purpose EOS/ESD protection circuit for bipolar-CMOS and CMOS integrated circuits |
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1997
- 1997-10-16 JP JP09283745A patent/JP3111943B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-15 US US09/173,163 patent/US6128173A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
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| US6128173A (en) | 2000-10-03 |
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