JP3617425B2 - 半導体集積回路装置の入力インターフェイス回路 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、入力端子に電源電圧以上の高電圧が印加される可能性がある場合に、回路素子が破壊されることを防止するように構成される半導体集積回路装置の入力インターフェイス回路に関する。
【０００２】
【従来の技術】
図５は、ＣＭＯＳロジックで構成されているＩＣの入力インターフェイス回路であり、特に、高電圧の印加が想定される場合に高耐圧構成とした例を示すものである。入力端子１には、初段に配置されたＰチャネルＭＯＳＦＥＴ２及びＮＭＯＳＦＥＴ３のドレインが共通に接続されており、これらのＦＥＴ２，３のゲートはハイレベル，ロウレベルに夫々固定されている（但し、入力インターフェイスとして使用される場合）。電源側のＦＥＴ２のソース，ドレイン間並びにグランド側のＦＥＴ３のドレイン，ソース間には寄生ダイオード２ａ，３ａが形成されている。
【０００３】
また、入力端子１には、次段に配置されているＰチャネルＭＯＳＦＥＴ４及びＮＭＯＳＦＥＴ５のゲートが共通に接続されており、これらのＦＥＴ４，５のドレインは、ＩＣの内部回路であるインバータゲート６の入力端子に接続されている。また、入力端子１には、電流制限用の抵抗７が直列に挿入されている。
【０００４】
初段に配置されたＦＥＴ２及びＦＥＴ３の寄生ダイオード２ａ，３ａは、入力端子１に印加された高電圧をクランプするための保護用素子として利用されている。また、ＦＥＴ２，３自体も、入力端子１に夫々負極性，正極性のサージ電圧が印加された場合にＯＮとなることで、サージ電圧を電源側，グランド側に吸収させるための保護用素子として機能する。更に、ＦＥＴ２，３は、各ゲートに内部回路側からの出力信号が与えられる場合は、出力インターフェイスとしても機能するようになっている。
【０００５】
斯様に構成される入力インターフェイス回路は、例えば、車両のＥＣＵ（Ｅｌｅｃｔｒｏｎｉｃ Ｃｏｎｔｒｏｌ Ｕｎｉｔ） の入力部などに利用される。即ち、車両のバッテリ電圧は１２Ｖ〜１４Ｖ程度であり、ＥＣＵの動作用電源は、そのバッテリ電圧から生成される５Ｖ電源が供給される。ところが、ＥＣＵに入力される信号は、バッテリ電圧に等しいレベルを有している。従って、このように寄生ダイオード２ａ，３ａを利用した保護回路によって、入力端子１に例えばハイレベルの信号（例えば＋１２Ｖ）が印加された場合は、その信号レベルを電源電圧＋ＶＦ （ＶＦ は、ダイオード２ａの順方向電圧）にクランプすることでＥＣＵの保護を図っている。この時、グランド側のＦＥＴ３，５のゲート酸化膜には、高電界が加わるようになる。
【０００６】
例えば、電源電圧を５Ｖ，ＶＦ を１Ｖとする。５Ｖ系のＦＥＴのゲート酸化膜厚は、通常１５０オングストローム（１５ｎｍ）程度に形成されるが（図６（ａ）参照）、これに（電源電圧＋ＶＦ ）＝６Ｖの電圧が印加されると、４ＭＶ／ｃｍの電界が加わることになる。４ＭＶ／ｃｍの電界は、一般に酸化膜寿命の限界と考えられており、４ＭＶ／ｃｍ以上の電界が酸化膜に長時間印加されると確率的に破壊に至る場合がある。
【０００７】
そこで、酸化膜の破壊を防止するために、ＦＥＴ３，５のゲート酸化膜は通常よりも厚く２００オングストローム（２０ｎｍ）程度に形成して、６Ｖ印加時の電界が３ＭＶ／ｃｍとなるようにしていた（図６（ｂ）参照）。
【０００８】
【発明が解決しようとする課題】
しかしながら、酸化膜が厚いＦＥＴと薄いＦＥＴとを同一の半導体基板上に形成するためには、酸化膜を選択的に厚く積むためのガラスマスクや追加の工程が必要となる。また、ＦＥＴの酸化膜厚が異なるとしきい値電圧も異なるので、しきい値電圧を調整するためにイオン打ち込み工程が別途必要となる。
【０００９】
更に、グランド電位に差があるようなＩＣ間で信号の伝送を行うと、入力端子１に負極性の高電圧が印加される場合も想定される。その場合には、電源側のＦＥＴ２，４にも高電界が印加されるおそれがあるため、同様の対策を行う必要がある。
【００１０】
本発明は上記事情に鑑みてなされたものであり、その目的は、高耐圧とするために特別な形成工程を要すること無く、通常の形成工程よりなる回路構成によって高耐圧とすることができる半導体集積回路装置の入力インターフェイス回路を提供することにある。
【００１１】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置の入力インターフェイス回路によれば、外部入力端子に正極性、または負極性の高電圧が印加された場合でも、その高電圧は、ＶＦ をダイオードの順方向電圧とすると、（電源電圧＋ＶＦ ）、または（グランド電位−ＶＦ ）にクランプされる。
【００１２】
ここで、正極性の高電圧が印加された場合について説明する。電源電圧をＶｃｃ，中間電位をＶＭ ，グランド電位を０Ｖとする。ここで、中間電位とは、グランド電位と電源電圧との間の電位をいう。外部入力端子の電位が０Ｖ〜（ＶＭ −ＶＦ ）の期間は、第３ＮＭＯＳＦＥＴがオンとなり、前記電位が第２ＮＭＯＳＦＥＴのゲートに印加され、そのゲート電位がＶＦ 以上になると第２ＮＭＯＳＦＥＴがオンして、第１ＮＭＯＳＦＥＴもオンとなる。そして、外部入力端子の電位が（ＶＭ −ＶＦ ）に達すると、第３ＮＭＯＳＦＥＴはオフするので、第２ＮＭＯＳＦＥＴのゲートはハイインピーダンスとなりその電位は（ＶＭ −ＶＦ ）に保持されて、第１，第２ＮＭＯＳＦＥＴはオンし続ける。
【００１３】
一方、第３ＰＭＯＳＦＥＴは、外部入力端子の電位が０Ｖ〜（ＶＭ ＋ＶＦ ）の期間はオフしており、前記電位が（ＶＭ ＋ＶＦ ）に達するとオンしてその電位が第１ＰＭＯＳＦＥＴのゲートに印加される。第１ＰＭＯＳＦＥＴは、ゲート電位が（Ｖｃｃ−ＶＦ ）に達するまではオンしており、第２ＰＭＯＳＦＥＴの電源側端子には電源電圧Ｖｃｃが印加される。すると、第２ＰＭＯＳＦＥＴがオンするので、内部入力端子には電源電圧Ｖｃｃが現れる。
【００１４】
そして、外部入力端子の電位が（Ｖｃｃ−ＶＦ ）を超えると、第１ＰＭＯＳＦＥＴはオフする。すると、第２ＰＭＯＳＦＥＴの電源側端子の電位はＶｃｃから低下し、前記電位が（ＶＭ ＋ＶＦ ）を下回ると第２ＰＭＯＳＦＥＴもオフとなる。外部入力端子の電位が（Ｖｃｃ＋ＶＦ ）になると、第１ＰＭＯＳＦＥＴのゲートも同じ電位となって状態は変化しない。従って、第１及び第２ＰＭＯＳＦＥＴがオフ，第１及び第２ＮＭＯＳＦＥＴはオンとなって、内部入力端子の電位は０Ｖとなる。
【００１５】
最終的に、各ＦＥＴのゲート酸化膜に印加される電圧は、以下のようになる。（尚、便宜上、電源側の端子をソース，グランド側の端子をドレインとする）
第１ＰＭＯＳＦＥＴ
ゲート−ソース間 ：（Ｖｃｃ＋ＶＦ ）−Ｖｃｃ＝ＶＦ
ゲート−ドレイン間：（Ｖｃｃ＋ＶＦ ）−（Ｖｃｃ−ＶＦ ）＝２ＶＦ
第２ＰＭＯＳＦＥＴ
ゲート−ソース間 ：Ｖｃｃ−ＶＦ −ＶＭ
ゲート−ドレイン間：ＶＭ −０Ｖ＝ＶＭ
第３ＰＭＯＳＦＥＴ ：（Ｖｃｃ＋ＶＦ ）−ＶＭ
第１ＮＭＯＳＦＥＴ ：ＶＭ −０Ｖ＝ＶＭ
第２ＮＭＯＳＦＥＴ ：ＶＭ −ＶＦ −０Ｖ＝ＶＭ −ＶＦ
第３ＮＭＯＳＦＥＴ
ゲート−ソース間 ：（Ｖｃｃ＋ＶＦ ）−ＶＭ
ゲート−ドレイン間：ＶＭ −（ＶＭ −ＶＦ ）＝ＶＦ
【００１６】
また、外部入力端子に負極性の高電圧が印加された場合について説明する。外部入力端子の電位がＶｃｃから０Ｖにかけて低下して行くと、それに伴って第３ＰＭＯＳＦＥＴの電源側端子の電位及び第１ＰＭＯＳＦＥＴのゲート電位が低下し、その電位が（Ｖｃｃ−ＶＦ ）に達すると第１ＰＭＯＳＦＥＴはオンとなり、第２ＰＭＯＳＦＥＴの電源側端子にＶｃｃが印加される。すると、第２ＰＭＯＳＦＥＴもオンとなる。この時、第３ＰＭＯＳＦＥＴはオフとなり、第１ＰＭＯＳＦＥＴのゲートはハイインピーダンスとなってその電位は（Ｖｃｃ−ＶＦ ）に維持されるので、第１，第２ＰＭＯＳＦＥＴはオンし続ける。
【００１７】
一方、第３ＮＭＯＳＦＥＴは、外部入力端子の電位が（ＶＭ −ＶＦ ）以下になるとオンとなり、第２ＮＭＯＳＦＥＴのゲートに前記電位が印加され、第２ＮＭＯＳＦＥＴもオンとなる。そして、外部入力端子の電位がＶＦ 以下になると、第２ＮＭＯＳＦＥＴはオフとなり、その内部入力端子側の電位は０Ｖから上昇する。そして、前記電位が（ＶＭ −ＶＦ ）に達すると第１ＮＭＯＳＦＥＴもオフとなり、外部入力端子の電位が（−ＶＦ ）に低下すると、第２ＮＭＯＳＦＥＴのゲート電位も（−ＶＦ ）となる。従って、第１及び第２ＰＭＯＳＦＥＴがオン，第１及び第２ＮＭＯＳＦＥＴはオフとなり、内部入力端子の電位はＶｃｃとなる。
【００１８】
最終的に、各ＦＥＴのゲート酸化膜に印加される電圧は、以下のようになる。
第１ＰＭＯＳＦＥＴ ：Ｖｃｃ−（Ｖｃｃ−ＶＦ ）＝ＶＦ
第２ＰＭＯＳＦＥＴ ：Ｖｃｃ−ＶＭ
第３ＰＭＯＳＦＥＴ
ゲート−ソース間 ：Ｖｃｃ−ＶＦ −ＶＭ
ゲート−ドレイン間：ＶＭ −（−ＶＦ ）＝ＶＭ ＋ＶＦ
第１ＮＭＯＳＦＥＴ
ゲート−ソース間 ：Ｖｃｃ−ＶＭ
ゲート−ドレイン間：ＶＭ −（ＶＭ −ＶＦ ）＝ＶＦ
第２ＮＭＯＳＦＥＴ
ゲート−ソース間 ：ＶＭ −ＶＦ −（−ＶＦ ）＝ＶＭ
ゲート−ドレイン間：０−ＶＦ ＝−ＶＦ
第３ＮＭＯＳＦＥＴ ：ＶＭ −（−ＶＦ ）＝ＶＭ ＋ＶＦ
【００１９】
以上のように、外部入力端子に正極性、または負極性の高電圧が印加され、その電圧が（Ｖｃｃ＋ＶＦ ）、または（−ＶＦ ）にクランプされた場合でも、各ＦＥＴのゲート酸化膜には電源電圧Ｖｃｃを超える電圧が印加されることはない。従って、従来とは異なり、一部のＦＥＴを高耐圧構成とするためにゲート酸化膜を厚く形成するためのプロセスは不要となるので、製造工程やコストを削減することが可能となる。
【００２０】
請求項２記載の半導体集積回路装置の入力インターフェイス回路によれば、２つのダイオードをＭＯＳＦＥＴの寄生ダイオードで構成するので、半導体集積回路装置全体をＣＭＯＳロジックで構成する場合はダイオードを別途形成する必要がなく、工程の増加を抑制することができる。
【００２１】
請求項３記載の半導体集積回路装置の入力インターフェイス回路によれば、２つのダイオードを、第３及び第４ＰＭＯＳＦＥＴの直列回路に形成される寄生ダイオードと、第３及び第４ＮＭＯＳＦＥＴの直列回路に形成される寄生ダイオードとで構成する。従って、第３ＰＭＯＳＦＥＴと第３ＮＭＯＳＦＥＴとを、ダイオードを形成するためのＦＥＴと兼用することができるので、回路規模の増加を抑えることができる。
【００２２】
請求項４記載の半導体集積回路装置の入力インターフェイス回路によれば、例えば、第１及び第２ＰＭＯＳＦＥＴが何れもオフすると、両者の共通接続点はハイインピーダンス状態となる。このようにハイインピーダンスとなっている線路に外部よりＥＳＤ（Ｅｌｅｃｔｒｉｃ Ｓｔａｔｉｃ Ｄｉｓｃｈａｒｇｅ） 等のサージ電圧が印加されると、注入された電荷を逃がす経路が無い場合は、その線路の電位が上昇または下降して破壊に至るおそれがある。また、サージ電圧の印加に限らず、ハイインピーダンス状態の線路に対する電荷のリークによって電位が上昇，或いは下降することも考えられる。
【００２３】
そこで、保護用ＭＯＳＦＥＴを備えて、ハイインピーダンス状態の線路の電位が大きく変動した場合に、その線路の電位が（ＶＭ ＋ＶＦ ），または（ＶＭ −ＶＦ ）に達するとオンさせることで、高電圧の電荷を中間電位の供給側に逃がす経路が形成されるので、各ＦＥＴが破壊することを防止することができる。
【００２４】
請求項５記載の半導体集積回路装置の入力インターフェイス回路によれば、ＰＭＯＳＦＥＴのゲートに印加する中間電位を、ＮＭＯＳＦＥＴのゲートに印加する中間電位よりも低く設定する。従って、ＰＭＯＳＦＥＴをオンさせる場合のソース−ゲート間電圧がより低めに設定されるので、ＰＭＯＳＦＥＴをより確実にオンさせることができる。
【００２５】
【発明の実施の形態】
（第１実施例）
以下、本発明をＣＭＯＳロジックで構成されるマイクロコンピュータの入力インターフェイス回路に適用した場合の第１実施例について図１を参照して説明する。図１は、マイクロコンピュータ（半導体集積回路装置）１１における入力インターフェイス回路１２部分の電気的構成を示すものである。外部より、マイクロコンピュータ（マイコン）１１の入力端子（外部入力端子）１３に伝達された信号は、マイコン１１の内部回路を構成するインバータ１４の入力端子（内部入力端子）１５に伝達されるようになっている。
【００２６】
電源Ｖｃｃと入力端子１５との間には、ＰチャネルＭＯＳＦＥＴ（第１，第２ＰＭＯＳＦＥＴ）１６，１７の直列回路が接続されており、入力端子１５とグランドとの間には、ＮチャネルＭＯＳＦＥＴ（第１，第２ＮＭＯＳＦＥＴ）１８，１９の直列回路が接続されている。
【００２７】
一方、電源Ｖｃｃと入力端子１３との間には、ＰチャネルＭＯＳＦＥＴ２０（第４ＰＭＯＳＦＥＴ）及びＰチャネルＭＯＳＦＥＴ２１（第３ＰＭＯＳＦＥＴ）の直列回路が接続されており、入力端子１３とグランドとの間には、ＮチャネルＭＯＳＦＥＴ２２（第３ＮＭＯＳＦＥＴ）及びＮチャネルＭＯＳＦＥＴ（第４ＮＭＯＳＦＥＴ）２３の直列回路が接続されている。
【００２８】
また、電源Ｖｃｃと入力端子１３との間には、ＦＥＴ２０，２１が形成されることに伴って半導体基板に形成される寄生ダイオード２４が接続されており、入力端子１３とグランドとの間には、ＦＥＴ２２，２３が形成されることに伴って半導体基板に形成される寄生ダイオード２５が接続されている。そして、ＦＥＴ２０のゲートには常時ハイレベル信号が与えられており、ＦＥＴ２３のゲートには常時ロウレベル信号が与えられている（但し、何れも入力インターフェイスとして使用される場合である）。
【００２９】
ＦＥＴ１６のゲートは、ＦＥＴ２０，２１の共通接続点（Ａ点）に接続されており、ＦＥＴ１９のゲートは、ＦＥＴ２２，２３の共通接続点（Ｂ点）に接続されている。電源Ｖｃｃの電圧は５Ｖであり、ＦＥＴ１７，１８，２１及び２２のゲートには、中間電位３Ｖが印加されている。この中間電位３Ｖは、マイコン１１のコア部分が３Ｖ（実際は、３．３Ｖ）で動作するように構成されている場合、その動作用電源として電源Ｖｃｃより生成されるものである。
また、ＦＥＴ１６及び１７の共通接続点をＣ点，ＦＥＴ１８及び１９の共通接続点をＤ点，入力端子１５をＧ点とする。
【００３０】
次に、本実施例の作用について説明する。
＜入力端子１３に正極性の高電圧が印加された場合＞
図１（ａ）は、入力端子１３に正極性の高電圧が印加された場合の各ＦＥＴのＯＮ／ＯＦＦ状態と、各部の電位を示すものである。この場合、高電圧は、ＶＦ （説明を簡単にするため１Ｖとする）をダイオード２４，２５の順方向電圧とすると、（電源電圧＋ＶＦ ）、即ち６Ｖにクランプされる。
【００３１】
以下、入力端子１３の電位が過渡的に上昇する場合について述べる。入力端子１３の電位が０Ｖ〜２Ｖの期間はＦＥＴ２２がオンとなり、その電位がＦＥＴ１９のゲートに印加され、ゲート電位が１Ｖ以上になるとＦＥＴ１９がオンしてＦＥＴ１８もオンとなる。そして、入力端子１３の電位が２Ｖに達するとＦＥＴ２２はオフするので、Ｂ点を含む線路はハイインピーダンス状態となりＦＥＴ１９のゲート電位は２Ｖに保持される。従ってＦＥＴ１８，１９はオンし続ける。
【００３２】
一方、ＦＥＴ２１は、入力端子１３の電位が０Ｖ〜４Ｖの期間はオフしており、その電位が４Ｖに達するとオンする。すると、入力端子１３の電位がＦＥＴ１６のゲートに印加される。ＦＥＴ１６は、ゲート電位が４Ｖに達するまではオンしており、ＦＥＴ１７の電源側端子（Ｃ点）には電源電圧Ｖｃｃ（＝５Ｖ）が印加される。この場合、ＦＥＴ１７はオンしているので、入力端子１５（Ｇ点）には５Ｖが印加される。
【００３３】
そして、入力端子１３の電位が４Ｖを超えるとＦＥＴ１６はオフする。すると、Ｃ点の電位は５Ｖから低下し、その電位が４Ｖを下回るとＦＥＴ１７もオフとなる。入力端子１３の電位が６Ｖになった場合は、ＦＥＴ１６のゲートも同電位となるだけで状態は変化しない。従って、ＦＥＴ１６，１７がオフ，ＦＥＴ１８，１９はオンとなり、入力端子１５（Ｇ点）の電位は０Ｖとなる。
【００３４】
最終的に、各ＦＥＴのゲート酸化膜に印加される電圧は、以下のようになる。

【００３５】
即ち、入力端子１３の電位が６ＶになるとＦＥＴ１６，１７及び２２がオフするが、その時ＦＥＴ１７の電源側端子（Ｃ点）の電位，ＦＥＴ２２のグランド側端子（Ｂ点）の電位は、ゲートに与えられている中間電位との電位差で定まる値に保持されるので、その結果、入力インターフェイス回路１２の各部に生じる電位差を緩和する作用をなす。
【００３６】
＜入力端子１３に負極性の高電圧が印加された場合＞
次に、負極性の高電圧が印加された場合について図１（ｂ）を参照して説明する。入力端子１３に負極性の高電圧が印加されると、その負電圧は、ダイオード２５によって−１Ｖにクランプされる。以下、印加電圧が正常なレベルにある範囲から過渡的に下降する状態について考える。
【００３７】
入力端子１３の電位が５Ｖから０Ｖにかけて低下して行くと、それに伴ってＡ点の電位，即ちＦＥＴ１６のゲート電位が低下し、その電位が４Ｖに達するとＦＥＴ１６はオンとなり、ＦＥＴ１７の電源側端子（Ｃ点）に５Ｖが印加される。すると、ＦＥＴ１７もオンとなる。この時、ＦＥＴ２１はオフとなるので、Ａ点を含む線路はハイインピーダンス状態となってＦＥＴ１６のゲート電位は４Ｖに維持され、ＦＥＴ１６，１７はオンし続ける。
【００３８】
一方、ＦＥＴ２２は、入力端子１３の電位が２Ｖ以下になるとオンとなり、ＦＥＴ１９のゲートに前記電位が印加され、ＦＥＴ１９もオンとなる。そして、入力端子１３の電位が１Ｖ以下になるとＦＥＴ１９はオフとなり、入力端子１５側の電位は０Ｖから上昇する。そして、前記電位が２Ｖに達するとＦＥＴ１８もオフとなり、入力端子１３の電位が−１Ｖに低下するとＦＥＴ１９のゲート電位も−１Ｖとなる。従って、ＦＥＴ１６，１７がオン，ＦＥＴ１８，１９はオフとなり、入力端子１５の電位は５Ｖとなる。
【００３９】
最終的に、各ＦＥＴのゲート酸化膜に印加される電圧は、以下のようになる。

【００４０】
即ち、入力端子１３の電位が−１ＶになるとＦＥＴ１８，１９及び２１がオフするが、その時ＦＥＴ１９の入力端子側（Ｄ点）の電位，ＦＥＴ２１の電源側端子（Ａ点）の電位は、ゲートに与えられている中間電位との電位差で定まる値に保持され、その結果、正極性高電圧の場合と同様に、入力インターフェイス回路１２の各部に生じる電位差を緩和する作用をなしている。
【００４１】
以上のように本実施例によれば、入力端子１３に、正極性の高電圧、または負極性の高電圧が印加された場合はダイオード２４，２５によって電圧を６Ｖ，−１Ｖにクランプし、ＦＥＴ１７，１８，２１及び２２のゲートには中間電位３Ｖを印加しておき、これらのＦＥＴ１７〜２２をそのゲート電位とソース電位との電位差によってオンオフさせるようにした。そして、ＦＥＴ１６，１９のゲートには、ＦＥＴ２１，２２を夫々直列に介して入力端子１３の電位を与えるようにした。
【００４２】
即ち、入力端子１３に正極性、または負極性の高電圧が印加された場合でも、各ＦＥＴのゲート酸化膜には電源電圧５Ｖを超える電圧が印加されることはない。従って、従来とは異なり、一部のＦＥＴを高耐圧構成とするためにゲート酸化膜を厚く形成するためのプロセスは不要となるので、製造工程やコストを従来よりも削減することが可能となる。
【００４３】
また、ダイオード２４，２５を、ＦＥＴ２０及び２１，２２及び２３の寄生ダイオードで構成したので、マイコン１１全体をＣＭＯＳロジックで構成する場合にダイオードを別途形成する必要がなく、工程の増加を抑制することができる。そして、ＦＥＴ２１，２２を、ダイオード２４，２５を形成するためのＦＥＴと兼用することで、回路規模の増加を抑えることができる。
【００４４】
ところで、以上の構成は、見方を変えれば、一定電圧レベルの外部信号を入力するための入力インターフェイスを、前記一定電圧に対してより低い耐圧構造のＦＥＴで構成することを可能にしている。例えば、中間電圧の値を適宜調整することで、５Ｖの外部信号が与えられる入力インターフェイス回路を３．３Ｖ耐圧のＦＥＴによって構成したり、或いは、３．３Ｖの外部信号が与えられる入力インターフェイス回路を、２．５Ｖ耐圧のＦＥＴによって構成することができる。このように、高電圧が印加される可能性がほとんど想定されることがない環境で使用される半導体集積回路装置については、本発明の入力インターフェイス回路を上記のように応用しても良い。
【００４５】
（第２実施例）
図２は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第２実施例では、ＦＥＴ１６のゲートは、ＦＥＴ２１の電源側端子から切り離されており、入力端子１３とＦＥＴ１６のゲートとの間には、ＰチャネルＭＯＳＦＥＴ（第３ＰＭＯＳＦＥＴ）２６が直列に接続されている。同様に、ＦＥＴ１９のゲートはＦＥＴ２２のグランド側端子から切り離されており、入力端子１３とＦＥＴ１９のゲートとの間には、ＮチャネルＭＯＳＦＥＴ（第３ＮＭＯＳＦＥＴ）２７が直列に接続されている。
【００４６】
そして、ＦＥＴ２７のゲートには、ＦＥＴ１８のゲートと共に中間電圧３Ｖが付与されているが、ＦＥＴ２６のゲートには、ＦＥＴ１７のゲートと共に中間電圧１Ｖが付与されている。その他の構成は第１実施例と同様であり、以上が入力インターフェイス回路２８を構成している。
【００４７】
即ち、第２実施例では、ＦＥＴ２１及び２２は第３ＰＭＯＳＦＥＴ，第３ＮＭＯＳＦＥＴとして機能しておらず、これらのＦＥＴは、独立した初段の保護回路として機能するために使用されている。そして、新たに付加されたＦＥＴ２６，２７がＦＥＴ２１，２２に代わって夫々第３ＰＭＯＳＦＥＴ，第３ＮＭＯＳＦＥＴとして機能している。従って、ＦＥＴ２６及び２７による作用は、第１実施例におけるＦＥＴ２１及び２２と基本的に同様である。
【００４８】
但し、ＦＥＴ１７及び２６のゲートには３Ｖよりも低い中間電圧１Ｖが付与されているので、これらのＦＥＴ１７及び２６がターンオン，ターンオフするソース電圧が異なると共に、電源側の構成においてハイインピーダンス状態となった線路で保持される電位が異なる。
【００４９】
即ち、図２（ａ）に示すように、入力端子１３に正極性の高電圧が印加されて６Ｖにクランプされる場合、ＦＥＴ２６は、入力端子１３の電位が２Ｖを超えるとオンするようになり、ＦＥＴ１６のゲート（Ｅ点）には６Ｖが印加される。そして、最終的にＦＥＴ１７がオフした場合、ＦＥＴ１７の電源側端子の電位は２Ｖとなる。また、図２（ｂ）に示すように、入力端子１３に負極性の高電圧が印加されて−１Ｖにクランプされた場合、ＦＥＴ２６がオフした時のＦＥＴ１６のゲート（Ｆ点）電位は２Ｖとなる。
【００５０】
以上のように構成された第２実施例によれば、ＦＥＴ１７及び２６のゲートに３Ｖよりも低い中間電圧１Ｖを与えたことにより、入力端子１３に負極性の高電圧が印加され、ＦＥＴ２６がオフしてハイインピーダンス状態となった時のＦＥＴ１６のゲート電位は２Ｖとなる。即ち、ＦＥＴ１６は、第１実施例の上記ケースでは電源電圧５Ｖとの電位差１Ｖによりオンし続けたのに対して、第２実施例では、電源電圧５Ｖとの電位差３Ｖによってオンし続けるので、ＦＥＴ１６をより確実にオンさせることができる。
【００５１】
（第３実施例）
図３は本発明の第３実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。第３実施例では、ＰチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）２９のソースはそのゲートと共にＦＥＴ１６及び１７の共通接続点に接続されており、ＦＥＴ２９のドレインはＦＥＴ１７のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ （保護用ＭＯＳＦＥＴ）３０のソースはそのゲートと共にＦＥＴ１８及び１９の共通接続点に接続されており、ＦＥＴ３０のドレインはＦＥＴ１８のゲートに接続されている。
【００５２】
また、ＰチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）３１のドレインはそのゲートと共にＦＥＴ２０及び２１の共通接続点に接続されており、ＦＥＴ３１のソースはＦＥＴ２１のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）３２のドレインはそのゲートと共にＦＥＴ２２及び２３の共通接続点に接続されており、ＦＥＴ３２のソースはＦＥＴ２３のゲートに接続されている。以上が入力インターフェイス回路３３を構成している。
【００５３】
次に、第３実施例の作用について説明する。第３実施例において追加されたＦＥＴ２９〜３２は、何れも、ハイインピーダンス状態になった線路にサージ電圧が直接印加されることで電荷が注入されて当該線路の電圧が上昇した場合に、電圧をクランプする作用をなすものである。
【００５４】
即ち、第１実施例の構成である入力インターフェイス回路１２では、図１（ａ）に示す場合のように、入力端子１３に正極性の高電圧が印加されると、ＦＥＴ１６及び１７，ＦＥＴ２２及び２３が何れもオフとなるので、Ｃ点を含む線路とＢ点を含む線路とが何れもハイインピーダンス状態となる。この状態でＢ点を含む線路に正極性のサージ電圧などが直接印加され電荷が注入されると、Ｂ点を含む線路の電位が上昇して各ＦＥＴが破壊されるおそれがある。また、Ｃ点を含む線路に負極性のサージ電圧などが直接印加され電荷が注入されると、Ｃ点を含む線路の電位が負方向に上昇して各ＦＥＴが破壊されるおそれがある。
【００５５】
同様に、第１実施例の構成では、図１（ｂ）に示す場合のように、入力端子１３に負極性のサージ電圧が印加されるとＦＥＴ１８及び１９，ＦＥＴ２０及び２１が何れもオフとなるので、Ｄ点を含む線路とＡ点を含む線路とが何れもハイインピーダンス状態となる。この状態でＡ点を含む線路に負極性のサージ電圧などが直接印加され電荷が注入された場合も、各点を含む線路の電位が負方向に上昇して各ＦＥＴが破壊されるおそれがある。また、Ｄ点を含む線路に正極性のサージ電圧などが直接印加され電荷が注入された場合も、各点を含む線路の電位が正方向に上昇して各ＦＥＴが破壊されるおそれがある。
【００５６】
また、上述のようなサージ電圧が印加される場合に限らず、ハイインピーダンス状態の線路に対する電荷のリークによって、線路の電位が上昇したり下降したりする場合も考えられる。
【００５７】
そこで、第３実施例では、Ｂ点を含む線路の電位が上昇して（３Ｖ＋ＶＦ ）を超えた場合にＦＥＴ３２をオンさせることで、電荷を中間電位３Ｖの供給側に逃がす経路を作り、電位の上昇が４Ｖにとどまるようにクランプさせる。また、Ｃ点を含む線路の電位が下降して（３Ｖ−ＶＦ ）を下回った場合にＦＥＴ２９をオンさせることで、電位の下降が２Ｖにとどまるようにクランプさせる。
【００５８】
また、Ａ点を含む線路の電位が低下して（３Ｖ−ＶＦ ）を下回った場合は、ＦＥＴ３１をオンさせることで、電位の低下が２Ｖにとどまるようにクランプさせる。そして、Ｄ点を含む線路の電位が上昇して低下して（３Ｖ＋ＶＦ ）を上回った場合は、ＦＥＴ３０をオンさせることで、電位の低下が４Ｖにとどまるようにクランプさせる。
【００５９】
以上のように第３実施例によれば、直列接続されている２つのＦＥＴが何れもオフしてハイインピーダンスとなる場合がある線路に保護用のＦＥＴ２９〜３２を備えたので、ハイインピーダンスとなった線路の電位が大きく変動した場合に、各ＦＥＴが破壊されることを防止することができる。
【００６０】
（第４実施例）
図４は本発明の第４実施例を示すものであり、第２，第３実施例と異なる部分についてのみ説明する。第４実施例の構成は、第２実施例の入力インターフェイス回路２８に、第３実施例と同様のＦＥＴ２９〜３２を備えていると共に、更に２つのＦＥＴ（保護用ＭＯＳＦＥＴ）３４，３５を備えたものである。
【００６１】
即ち、ＰチャネルＭＯＳＦＥＴ３４のドレインは、そのゲートと共にＦＥＴ１６のゲートに接続されており、ソースはＦＥＴ１７のゲートに接続されている。また、ＮチャネルＭＯＳＦＥＴ３５のドレインは、そのゲートと共にＦＥＴ１９のゲートに接続されており、ソースはＦＥＴ１８のゲートに接続されている。以上が入力インターフェイス回路３６を構成している。
【００６２】
次に、第４実施例の作用について説明する。ＦＥＴ２９〜３２がなす作用については第３実施例の場合と全く同様であり、単に第２実施例の入力インターフェイス回路２８に適用したものである。
【００６３】
そして、第２実施例の入力インターフェイス回路２８では、ＦＥＴ２６，２７が夫々オフした場合には、点Ｅ，点Ｆを含む線路もハイインピーダンス状態となる。従って、図２（ａ）に示すように、入力端子１３に正極性のサージ電圧が印加され、ＦＥＴ２７がオフしてＦ点を含む線路がハイインピーダンスとなった状態でＦ点を含む線路に正極性のサージ電圧が直接印加され電荷が注入されると、各点を含む線路の電位が上昇して各ＦＥＴが破壊されるおそれがある。
【００６４】
同様に、第２実施例の構成では、図２（ｂ）に示す場合のように、入力端子１３に負極性のサージ電圧が印加されると、ＦＥＴ２６がオフとなるので、Ｅ点を含む線路がハイインピーダンス状態となる。この状態でＥ点を含む線路に負極性のサージ電圧が直接印加され電荷が注入された場合も、各点を含む線路の電位が負方向に上昇して各ＦＥＴが破壊されるおそれがある。
【００６５】
そこで、第４実施例では、Ｆ点を含む線路の電位が上昇して４Ｖを超えた場合にＦＥＴ３５をオンさせることで、電荷を中間電位３Ｖの供給側に逃がす経路を作り、電位の上昇が４Ｖにとどまるようにクランプさせている。また、Ｅ点を含む線路の電位が低下して０Ｖを下回った場合は、ＦＥＴ３４をオンさせることで、電位の低下が０Ｖにとどまるようにクランプさせている。
以上のように第４実施例によれば、第２実施例の構成についても、第３実施例と同様の効果が得られる。
【００６６】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
第２実施例において、ＦＥＴ２１のゲートに与える中間電圧についても、１Ｖに設定しても良い。また、第１実施例においても、ＦＥＴ１７，２１のゲートに与える中間電圧を１Ｖに設定しても良い。
更に、第２実施例において、ＦＥＴ１７，２１のゲートに与える中間電圧を３Ｖに設定しても良い。
ダイオードは、ＭＯＳＦＥＴの寄生ダイオードを利用するものに限らず、ダイオードだけを別途形成しても良い。
また、中間電圧は、３Ｖや１Ｖに限ることなく、
（０Ｖ＋ＶＦ ）≦ＶＭ ≦（Ｖｃｃ−ＶＦ ）
となる範囲で適宜設定すれば良い。
入力端子１３を入出力端子として使用する場合には、ＦＥＴ２０，２３のゲートに内部回路側からの出力信号を与えることで出力トランジスタとして使用すれば良い。
【図面の簡単な説明】
【図１】本発明の第１実施例であり、マイクロコンピュータにおける入力インターフェイス回路部分の電気的構成を示すもので、（ａ）は正極性の高電圧が印加された場合、（ｂ）は負極性の高電圧が印加された場合を示す図
【図２】本発明の第２実施例を示す図１相当図
【図３】本発明の第３実施例を示す図１相当図
【図４】本発明の第４実施例を示す図１相当図
【図５】従来技術を示す図１相当図
【図６】ＦＥＴを構成する半導体装置を模式的に示す断面図であり、（ａ）は通常構成の場合、（ｂ）は高耐圧構成の場合を示す図
【符号の説明】
１１はマイクロコンピュータ（半導体集積回路装置）、１２は入力インターフェイス回路、１３は入力端子（外部入力端子）、１４はインバータ（内部回路）、１５は入力端子（内部入力端子）、１６，１７はＰチャネルＭＯＳＦＥＴ（第１，第２ＰＭＯＳＦＥＴ）、２０，２１はＰチャネルＭＯＳＦＥＴ（第４，第３ＰＭＯＳＦＥ）、２２，２３はＮチャネルＭＯＳＦＥＴ２２（第３，第４ＮＭＯＳＦＥＴ）、２４，２５は寄生ダイオード、２６はＰチャネルＭＯＳＦＥＴ（第３ＰＭＯＳＦＥＴ）、２７はＮチャネルＭＯＳＦＥＴ（第３ＮＭＯＳＦＥＴ）、２８は入力インターフェイス回路、２９はＰチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３０はＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３１はＰチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３２はＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３３は入力インターフェイス回路、３４はＰチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３５はＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３６は入力インターフェイス回路を示す。

Claims (5)

1. 電源と外部入力端子との間及びその外部入力端子とグランドとの間に接続される２つのダイオードと、
   電源と内部回路に接続されている内部入力端子との間に直列接続される第１及び第２ＰＭＯＳＦＥＴと、
   内部入力端子とグランドとの間に直列接続される第１及び第２ＮＭＯＳＦＥＴと、
   前記外部入力端子と前記第１ＰＭＯＳＦＥＴのゲートとの間に直列接続される第３ＰＭＯＳＦＥＴと、
   前記外部入力端子と前記第２ＮＭＯＳＦＥＴのゲートとの間に直列接続される第３ＮＭＯＳＦＥＴとを備え、
   前記第１ＮＭＯＳＦＥＴ及び第２ＰＭＯＳＦＥＴ，並びに前記第３ＰＭＯＳＦＥＴ及び第３ＮＭＯＳＦＥＴのゲートには、電源電圧に対して中間電位となる電圧が印加されることを特徴とする半導体集積回路装置の入力インターフェイス回路。
2. 前記２つのダイオードは、ＭＯＳＦＥＴの寄生ダイオードで構成されていることを特徴とする請求項１記載の半導体集積回路装置の入力インターフェイス回路。
3. 前記外部入力端子と電源との間に、前記第３ＰＭＯＳＦＥＴと共に直列に接続される第４ＰＭＯＳＦＥＴと、
   前記外部入力端子とグランドとの間に前記第３ＮＭＯＳＦＥＴと共に直列に接続される第４ＮＭＯＳＦＥＴとを備え、
   前記第４ＰＭＯＳＦＥＴ及び第４ＮＭＯＳＦＥＴは常時遮断状態となるように構成され、
   前記２つのダイオードは、前記第３及び第４ＰＭＯＳＦＥＴの直列回路に形成される寄生ダイオードと、前記第３及び第４ＮＭＯＳＦＥＴの直列回路に形成される寄生ダイオードとで構成されていることを特徴とする請求項２記載の半導体集積回路装置の入力インターフェイス回路。
4. ゲートが出力側端子の一方に接続され、ハイインピーダンス状態となっている線路に高電圧が印加された場合にオンとなり、その高電圧を前記中間電位供給側に逃がすように作用する複数の保護用ＭＯＳＦＥＴを備えてなることを特徴とする請求項１乃至３の何れかに記載の半導体集積回路装置の入力インターフェイス回路。
5. 前記ＰＭＯＳＦＥＴのゲートに印加する中間電位を、前記ＮＭＯＳＦＥＴのゲートに印加する中間電位よりも低く設定することを特徴とする請求項１乃至４の何れかに記載の半導体集積回路装置の入力インターフェイス回路。

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