JP2002043924A - 半導体集積回路装置の入力インターフェイス回路 - Google Patents

Abstract

(57)【要約】 【課題】 高耐圧とするために特別な形成工程を要する
こと無く、通常の形成工程よりなる回路構成によって高
耐圧とすることができる半導体集積回路装置の入力イン
ターフェイス回路を提供する。 【解決手段】 入力端子１３に、正極性、または負極性
の高電圧が印加された場合はダイオード２４，２５によ
ってその電圧を６Ｖ，−１Ｖにクランプし、ＦＥＴ１
７，１８，２１及び２２のゲートには中間電位３Ｖを印
加しておき、これらのＦＥＴ１７〜２２をそのゲート電
位とソース電位との電位差によってオンオフさせる。そ
して、ＦＥＴ１６，１９のゲートには、ＦＥＴ２１，２
２を夫々直列に介して入力端子１３の電位を与える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力端子に電源電
圧以上の高電圧が印加される可能性がある場合に、回路
素子が破壊されることを防止するように構成される半導
体集積回路装置の入力インターフェイス回路に関する。

【０００２】

【従来の技術】図５は、ＣＭＯＳロジックで構成されて
いるＩＣの入力インターフェイス回路であり、特に、高
電圧の印加が想定される場合に高耐圧構成とした例を示
すものである。入力端子１には、初段に配置されたＰチ
ャネルＭＯＳＦＥＴ２及びＮＭＯＳＦＥＴ３のドレイン
が共通に接続されており、これらのＦＥＴ２，３のゲー
トはハイレベル，ロウレベルに夫々固定されている（但
し、入力インターフェイスとして使用される場合）。電
源側のＦＥＴ２のソース，ドレイン間並びにグランド側
のＦＥＴ３のドレイン，ソース間には寄生ダイオード２
ａ，３ａが形成されている。

【０００３】また、入力端子１には、次段に配置されて
いるＰチャネルＭＯＳＦＥＴ４及びＮＭＯＳＦＥＴ５の
ゲートが共通に接続されており、これらのＦＥＴ４，５
のドレインは、ＩＣの内部回路であるインバータゲート
６の入力端子に接続されている。また、入力端子１に
は、電流制限用の抵抗７が直列に挿入されている。

【０００４】初段に配置されたＦＥＴ２及びＦＥＴ３の
寄生ダイオード２ａ，３ａは、入力端子１に印加された
高電圧をクランプするための保護用素子として利用され
ている。また、ＦＥＴ２，３自体も、入力端子１に夫々
負極性，正極性のサージ電圧が印加された場合にＯＮと
なることで、サージ電圧を電源側，グランド側に吸収さ
せるための保護用素子として機能する。更に、ＦＥＴ
２，３は、各ゲートに内部回路側からの出力信号が与え
られる場合は、出力インターフェイスとしても機能する
ようになっている。

【０００５】斯様に構成される入力インターフェイス回
路は、例えば、車両のＥＣＵ(Electronic Control Uni
t) の入力部などに利用される。即ち、車両のバッテリ
電圧は１２Ｖ〜１４Ｖ程度であり、ＥＣＵの動作用電源
は、そのバッテリ電圧から生成される５Ｖ電源が供給さ
れる。ところが、ＥＣＵに入力される信号は、バッテリ
電圧に等しいレベルを有している。従って、このように
寄生ダイオード２ａ，３ａを利用した保護回路によっ
て、入力端子１に例えばハイレベルの信号（例えば＋１
２Ｖ）が印加された場合は、その信号レベルを電源電圧
＋ＶF （ＶF は、ダイオード２ａの順方向電圧）にクラ
ンプすることでＥＣＵの保護を図っている。この時、グ
ランド側のＦＥＴ３，５のゲート酸化膜には、高電界が
加わるようになる。

【０００６】例えば、電源電圧を５Ｖ，ＶF を１Ｖとす
る。５Ｖ系のＦＥＴのゲート酸化膜厚は、通常１５０オ
ングストローム（１５ｎｍ）程度に形成されるが（図６
（ａ）参照）、これに（電源電圧＋ＶF ）＝６Ｖの電圧
が印加されると、４ＭＶ／ｃｍの電界が加わることにな
る。４ＭＶ／ｃｍの電界は、一般に酸化膜寿命の限界と
考えられており、４ＭＶ／ｃｍ以上の電界が酸化膜に長
時間印加されると確率的に破壊に至る場合がある。

【０００７】そこで、酸化膜の破壊を防止するために、
ＦＥＴ３，５のゲート酸化膜は通常よりも厚く２００オ
ングストローム（２０ｎｍ）程度に形成して、６Ｖ印加
時の電界が３ＭＶ／ｃｍとなるようにしていた（図６
（ｂ）参照）。

【０００８】

【発明が解決しようとする課題】しかしながら、酸化膜
が厚いＦＥＴと薄いＦＥＴとを同一の半導体基板上に形
成するためには、酸化膜を選択的に厚く積むためのガラ
スマスクや追加の工程が必要となる。また、ＦＥＴの酸
化膜厚が異なるとしきい値電圧も異なるので、しきい値
電圧を調整するためにイオン打ち込み工程が別途必要と
なる。

【０００９】更に、グランド電位に差があるようなＩＣ
間で信号の伝送を行うと、入力端子１に負極性の高電圧
が印加される場合も想定される。その場合には、電源側
のＦＥＴ２，４にも高電界が印加されるおそれがあるた
め、同様の対策を行う必要がある。

【００１０】本発明は上記事情に鑑みてなされたもので
あり、その目的は、高耐圧とするために特別な形成工程
を要すること無く、通常の形成工程よりなる回路構成に
よって高耐圧とすることができる半導体集積回路装置の
入力インターフェイス回路を提供することにある。

【００１１】

【課題を解決するための手段】請求項１記載の半導体集
積回路装置の入力インターフェイス回路によれば、外部
入力端子に正極性、または負極性の高電圧が印加された
場合でも、その高電圧は、ＶF をダイオードの順方向電
圧とすると、（電源電圧＋ＶF ）、または（グランド電
位−ＶF ）にクランプされる。

【００１２】ここで、正極性の高電圧が印加された場合
について説明する。電源電圧をＶcc，中間電位をＶM ，
グランド電位を０Ｖとする。ここで、中間電位とは、グ
ランド電位と電源電圧との間の電位をいう。外部入力端
子の電位が０Ｖ〜（ＶM −ＶF ）の期間は、第３ＮＭＯ
ＳＦＥＴがオンとなり、前記電位が第２ＮＭＯＳＦＥＴ
のゲートに印加され、そのゲート電位がＶF 以上になる
と第２ＮＭＯＳＦＥＴがオンして、第１ＮＭＯＳＦＥＴ
もオンとなる。そして、外部入力端子の電位が（ＶM −
ＶF ）に達すると、第３ＮＭＯＳＦＥＴはオフするの
で、第２ＮＭＯＳＦＥＴのゲートはハイインピーダンス
となりその電位は（ＶM −ＶF ）に保持されて、第１，
第２ＮＭＯＳＦＥＴはオンし続ける。

【００１３】一方、第３ＰＭＯＳＦＥＴは、外部入力端
子の電位が０Ｖ〜（ＶM ＋ＶF ）の期間はオフしてお
り、前記電位が（ＶM ＋ＶF ）に達するとオンしてその
電位が第１ＰＭＯＳＦＥＴのゲートに印加される。第１
ＰＭＯＳＦＥＴは、ゲート電位が（Ｖcc−ＶF ）に達す
るまではオンしており、第２ＰＭＯＳＦＥＴの電源側端
子には電源電圧Ｖccが印加される。すると、第２ＰＭＯ
ＳＦＥＴがオンするので、内部入力端子には電源電圧Ｖ
ccが現れる。

【００１４】そして、外部入力端子の電位が（Ｖcc−Ｖ
F ）を超えると、第１ＰＭＯＳＦＥＴはオフする。する
と、第２ＰＭＯＳＦＥＴの電源側端子の電位はＶccから
低下し、前記電位が（ＶM ＋ＶF ）を下回ると第２ＰＭ
ＯＳＦＥＴもオフとなる。外部入力端子の電位が（Ｖcc
＋ＶF ）になると、第１ＰＭＯＳＦＥＴのゲートも同じ
電位となって状態は変化しない。従って、第１及び第２
ＰＭＯＳＦＥＴがオフ，第１及び第２ＮＭＯＳＦＥＴは
オンとなって、内部入力端子の電位は０Ｖとなる。

【００１５】最終的に、各ＦＥＴのゲート酸化膜に印加
される電圧は、以下のようになる。（尚、便宜上、電源
側の端子をソース，グランド側の端子をドレインとす
る） 第１ＰＭＯＳＦＥＴ ゲート−ソース間 ：（Ｖcc＋ＶF ）−Ｖcc＝ＶF ゲート−ドレイン間：（Ｖcc＋ＶF ）−（Ｖcc−ＶF ）
＝２ＶF 第２ＰＭＯＳＦＥＴ ゲート−ソース間 ：Ｖcc−ＶF −ＶM ゲート−ドレイン間：ＶM −０Ｖ＝ＶM 第３ＰＭＯＳＦＥＴ ：（Ｖcc＋ＶF ）−ＶM 第１ＮＭＯＳＦＥＴ ：ＶM −０Ｖ＝ＶM 第２ＮＭＯＳＦＥＴ ：ＶM −ＶF −０Ｖ＝ＶM −ＶF 第３ＮＭＯＳＦＥＴ ゲート−ソース間 ：（Ｖcc＋ＶF ）−ＶM ゲート−ドレイン間：ＶM −（ＶM −ＶF ）＝ＶF

【００１６】また、外部入力端子に負極性の高電圧が印
加された場合について説明する。外部入力端子の電位が
Ｖccから０Ｖにかけて低下して行くと、それに伴って第
３ＰＭＯＳＦＥＴの電源側端子の電位及び第１ＰＭＯＳ
ＦＥＴのゲート電位が低下し、その電位が（Ｖcc−ＶF
）に達すると第１ＰＭＯＳＦＥＴはオンとなり、第２
ＰＭＯＳＦＥＴの電源側端子にＶccが印加される。する
と、第２ＰＭＯＳＦＥＴもオンとなる。この時、第３Ｐ
ＭＯＳＦＥＴはオフとなり、第１ＰＭＯＳＦＥＴのゲー
トはハイインピーダンスとなってその電位は（Ｖcc−Ｖ
F ）に維持されるので、第１，第２ＰＭＯＳＦＥＴはオ
ンし続ける。

【００１７】一方、第３ＮＭＯＳＦＥＴは、外部入力端
子の電位が（ＶM −ＶF ）以下になるとオンとなり、第
２ＮＭＯＳＦＥＴのゲートに前記電位が印加され、第２
ＮＭＯＳＦＥＴもオンとなる。そして、外部入力端子の
電位がＶF 以下になると、第２ＮＭＯＳＦＥＴはオフと
なり、その内部入力端子側の電位は０Ｖから上昇する。
そして、前記電位が（ＶM −ＶF ）に達すると第１ＮＭ
ＯＳＦＥＴもオフとなり、外部入力端子の電位が（−Ｖ
F ）に低下すると、第２ＮＭＯＳＦＥＴのゲート電位も
（−ＶF ）となる。従って、第１及び第２ＰＭＯＳＦＥ
Ｔがオン，第１及び第２ＮＭＯＳＦＥＴはオフとなり、
内部入力端子の電位はＶccとなる。

【００１８】最終的に、各ＦＥＴのゲート酸化膜に印加
される電圧は、以下のようになる。 第１ＰＭＯＳＦＥＴ ：Ｖcc−（Ｖcc−ＶF ）＝ＶF 第２ＰＭＯＳＦＥＴ ：Ｖcc−ＶM 第３ＰＭＯＳＦＥＴ ゲート−ソース間 ：Ｖcc−ＶF −ＶM ゲート−ドレイン間：ＶM −（−ＶF ）＝ＶM ＋ＶF 第１ＮＭＯＳＦＥＴ ゲート−ソース間 ：Ｖcc−ＶM ゲート−ドレイン間：ＶM −（ＶM −ＶF ）＝ＶF 第２ＮＭＯＳＦＥＴ ゲート−ソース間 ：ＶM −ＶF −（−ＶF ）＝ＶM ゲート−ドレイン間：０−ＶF ＝−ＶF 第３ＮＭＯＳＦＥＴ ：ＶM −（−ＶF ）＝ＶM ＋ＶF

【００１９】以上のように、外部入力端子に正極性、ま
たは負極性の高電圧が印加され、その電圧が（Ｖcc＋Ｖ
F ）、または（−ＶF ）にクランプされた場合でも、各
ＦＥＴのゲート酸化膜には電源電圧Ｖccを超える電圧が
印加されることはない。従って、従来とは異なり、一部
のＦＥＴを高耐圧構成とするためにゲート酸化膜を厚く
形成するためのプロセスは不要となるので、製造工程や
コストを削減することが可能となる。

【００２０】請求項２記載の半導体集積回路装置の入力
インターフェイス回路によれば、２つのダイオードをＭ
ＯＳＦＥＴの寄生ダイオードで構成するので、半導体集
積回路装置全体をＣＭＯＳロジックで構成する場合はダ
イオードを別途形成する必要がなく、工程の増加を抑制
することができる。

【００２１】請求項３記載の半導体集積回路装置の入力
インターフェイス回路によれば、２つのダイオードを、
第３及び第４ＰＭＯＳＦＥＴの直列回路に形成される寄
生ダイオードと、第３及び第４ＮＭＯＳＦＥＴの直列回
路に形成される寄生ダイオードとで構成する。従って、
第３ＰＭＯＳＦＥＴと第３ＮＭＯＳＦＥＴとを、ダイオ
ードを形成するためのＦＥＴと兼用することができるの
で、回路規模の増加を抑えることができる。

【００２２】請求項４記載の半導体集積回路装置の入力
インターフェイス回路によれば、例えば、第１及び第２
ＰＭＯＳＦＥＴが何れもオフすると、両者の共通接続点
はハイインピーダンス状態となる。このようにハイイン
ピーダンスとなっている線路に外部よりＥＳＤ(Electri
c Static Discharge) 等のサージ電圧が印加されると、
注入された電荷を逃がす経路が無い場合は、その線路の
電位が上昇または下降して破壊に至るおそれがある。ま
た、サージ電圧の印加に限らず、ハイインピーダンス状
態の線路に対する電荷のリークによって電位が上昇，或
いは下降することも考えられる。

【００２３】そこで、保護用ＭＯＳＦＥＴを備えて、ハ
イインピーダンス状態の線路の電位が大きく変動した場
合に、その線路の電位が（ＶM ＋ＶF ），または（ＶM
−ＶF ）に達するとオンさせることで、高電圧の電荷を
中間電位の供給側に逃がす経路が形成されるので、各Ｆ
ＥＴが破壊することを防止することができる。

【００２４】請求項５記載の半導体集積回路装置の入力
インターフェイス回路によれば、ＰＭＯＳＦＥＴのゲー
トに印加する中間電位を、ＮＭＯＳＦＥＴのゲートに印
加する中間電位よりも低く設定する。従って、ＰＭＯＳ
ＦＥＴをオンさせる場合のソース−ゲート間電圧がより
低めに設定されるので、ＰＭＯＳＦＥＴをより確実にオ
ンさせることができる。

【００２５】

【発明の実施の形態】（第１実施例）以下、本発明をＣ
ＭＯＳロジックで構成されるマイクロコンピュータの入
力インターフェイス回路に適用した場合の第１実施例に
ついて図１を参照して説明する。図１は、マイクロコン
ピュータ（半導体集積回路装置）１１における入力イン
ターフェイス回路１２部分の電気的構成を示すものであ
る。外部より、マイクロコンピュータ（マイコン）１１
の入力端子（外部入力端子）１３に伝達された信号は、
マイコン１１の内部回路を構成するインバータ１４の入
力端子（内部入力端子）１５に伝達されるようになって
いる。

【００２６】電源Ｖccと入力端子１５との間には、Ｐチ
ャネルＭＯＳＦＥＴ（第１，第２ＰＭＯＳＦＥＴ）１
６，１７の直列回路が接続されており、入力端子１５と
グランドとの間には、ＮチャネルＭＯＳＦＥＴ（第１，
第２ＮＭＯＳＦＥＴ）１８，１９の直列回路が接続され
ている。

【００２７】一方、電源Ｖccと入力端子１３との間に
は、ＰチャネルＭＯＳＦＥＴ２０（第４ＰＭＯＳＦＥ
Ｔ）及びＰチャネルＭＯＳＦＥＴ２１（第３ＰＭＯＳＦ
ＥＴ）の直列回路が接続されており、入力端子１３とグ
ランドとの間には、ＮチャネルＭＯＳＦＥＴ２２（第３
ＮＭＯＳＦＥＴ）及びＮチャネルＭＯＳＦＥＴ（第４Ｎ
ＭＯＳＦＥＴ）２３の直列回路が接続されている。

【００２８】また、電源Ｖccと入力端子１３との間に
は、ＦＥＴ２０，２１が形成されることに伴って半導体
基板に形成される寄生ダイオード２４が接続されてお
り、入力端子１３とグランドとの間には、ＦＥＴ２２，
２３が形成されることに伴って半導体基板に形成される
寄生ダイオード２５が接続されている。そして、ＦＥＴ
２０のゲートには常時ハイレベル信号が与えられてお
り、ＦＥＴ２３のゲートには常時ロウレベル信号が与え
られている（但し、何れも入力インターフェイスとして
使用される場合である）。

【００２９】ＦＥＴ１６のゲートは、ＦＥＴ２０，２１
の共通接続点（Ａ点）に接続されており、ＦＥＴ１９の
ゲートは、ＦＥＴ２２，２３の共通接続点（Ｂ点）に接
続されている。電源Ｖccの電圧は５Ｖであり、ＦＥＴ１
７，１８，２１及び２２のゲートには、中間電位３Ｖが
印加されている。この中間電位３Ｖは、マイコン１１の
コア部分が３Ｖ（実際は、３．３Ｖ）で動作するように
構成されている場合、その動作用電源として電源Ｖccよ
り生成されるものである。また、ＦＥＴ１６及び１７の
共通接続点をＣ点，ＦＥＴ１８及び１９の共通接続点を
Ｄ点，入力端子１５をＧ点とする。

【００３０】次に、本実施例の作用について説明する。 ＜入力端子１３に正極性の高電圧が印加された場合＞図
１（ａ）は、入力端子１３に正極性の高電圧が印加され
た場合の各ＦＥＴのＯＮ／ＯＦＦ状態と、各部の電位を
示すものである。この場合、高電圧は、ＶF（説明を簡
単にするため１Ｖとする）をダイオード２４，２５の順
方向電圧とすると、（電源電圧＋ＶF ）、即ち６Ｖにク
ランプされる。

【００３１】以下、入力端子１３の電位が過渡的に上昇
する場合について述べる。入力端子１３の電位が０Ｖ〜
２Ｖの期間はＦＥＴ２２がオンとなり、その電位がＦＥ
Ｔ１９のゲートに印加され、ゲート電位が１Ｖ以上にな
るとＦＥＴ１９がオンしてＦＥＴ１８もオンとなる。そ
して、入力端子１３の電位が２Ｖに達するとＦＥＴ２２
はオフするので、Ｂ点を含む線路はハイインピーダンス
状態となりＦＥＴ１９のゲート電位は２Ｖに保持され
る。従ってＦＥＴ１８，１９はオンし続ける。

【００３２】一方、ＦＥＴ２１は、入力端子１３の電位
が０Ｖ〜４Ｖの期間はオフしており、その電位が４Ｖに
達するとオンする。すると、入力端子１３の電位がＦＥ
Ｔ１６のゲートに印加される。ＦＥＴ１６は、ゲート電
位が４Ｖに達するまではオンしており、ＦＥＴ１７の電
源側端子（Ｃ点）には電源電圧Ｖcc（＝５Ｖ）が印加さ
れる。この場合、ＦＥＴ１７はオンしているので、入力
端子１５（Ｇ点）には５Ｖが印加される。

【００３３】そして、入力端子１３の電位が４Ｖを超え
るとＦＥＴ１６はオフする。すると、Ｃ点の電位は５Ｖ
から低下し、その電位が４Ｖを下回るとＦＥＴ１７もオ
フとなる。入力端子１３の電位が６Ｖになった場合は、
ＦＥＴ１６のゲートも同電位となるだけで状態は変化し
ない。従って、ＦＥＴ１６，１７がオフ，ＦＥＴ１８，
１９はオンとなり、入力端子１５（Ｇ点）の電位は０Ｖ
となる。

【００３４】最終的に、各ＦＥＴのゲート酸化膜に印加
される電圧は、以下のようになる。 ＦＥＴ１６： ６Ｖ−４Ｖ＝２Ｖ， ＦＥＴ１８： ３Ｖ−０Ｖ＝３Ｖ ６Ｖ−５Ｖ＝１Ｖ， ＦＥＴ１７： ３Ｖ−０Ｖ＝３Ｖ， ＦＥＴ１９： ２Ｖ−０Ｖ＝２Ｖ ４Ｖ−３Ｖ＝１Ｖ， ＦＥＴ２１： ６Ｖ−３Ｖ＝３Ｖ， ＦＥＴ２２： ６Ｖ−３Ｖ＝３Ｖ ３Ｖ−１Ｖ＝１Ｖ ＦＥＴ２０： ６Ｖ−５Ｖ＝１Ｖ， ＦＥＴ２３： ２Ｖ−０Ｖ＝２Ｖ ０Ｖ−０Ｖ＝０Ｖ

【００３５】即ち、入力端子１３の電位が６Ｖになると
ＦＥＴ１６，１７及び２２がオフするが、その時ＦＥＴ
１７の電源側端子（Ｃ点）の電位，ＦＥＴ２２のグラン
ド側端子（Ｂ点）の電位は、ゲートに与えられている中
間電位との電位差で定まる値に保持されるので、その結
果、入力インターフェイス回路１２の各部に生じる電位
差を緩和する作用をなす。

【００３６】＜入力端子１３に負極性の高電圧が印加さ
れた場合＞次に、負極性の高電圧が印加された場合につ
いて図１（ｂ）を参照して説明する。入力端子１３に負
極性の高電圧が印加されると、その負電圧は、ダイオー
ド２５によって−１Ｖにクランプされる。以下、印加電
圧が正常なレベルにある範囲から過渡的に下降する状態
について考える。

【００３７】入力端子１３の電位が５Ｖから０Ｖにかけ
て低下して行くと、それに伴ってＡ点の電位，即ちＦＥ
Ｔ１６のゲート電位が低下し、その電位が４Ｖに達する
とＦＥＴ１６はオンとなり、ＦＥＴ１７の電源側端子
（Ｃ点）に５Ｖが印加される。すると、ＦＥＴ１７もオ
ンとなる。この時、ＦＥＴ２１はオフとなるので、Ａ点
を含む線路はハイインピーダンス状態となってＦＥＴ１
６のゲート電位は４Ｖに維持され、ＦＥＴ１６，１７は
オンし続ける。

【００３８】一方、ＦＥＴ２２は、入力端子１３の電位
が２Ｖ以下になるとオンとなり、ＦＥＴ１９のゲートに
前記電位が印加され、ＦＥＴ１９もオンとなる。そし
て、入力端子１３の電位が１Ｖ以下になるとＦＥＴ１９
はオフとなり、入力端子１５側の電位は０Ｖから上昇す
る。そして、前記電位が２Ｖに達するとＦＥＴ１８もオ
フとなり、入力端子１３の電位が−１Ｖに低下するとＦ
ＥＴ１９のゲート電位も−１Ｖとなる。従って、ＦＥＴ
１６，１７がオン，ＦＥＴ１８，１９はオフとなり、入
力端子１５の電位は５Ｖとなる。

【００３９】最終的に、各ＦＥＴのゲート酸化膜に印加
される電圧は、以下のようになる。 ＦＥＴ１６： ５Ｖ−４Ｖ＝１Ｖ， ＦＥＴ１８： ５Ｖ−３Ｖ＝２Ｖ ３Ｖ−２Ｖ＝１Ｖ ＦＥＴ１７： ５Ｖ−３Ｖ＝２Ｖ， ＦＥＴ１９： ２Ｖ＋１Ｖ＝３Ｖ １Ｖ−０Ｖ＝１Ｖ ＦＥＴ２１： ３Ｖ＋１Ｖ＝４Ｖ， ＦＥＴ２２： ３Ｖ＋１Ｖ＝４Ｖ ４Ｖ−３Ｖ＝１Ｖ ＦＥＴ２０： ５Ｖ−４Ｖ＝１Ｖ， ＦＥＴ２３： ０Ｖ＋１Ｖ＝１Ｖ ５Ｖ−５Ｖ＝０Ｖ

【００４０】即ち、入力端子１３の電位が−１Ｖになる
とＦＥＴ１８，１９及び２１がオフするが、その時ＦＥ
Ｔ１９の入力端子側（Ｄ点）の電位，ＦＥＴ２１の電源
側端子（Ａ点）の電位は、ゲートに与えられている中間
電位との電位差で定まる値に保持され、その結果、正極
性高電圧の場合と同様に、入力インターフェイス回路１
２の各部に生じる電位差を緩和する作用をなしている。

【００４１】以上のように本実施例によれば、入力端子
１３に、正極性の高電圧、または負極性の高電圧が印加
された場合はダイオード２４，２５によって電圧を６
Ｖ，−１Ｖにクランプし、ＦＥＴ１７，１８，２１及び
２２のゲートには中間電位３Ｖを印加しておき、これら
のＦＥＴ１７〜２２をそのゲート電位とソース電位との
電位差によってオンオフさせるようにした。そして、Ｆ
ＥＴ１６，１９のゲートには、ＦＥＴ２１，２２を夫々
直列に介して入力端子１３の電位を与えるようにした。

【００４２】即ち、入力端子１３に正極性、または負極
性の高電圧が印加された場合でも、各ＦＥＴのゲート酸
化膜には電源電圧５Ｖを超える電圧が印加されることは
ない。従って、従来とは異なり、一部のＦＥＴを高耐圧
構成とするためにゲート酸化膜を厚く形成するためのプ
ロセスは不要となるので、製造工程やコストを従来より
も削減することが可能となる。

【００４３】また、ダイオード２４，２５を、ＦＥＴ２
０及び２１，２２及び２３の寄生ダイオードで構成した
ので、マイコン１１全体をＣＭＯＳロジックで構成する
場合にダイオードを別途形成する必要がなく、工程の増
加を抑制することができる。そして、ＦＥＴ２１，２２
を、ダイオード２４，２５を形成するためのＦＥＴと兼
用することで、回路規模の増加を抑えることができる。

【００４４】ところで、以上の構成は、見方を変えれ
ば、一定電圧レベルの外部信号を入力するための入力イ
ンターフェイスを、前記一定電圧に対してより低い耐圧
構造のＦＥＴで構成することを可能にしている。例え
ば、中間電圧の値を適宜調整することで、５Ｖの外部信
号が与えられる入力インターフェイス回路を３．３Ｖ耐
圧のＦＥＴによって構成したり、或いは、３．３Ｖの外
部信号が与えられる入力インターフェイス回路を、２．
５Ｖ耐圧のＦＥＴによって構成することができる。この
ように、高電圧が印加される可能性がほとんど想定され
ることがない環境で使用される半導体集積回路装置につ
いては、本発明の入力インターフェイス回路を上記のよ
うに応用しても良い。

【００４５】（第２実施例）図２は本発明の第２実施例
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第２実施例では、ＦＥＴ１６のゲートは、ＦＥ
Ｔ２１の電源側端子から切り離されており、入力端子１
３とＦＥＴ１６のゲートとの間には、ＰチャネルＭＯＳ
ＦＥＴ（第３ＰＭＯＳＦＥＴ）２６が直列に接続されて
いる。同様に、ＦＥＴ１９のゲートはＦＥＴ２２のグラ
ンド側端子から切り離されており、入力端子１３とＦＥ
Ｔ１９のゲートとの間には、ＮチャネルＭＯＳＦＥＴ
（第３ＮＭＯＳＦＥＴ）２７が直列に接続されている。

【００４６】そして、ＦＥＴ２７のゲートには、ＦＥＴ
１８のゲートと共に中間電圧３Ｖが付与されているが、
ＦＥＴ２６のゲートには、ＦＥＴ１７のゲートと共に中
間電圧１Ｖが付与されている。その他の構成は第１実施
例と同様であり、以上が入力インターフェイス回路２８
を構成している。

【００４７】即ち、第２実施例では、ＦＥＴ２１及び２
２は第３ＰＭＯＳＦＥＴ，第３ＮＭＯＳＦＥＴとして機
能しておらず、これらのＦＥＴは、独立した初段の保護
回路として機能するために使用されている。そして、新
たに付加されたＦＥＴ２６，２７がＦＥＴ２１，２２に
代わって夫々第３ＰＭＯＳＦＥＴ，第３ＮＭＯＳＦＥＴ
として機能している。従って、ＦＥＴ２６及び２７によ
る作用は、第１実施例におけるＦＥＴ２１及び２２と基
本的に同様である。

【００４８】但し、ＦＥＴ１７及び２６のゲートには３
Ｖよりも低い中間電圧１Ｖが付与されているので、これ
らのＦＥＴ１７及び２６がターンオン，ターンオフする
ソース電圧が異なると共に、電源側の構成においてハイ
インピーダンス状態となった線路で保持される電位が異
なる。

【００４９】即ち、図２（ａ）に示すように、入力端子
１３に正極性の高電圧が印加されて６Ｖにクランプされ
る場合、ＦＥＴ２６は、入力端子１３の電位が２Ｖを超
えるとオンするようになり、ＦＥＴ１６のゲート（Ｅ
点）には６Ｖが印加される。そして、最終的にＦＥＴ１
７がオフした場合、ＦＥＴ１７の電源側端子の電位は２
Ｖとなる。また、図２（ｂ）に示すように、入力端子１
３に負極性の高電圧が印加されて−１Ｖにクランプされ
た場合、ＦＥＴ２６がオフした時のＦＥＴ１６のゲート
（Ｆ点）電位は２Ｖとなる。

【００５０】以上のように構成された第２実施例によれ
ば、ＦＥＴ１７及び２６のゲートに３Ｖよりも低い中間
電圧１Ｖを与えたことにより、入力端子１３に負極性の
高電圧が印加され、ＦＥＴ２６がオフしてハイインピー
ダンス状態となった時のＦＥＴ１６のゲート電位は２Ｖ
となる。即ち、ＦＥＴ１６は、第１実施例の上記ケース
では電源電圧５Ｖとの電位差１Ｖによりオンし続けたの
に対して、第２実施例では、電源電圧５Ｖとの電位差３
Ｖによってオンし続けるので、ＦＥＴ１６をより確実に
オンさせることができる。

【００５１】（第３実施例）図３は本発明の第３実施例
を示すものであり、第１実施例と同一部分には同一符号
を付して説明を省略し、以下異なる部分についてのみ説
明する。第３実施例では、ＰチャネルＭＯＳＦＥＴ（保
護用ＭＯＳＦＥＴ）２９のソースはそのゲートと共にＦ
ＥＴ１６及び１７の共通接続点に接続されており、ＦＥ
Ｔ２９のドレインはＦＥＴ１７のゲートに接続されてい
る。また、ＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥ
Ｔ）３０のソースはそのゲートと共にＦＥＴ１８及び１
９の共通接続点に接続されており、ＦＥＴ３０のドレイ
ンはＦＥＴ１８のゲートに接続されている。

【００５２】また、ＰチャネルＭＯＳＦＥＴ（保護用Ｍ
ＯＳＦＥＴ）３１のドレインはそのゲートと共にＦＥＴ
２０及び２１の共通接続点に接続されており、ＦＥＴ３
１のソースはＦＥＴ２１のゲートに接続されている。ま
た、ＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）３
２のドレインはそのゲートと共にＦＥＴ２２及び２３の
共通接続点に接続されており、ＦＥＴ３２のソースはＦ
ＥＴ２３のゲートに接続されている。以上が入力インタ
ーフェイス回路３３を構成している。

【００５３】次に、第３実施例の作用について説明す
る。第３実施例において追加されたＦＥＴ２９〜３２
は、何れも、ハイインピーダンス状態になった線路にサ
ージ電圧が直接印加されることで電荷が注入されて当該
線路の電圧が上昇した場合に、電圧をクランプする作用
をなすものである。

【００５４】即ち、第１実施例の構成である入力インタ
ーフェイス回路１２では、図１（ａ）に示す場合のよう
に、入力端子１３に正極性の高電圧が印加されると、Ｆ
ＥＴ１６及び１７，ＦＥＴ２２及び２３が何れもオフと
なるので、Ｃ点を含む線路とＢ点を含む線路とが何れも
ハイインピーダンス状態となる。この状態でＢ点を含む
線路に正極性のサージ電圧などが直接印加され電荷が注
入されると、Ｂ点を含む線路の電位が上昇して各ＦＥＴ
が破壊されるおそれがある。また、Ｃ点を含む線路に負
極性のサージ電圧などが直接印加され電荷が注入される
と、Ｃ点を含む線路の電位が負方向に上昇して各ＦＥＴ
が破壊されるおそれがある。

【００５５】同様に、第１実施例の構成では、図１
（ｂ）に示す場合のように、入力端子１３に負極性のサ
ージ電圧が印加されるとＦＥＴ１８及び１９，ＦＥＴ２
０及び２１が何れもオフとなるので、Ｄ点を含む線路と
Ａ点を含む線路とが何れもハイインピーダンス状態とな
る。この状態でＡ点を含む線路に負極性のサージ電圧な
どが直接印加され電荷が注入された場合も、各点を含む
線路の電位が負方向に上昇して各ＦＥＴが破壊されるお
それがある。また、Ｄ点を含む線路に正極性のサージ電
圧などが直接印加され電荷が注入された場合も、各点を
含む線路の電位が正方向に上昇して各ＦＥＴが破壊され
るおそれがある。

【００５６】また、上述のようなサージ電圧が印加され
る場合に限らず、ハイインピーダンス状態の線路に対す
る電荷のリークによって、線路の電位が上昇したり下降
したりする場合も考えられる。

【００５７】そこで、第３実施例では、Ｂ点を含む線路
の電位が上昇して（３Ｖ＋ＶF ）を超えた場合にＦＥＴ
３２をオンさせることで、電荷を中間電位３Ｖの供給側
に逃がす経路を作り、電位の上昇が４Ｖにとどまるよう
にクランプさせる。また、Ｃ点を含む線路の電位が下降
して（３Ｖ−ＶF ）を下回った場合にＦＥＴ２９をオン
させることで、電位の下降が２Ｖにとどまるようにクラ
ンプさせる。

【００５８】また、Ａ点を含む線路の電位が低下して
（３Ｖ−ＶF ）を下回った場合は、ＦＥＴ３１をオンさ
せることで、電位の低下が２Ｖにとどまるようにクラン
プさせる。そして、Ｄ点を含む線路の電位が上昇して低
下して（３Ｖ＋ＶF ）を上回った場合は、ＦＥＴ３０を
オンさせることで、電位の低下が４Ｖにとどまるように
クランプさせる。

【００５９】以上のように第３実施例によれば、直列接
続されている２つのＦＥＴが何れもオフしてハイインピ
ーダンスとなる場合がある線路に保護用のＦＥＴ２９〜
３２を備えたので、ハイインピーダンスとなった線路の
電位が大きく変動した場合に、各ＦＥＴが破壊されるこ
とを防止することができる。

【００６０】（第４実施例）図４は本発明の第４実施例
を示すものであり、第２，第３実施例と異なる部分につ
いてのみ説明する。第４実施例の構成は、第２実施例の
入力インターフェイス回路２８に、第３実施例と同様の
ＦＥＴ２９〜３２を備えていると共に、更に２つのＦＥ
Ｔ（保護用ＭＯＳＦＥＴ）３４，３５を備えたものであ
る。

【００６１】即ち、ＰチャネルＭＯＳＦＥＴ３４のドレ
インは、そのゲートと共にＦＥＴ１６のゲートに接続さ
れており、ソースはＦＥＴ１７のゲートに接続されてい
る。また、ＮチャネルＭＯＳＦＥＴ３５のドレインは、
そのゲートと共にＦＥＴ１９のゲートに接続されてお
り、ソースはＦＥＴ１８のゲートに接続されている。以
上が入力インターフェイス回路３６を構成している。

【００６２】次に、第４実施例の作用について説明す
る。ＦＥＴ２９〜３２がなす作用については第３実施例
の場合と全く同様であり、単に第２実施例の入力インタ
ーフェイス回路２８に適用したものである。

【００６３】そして、第２実施例の入力インターフェイ
ス回路２８では、ＦＥＴ２６，２７が夫々オフした場合
には、点Ｅ，点Ｆを含む線路もハイインピーダンス状態
となる。従って、図２（ａ）に示すように、入力端子１
３に正極性のサージ電圧が印加され、ＦＥＴ２７がオフ
してＦ点を含む線路がハイインピーダンスとなった状態
でＦ点を含む線路に正極性のサージ電圧が直接印加され
電荷が注入されると、各点を含む線路の電位が上昇して
各ＦＥＴが破壊されるおそれがある。

【００６４】同様に、第２実施例の構成では、図２
（ｂ）に示す場合のように、入力端子１３に負極性のサ
ージ電圧が印加されると、ＦＥＴ２６がオフとなるの
で、Ｅ点を含む線路がハイインピーダンス状態となる。
この状態でＥ点を含む線路に負極性のサージ電圧が直接
印加され電荷が注入された場合も、各点を含む線路の電
位が負方向に上昇して各ＦＥＴが破壊されるおそれがあ
る。

【００６５】そこで、第４実施例では、Ｆ点を含む線路
の電位が上昇して４Ｖを超えた場合にＦＥＴ３５をオン
させることで、電荷を中間電位３Ｖの供給側に逃がす経
路を作り、電位の上昇が４Ｖにとどまるようにクランプ
させている。また、Ｅ点を含む線路の電位が低下して０
Ｖを下回った場合は、ＦＥＴ３４をオンさせることで、
電位の低下が０Ｖにとどまるようにクランプさせてい
る。以上のように第４実施例によれば、第２実施例の構
成についても、第３実施例と同様の効果が得られる。

【００６６】本発明は上記し且つ図面に記載した実施例
にのみ限定されるものではなく、次のような変形または
拡張が可能である。第２実施例において、ＦＥＴ２１の
ゲートに与える中間電圧についても、１Ｖに設定しても
良い。また、第１実施例においても、ＦＥＴ１７，２１
のゲートに与える中間電圧を１Ｖに設定しても良い。更
に、第２実施例において、ＦＥＴ１７，２１のゲートに
与える中間電圧を３Ｖに設定しても良い。ダイオード
は、ＭＯＳＦＥＴの寄生ダイオードを利用するものに限
らず、ダイオードだけを別途形成しても良い。また、中
間電圧は、３Ｖや１Ｖに限ることなく、 （０Ｖ＋ＶF ）≦ＶM ≦（Ｖcc−ＶF ） となる範囲で適宜設定すれば良い。入力端子１３を入出
力端子として使用する場合には、ＦＥＴ２０，２３のゲ
ートに内部回路側からの出力信号を与えることで出力ト
ランジスタとして使用すれば良い。

【図面の簡単な説明】

【図１】本発明の第１実施例であり、マイクロコンピュ
ータにおける入力インターフェイス回路部分の電気的構
成を示すもので、（ａ）は正極性の高電圧が印加された
場合、（ｂ）は負極性の高電圧が印加された場合を示す
図

【図２】本発明の第２実施例を示す図１相当図

【図３】本発明の第３実施例を示す図１相当図

【図４】本発明の第４実施例を示す図１相当図

【図５】従来技術を示す図１相当図

【図６】ＦＥＴを構成する半導体装置を模式的に示す断
面図であり、（ａ）は通常構成の場合、（ｂ）は高耐圧
構成の場合を示す図

【符号の説明】

１１はマイクロコンピュータ（半導体集積回路装置）、
１２は入力インターフェイス回路、１３は入力端子（外
部入力端子）、１４はインバータ（内部回路）、１５は
入力端子（内部入力端子）、１６，１７はＰチャネルＭ
ＯＳＦＥＴ（第１，第２ＰＭＯＳＦＥＴ）、２０，２１
はＰチャネルＭＯＳＦＥＴ（第４，第３ＰＭＯＳＦ
Ｅ）、２２，２３はＮチャネルＭＯＳＦＥＴ２２（第
３，第４ＮＭＯＳＦＥＴ）、２４，２５は寄生ダイオー
ド、２６はＰチャネルＭＯＳＦＥＴ（第３ＰＭＯＳＦＥ
Ｔ）、２７はＮチャネルＭＯＳＦＥＴ（第３ＮＭＯＳＦ
ＥＴ）、２８は入力インターフェイス回路、２９はＰチ
ャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３０はＮ
チャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３１は
ＰチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３２
はＮチャネルＭＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３
３は入力インターフェイス回路、３４はＰチャネルＭＯ
ＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３５はＮチャネルＭ
ＯＳＦＥＴ（保護用ＭＯＳＦＥＴ）、３６は入力インタ
ーフェイス回路を示す。

Claims (5)

【特許請求の範囲】
1. 【請求項１】 電源と外部入力端子との間及びその外部
   入力端子とグランドとの間に接続される２つのダイオー
   ドと、 電源と内部回路に接続されている内部入力端子との間に
   直列接続される第１及び第２ＰＭＯＳＦＥＴと、 内部入力端子とグランドとの間に直列接続される第１及
   び第２ＮＭＯＳＦＥＴと、 前記外部入力端子と前記第１ＰＭＯＳＦＥＴのゲートと
   の間に直列接続される第３ＰＭＯＳＦＥＴと、 前記外部入力端子と前記第２ＮＭＯＳＦＥＴのゲートと
   の間に直列接続される第３ＮＭＯＳＦＥＴとを備え、 前記第１ＮＭＯＳＦＥＴ及び第２ＰＭＯＳＦＥＴ，並び
   に前記第３ＰＭＯＳＦＥＴ及び第３ＮＭＯＳＦＥＴのゲ
   ートには、電源電圧に対して中間電位となる電圧が印加
   されることを特徴とする半導体集積回路装置の入力イン
   ターフェイス回路。
2. 【請求項２】 前記２つのダイオードは、ＭＯＳＦＥＴ
   の寄生ダイオードで構成されていることを特徴とする請
   求項１記載の半導体集積回路装置の入力インターフェイ
   ス回路。
3. 【請求項３】 前記外部入力端子と電源との間に、前記
   第３ＰＭＯＳＦＥＴと共に直列に接続される第４ＰＭＯ
   ＳＦＥＴと、 前記外部入力端子とグランドとの間に前記第３ＮＭＯＳ
   ＦＥＴと共に直列に接続される第４ＮＭＯＳＦＥＴとを
   備え、 前記第４ＰＭＯＳＦＥＴ及び第４ＮＭＯＳＦＥＴは常時
   遮断状態となるように構成され、 前記２つのダイオードは、前記第３及び第４ＰＭＯＳＦ
   ＥＴの直列回路に形成される寄生ダイオードと、前記第
   ３及び第４ＮＭＯＳＦＥＴの直列回路に形成される寄生
   ダイオードとで構成されていることを特徴とする請求項
   ２記載の半導体集積回路装置の入力インターフェイス回
   路。
4. 【請求項４】 ゲートが出力側端子の一方に接続され、
   ハイインピーダンス状態となっている線路に高電圧が印
   加された場合にオンとなり、その高電圧を前記中間電位
   供給側に逃がすように作用する複数の保護用ＭＯＳＦＥ
   Ｔを備えてなることを特徴とする請求項１乃至３の何れ
   かに記載の半導体集積回路装置の入力インターフェイス
   回路。
5. 【請求項５】 前記ＰＭＯＳＦＥＴのゲートに印加する
   中間電位を、前記ＮＭＯＳＦＥＴのゲートに印加する中
   間電位よりも低く設定することを特徴とする請求項１乃
   至４の何れかに記載の半導体集積回路装置の入力インタ
   ーフェイス回路。