CN103187955B - 共栅共源驱动电路 - Google Patents

Abstract

一种驱动电路，包括一个具有设计最大电压V2的开关晶体管和一个具有设计最大电压V1的共栅共源晶体管，其中，所述共栅共源晶体管与所述开关晶体管串联地源漏耦合。所述电路进一步包括一个耦合在中间电压节点和所述共栅共源晶体管的栅极之间的电流源。如果所述驱动电路是一个低侧驱动器，则所述中间电压节点接收一个设定为低于高供电电压Vhigh，并且符合如下条件的中间电压Vmed：a)Vmed＜＝V2和b)Vhigh‑Vmed＜＝V1。如果所述驱动电路是一个高侧驱动器，则所述中间电压节点接收一个设定为低于所述高供电电压，并且符合如下条件的中间电压Vmed：a)Vmed＜＝V1和b)Vhigh‑Vmed＜＝V2。所述电路能够通过高侧驱动器和低侧驱动器的串联耦合配置成一个推挽驱动器。

Description

共栅共源驱动电路

技术领域

本发明涉及低侧、高侧、以及推挽型输出驱动电路，更具体地说，本发明涉及包括至少一个共栅共源晶体管的输出驱动电路。

背景技术

在设计用于消费和汽车电子的硅器件的时候，成本是一个、并且有时候是一个主导性的考虑因素。为达到成本缩减，工艺技术和/或掩模对电路设计者施加了一些熟知的约束。在已知或预期电路曝露于高电压条件的情况下，这些约束经常需要使用低电压元件。例如，对于一个给定的工艺技术和/或掩模，生产具有一定设计最大电压(例如，45V)的元件并不少见。当为高电压(例如，60V)应用设计和生产电路时，成本因素可能需要使用一个工艺技术和/或掩模，使得相应的器件具有一个相对较低的最大电压。当设计一个使用最大电压小于电路应用电压的元件的电路时，必须引起特别的注意，以保证没有个体器件操作在一个电压超过较低最大额定电压的高电压应用中。例如，设计者能够利用多个保护性的齐纳二极管，用来保护包括的MOSFET器件的Vd和Vg。这一解决方法给电路设计增加了复杂性，并且附加的保护性元件不利地增加了电路裸片尺寸。

对电路设计技术领域而言，存在一个如下需求：解决上文指出的复杂性和裸片尺寸问题，同时允许电路设计者使用最大额定电压小于电路电压的元件。

在本专业中众所周知，对于高电压电路提供共栅共源(cascode)器件。该共栅共源器件的栅极连接至一个固定参考电压。该配置的一个问题在于，该共栅共源器件(栅极连接至该供电轨)消除了当激活开关晶体管时，电路支持在输出节点的电压摆动至供电轨电压 这一操作。

对电路设计技术领域而言，存在解决上文的问题的需求。

发明内容

在一种实施方式中，驱动电路包含：一个配置成耦合至负载电路的输出节点，所述负载电路由配置成接收第一参考电压的第一参考电压节点供电；一个具有耦合在输出节点和中间节点之间的源漏路径的第一晶体管；一个具有耦合在中间节点和第二参考电压节点之间的源漏路径的第二晶体管，所述第二参考电压节点配置成接收第二参考电压；以及耦合在第一晶体管的栅极和第三参考电压节点之间的电流源，所述第三参考电压节点配置成接收第三参考电压。第二晶体管具有配置成接收开关控制信号的栅极。

在一种实施方式中，第一晶体管具有一个设计最大电压V1，并且第二晶体管具有一个设计最大电压V2。第三参考电压小于或等于V2，并且第一参考电压和第三参考电压之间的差小于或等于V1。

在另一种实施方式中，第一晶体管具有一个设计最大电压V1，并且第二晶体管具有一个设计最大电压V2。第三参考电压小于或等于V1，并且第一参考电压和第三参考电压之间的差小于或等于V2。

在一种实施方式中，驱动电路包含：一个输出节点；一个具有耦合在输出节点和第一中间节点之间的源漏路径的第一晶体管；一个具有耦合在第一中间节点和第一参考电压节点之间的源漏路径的第二晶体管，所述第一参考电压节点配置成接收第一参考电压；一个具有耦合在输出节点和第二中间节点之间的源漏路径的第三晶体管；一个具有耦合在第二节点和第二参考电压节点之间的源漏路径的第四晶体管，所述第二参考电压节点配置成接收第二参考电压；一个耦合在第一晶体管的栅极和第三参考电压节点之间的第一电流源，所述第三参考电压节点配置成接收第三参考电压；以及一个耦合在第三晶体管的栅极和第三参考电压节点之间的第二电流源。第二和第四晶体管具有配置成接收差动开关控制信号的栅极。

在一种实施方式中，第二和第三晶体管均具有一个设计最大电压V1，并且第一和第四晶体管均具有一个设计最大电压V2。第三参考电压小于或等于V2，并且第一参考电压和第三参考电压之间的差小于或等于V1。

在一种实施方式中，驱动电路包含：一个具有设计最大电压V2的开关晶体管；一个具有设计最大电压V1的共栅共源晶体管，该共栅共源晶体管与开关晶体管串联地源漏耦合；以及一个耦合在中间电压节点和共栅共源晶体管的栅极之间的电流源。中间电压节点配置成接收设定在驱动电路低供电电压和高供电电压Vhigh之间的中间电压Vmed；所述中间电压Vmed符合如下条件：a)Vmed＜＝V2和b)Vhigh-Vmed＜＝V1。

在另一种实施方式中，驱动电路包含：一个具有设计最大电压V2的开关晶体管；一个具有设计最大电压V1的共栅共源晶体管，该共栅共源晶体管与开关晶体管串联地源漏耦合；以及一个耦合在中间电压节点和共栅共源晶体管的栅极之间的电流源。中间电压节点配置成接收设定在驱动电路低供电电压和高供电电压Vhigh之间的中间电压Vmed；所述中间电压Vmed符合如下条件：a)Vmed＜＝V1和b)Vhigh-Vmed＜＝V2。

附图说明

为了更好地了解这些实施方式，现在参考仅作为例子的附图，

其中：

图1是一个低侧驱动电路的示意图；

图2是一个高侧驱动电路的示意图；

图3是一个推挽驱动电路的示意图；

图4是一个栅极箝位电路的示意图；

图5是一个栅极箝位电路的示意图；以及

图6是一个栅极箝位电路的示意图。

具体实施方式

现在参考图1，图1表示了一个低侧驱动电路10的示意图。该低侧驱动电路10包括一个开关晶体管(M2)12(n沟道类型的)。晶体管12的源极端耦合至第一参考电压节点14(在该情况下，节点14与低参考电压(例如接地)关联)。晶体管12的漏极端耦合至一个中间节点16。晶体管12的栅极端耦合为接收驱动电路20的输出18处产生的栅极驱动(开关)信号。典型情况下，驱动电路20由一个驱动放大器(用于驱动开关晶体管的本专业熟知的任何合适的配置的)形成，该驱动放大器在输入节点22处接收开关控制信号。低侧驱动电路10进一步包括一个共栅共源晶体管(M1)24(也是n沟道类型的)。晶体管24的源极端耦合至中间节点16。因此，晶体管12的源漏路径与晶体管24的源漏路径串联耦合。晶体管24的漏极端耦合至输出节点26。在输出节点26和第二参考电压节点28(在该情况下，节点28与高参考电压Vhigh相关联，该高参考电压能够向外应用于芯片或者在芯片上从一个低电压生成，例如通过使用一个电荷泵调节器)之间耦合的是一个由低侧驱动电路10驱动的负载(或其它)电路30。因此，晶体管12和晶体管24的源漏路径和负载(或其它)电路30串联耦合。晶体管24的栅极端耦合为接收由电流源(I1)32产生的偏置信号。电流源32耦合在晶体管24的栅极端和中间电压节点34(节点34与中间电压Vmed关联，该中间电压具有一个介于低参考电压和高参考电压之间的值)之间。电流源32能够通过一个适当偏置的(例如通过一个电流镜)p沟道晶体管提供，该p沟道晶体管的源极连接至中间电压节点34，并且其漏极连接至晶体管24的栅极端。低侧驱动电路10进一步包括一个在晶体管24的栅极端和中间节点16之间耦合的栅极箝位电路36。栅极箝位电路36能够，例如，包含一个齐纳二极管(如图4所示)或者多个二极管连接的n沟道晶体管(如图5所示)。

使用给定工艺技术和/或掩模来生产晶体管12和24组件将会导致产生具有特定设计最大电压的器件。晶体管12具有一个设计最大 电压V2，并且晶体管24具有一个设计最大电压V1。电压V2(晶体管12的)和电压V1(晶体管24的)之和必须超过高参考电压(Vhigh)，但是单个的V1和V2均不超过Vhigh。如上文讨论的，中间电压节点34处的中间电压具有一个介于低参考电压与高参考电压之间的值。该中间电压Vmed(能够是一个相对于集成电路芯片外部或内部产生的供电电压)选择为符合下面两个条件：a)Vmed＜＝V2；和b)Vhigh-Vmed＜＝V1。另外，电流源(I1)32设计为一个相对弱偏置，其输出电流小于开关晶体管12的吸收(传导)电流能力。

在操作中，首先考虑通过放大器电路20打开开关晶体管12的情形。在该模式中，假定共栅共源晶体管24的漏极电压接近低参考电压(如接地)。电流源32接着将其电流输入晶体管24的栅极以及箝位电路36。晶体管24的栅极处的栅极到源极电压通过箝位电路36限制到箝位电压。没有涉及晶体管12和24的过压情况。另外，电流源32提供的电流允许共栅共源晶体管24的栅极处的电压安全向下摆动，并且允许输出节点26处的输出电压中轨到轨摆动。

接下来，考虑通过放大器电路20关闭开关晶体管12的情形。晶体管24源极端处(即中间节点16处)的电压通过栅极箝位电路36、电流发生器32和晶体管12和24的各种泄露电流来确定。中间节点处的电压将接近中间电压Vmed，并且，可以认识到，在该操作点，晶体管12和晶体管24均不会曝露于一个超过它们各自的设计最大电压V2和V1的电压。更确切地说，跨晶体管12的源漏的电压约为小于设计最大电压V2的Vmed，并且跨晶体管24的源漏的电压约为小于设计最大电压V1的Vhigh-Vmed。

现在参考图2，图2表示了一个高侧驱动电路110的示意图。高侧驱动电路110包括一个开关晶体管(M2)112(p沟道类型的)。晶体管112的源源极端耦合至第一参考电压节点114(在该情况下，节点114与高参考电压Vhigh相关联，该高参考电压能够向外应用于芯片或者在芯片上从一个低电压生成，例如通过使用一个电荷泵调节器)。晶体管112的漏漏极端耦合至一个中间节点116。晶体管 112的栅极端耦合为接收在驱动电路120输出118处产生的栅极驱动信号。典型情况下，驱动电路120由一个驱动放大器形成，该驱动放大器在输入节点122处接收开关控制信号。高侧驱动电路110进一步包括一个共栅共源晶体管(M1)124(也是p沟道类型的)。晶体管124的源源极端耦合至中间节点116。因此，晶体管112的源漏路径与晶体管124的源漏路径串联耦合。晶体管124的漏漏极端耦合至输出节点126。在输出节点126和第二参考电压节点128(在该情况下，节点128与低参考电压(例如接地)相关联)之间耦合的是一个由高侧驱动电路110驱动的负载(或其它)电路130。因此，晶体管112和晶体管124的源漏路径和负载(或其它)电路130串联耦合。晶体管124的栅极端耦合至一个由电流源(I1)132产生的偏置信号。电流源132耦合在晶体管124的栅极端和中间电压节点134(节点134与中间电压Vmed相关联，该中间电压具有一个介于低参考电压和高参考电压之间的值)之间。电流源132能够通过一个适当偏置的(例如通过一个电流镜)n沟道晶体管提供，该晶体管的源源极连接至中间电压节点134，并且该晶体管的漏漏极连接至晶体管124的栅极端。高侧驱动电路110进一步包括一个耦合在晶体管124的栅极端和中间节点116之间的栅极箝位电路136。栅极箝位电路136能够，例如，包含一个齐纳二极管(如图4所示)或者多个二极管连接的p沟道晶体管(如图5所示)。

使用给定工艺技术和/或掩模来生产晶体管114和124组件将会导致产生具有特定设计最大电压的器件。晶体管112具有一个设计最大电压V2，并且晶体管124具有一个设计最大电压V1。电压V2(晶体管112的)和电压V1(晶体管124的)之和必须超过高参考电压(Vhigh)，但是单个的V1和V2均不超过Vhigh。如上文讨论的，中间电压节点134处的中间电压具有一个介于低参考电压与高参考电压之间的值。该中间电压Vmed(能够是一个外部或内部生成的供电电压)选择为符合下面两个条件：a)Vmed＜＝V1；和b)Vhigh-Vmed＜＝V2。另外，电流源(I1)132设计为一个相对弱偏置， 其输出电流小于开关晶体管112的源(传导)电流能力。

在操作中，首先考虑通过放大器电路120打开开关晶体管112的情形。在该模式中，假定共栅共源晶体管124的漏极电压接近高参考电压。电流源132接着从晶体管124的栅极以及箝位电路136吸收其电流。晶体管124的栅极处的栅极到源极电压通过箝位电路136限制到箝位电压。没有涉及晶体管112和124过压情况。另外，电流源132提供的电流允许共栅共源晶体管124的栅极处的电压安全向上摆动，并且允许输出节点126处的输出电压中轨到轨摆动。

接下来，考虑通过放大器电路120关闭开关晶体管112的情形。在晶体管124源极端处(即中间节点116处)的电压通过栅极箝位电路136、电流发生器132和晶体管112和124的不同泄露电流来确定。中间节点处的电压接近中间电压Vmed，并且，可以认识到，晶体管112和晶体管124均不会曝露于一个超过它们各自的设计最大电压V2和V1的电压。更确切地说，跨晶体管112的源漏的电压约为小于设计最大电压V2的Vhigh-Vmed，并且跨晶体管124的源漏的电压约为小于设计最大电压V1的Vmed。

现在参考图3，图3表示了一个推挽驱动电路200的示意图。该推挽驱动电路200包括一个高侧驱动电路210，该高侧驱动电路包括一个开关晶体管(M4)212(p沟道类型的)。晶体管212的源极端耦合至第一参考电压节点214(在该情况下，节点214与高参考电压Vhigh相关联，该高参考电压能够向外应用于芯片或者在芯片上从一个低电压生成，例如通过使用一个电荷泵调节器)。晶体管212的漏极端耦合至第一中间节点216。晶体管212的栅极端耦合为接收在差动驱动电路220的正输出218处产生的栅极驱动信号。典型情况下，驱动电路220由一个差动驱动放大器形成，该差动驱动放大器在输入节点222处接收开关控制信号。高侧驱动电路210进一步包括一个共栅共源晶体管(M3)224(也是p沟道类型的)。晶体管224的源极端耦合至中间节点216。因此，晶体管212的源漏路径与晶体管224的源漏路径串联耦合。晶体管224的漏极端耦合至输出 节点226。晶体管224的栅极端耦合至一个由第一电流源(I1)232产生的偏置信号。电流源232耦合在晶体管224的栅极端和中间电压节点234(节点234与中间电压Vmed相关联，该中间电压具有一个介于在第二参考电压节点228处呈现的诸如接地的低参考电压和高参考电压之间的值)之间。电流源232能够通过一个适当偏置的(例如通过一个电流镜)n沟道晶体管提供，该晶体管的源极连接至中间电压节点234，并且该晶体管的漏极连接至晶体管224的栅极端。高侧驱动电路210进一步包括一个耦合在晶体管224的栅极端和中间节点216之间的栅极箝位电路236。栅极箝位电路236能够，例如，包含一个齐纳二极管(如图4所示)或者多个二极管连接的p沟道晶体管(如图5所示)。

推挽驱动电路200进一步包括一个低侧驱动电路310，该低侧驱动电路包括一个开关晶体管(M1)312(n沟道类型的)。晶体管312的源极端耦合至第二参考电压节点228(在该情况下，节点228与低参考电压例如接地相关联)。晶体管312的漏极端耦合至第二中间节点316。晶体管312的栅极端耦合为接收在差动驱动电路220的负输出318处产生的栅极驱动信号。低侧驱动电路310进一步包括一个共栅共源晶体管(M2)324(也是n沟道类型的)。晶体管324的源极端耦合至中间节点316。因此，晶体管312的源漏路径与晶体管324的源漏路径串联耦合。晶体管324的漏极端耦合至输出节点226。晶体管324的栅极端耦合为接收由第二电流源(I2)332产生的偏置信号。电流源332耦合在晶体管324的栅极端和中间电压节点234之间。电流源332能够通过一个适当偏置的(例如通过一个电流镜)p沟道晶体管提供，该晶体管的源极连接至中间电压节点234，并且该晶体管的漏极连接至晶体管324的栅极端。低侧驱动电路310进一步包括一个耦合在晶体管324的栅极端和中间节点316之间的栅极箝位电路336。栅极箝位电路336能够，例如，包含一个齐纳二极管(如图4所示)或者多个二极管连接的n沟道晶体管(如图5所示)。

使用给定工艺技术和/或掩模来生产晶体管212、224、312和324组件将会导致产生具有特定设计最大电压的器件。晶体管212具有一个设计最大电压V1，晶体管224具有一个设计最大电压V2，晶体管312具有一个设计最大电压V2，并且晶体管324具有一个设计最大电压V1。电压V2(晶体管224和312的)和电压V1(晶体管212和324的)之和必须超过高参考电压(Vhigh)，但是单个V1和V2均不超过Vhigh。如上文讨论的，中间电压节点234处的中间电压具有一个介于低参考电压与高参考电压之间的值。该中间电压Vmed(能够是一个外部或内部生成的供电电压)选择为符合下面两个条件：a)Vmed＜＝V2；和b)Vhigh-Vmed＜＝V1。另外，电流源232和332设计为一个相对弱偏置，其输出电流小于其各自的开关晶体管212和312的传导电流能力。

本文提出的实施方案在与掩模节省相关的制造方面，相对于原有技术配置具有附加的优点。例如，提出的电路可能需要一个或者两个较少的掩模(根据用到的工艺技术)。对提出的电路的一个公认的缺点涉及到用于电路实施的裸片面积的些许增大，这是因为耦合至共栅共源栅极的电流发生器电路的存在以及其中包含的栅极保护电路。然而，增加的裸片面积在很多情况下可忽略不计，并且这一缺点可通过掩模节省和晶片周期缩短抵消。

利用示例性的和非限制性的例子，前文的描述给出了本发明示例实施方式的一个全面的、告知的描述。然而，对本相关专业的技术人员来说，基于前文的描述，结合对附图和附属权利要求的阅读，不同的修改和改编能够变得很明显。然而，所有这些以及本发明内容的类似修改仍然属于如附属权利要求定义的本发明的范围。

Claims (17)

1.一种驱动电路，包含：

一个输出节点，配置成耦合至负载电路，所述负载电路由配置成接收第一参考电压的第一参考电压节点供电；

一个具有耦合在所述输出节点和中间节点之间的源漏路径的第一晶体管；

一个具有耦合在所述中间节点和第二参考电压节点之间的源漏路径的第二晶体管，所述第二参考电压节点配置成接收第二参考电压，其中所述第二晶体管具有一个配置成接收开关控制信号的栅极；

一个耦合在所述第一晶体管的栅极和第三参考电压节点之间的电流源，所述第三参考电压节点配置成接收第三参考电压；以及

一个耦合在所述第一晶体管的栅极和源极之间的箝位电路，所述箝位电路配置成在由所述开关控制信号打开所述第二晶体管时箝位所述第一晶体管的栅极到源极电压。

2.根据权利要求1中所述的电路，

其中所述第一晶体管具有一个设计最大电压V1；

其中所述第二晶体管具有一个设计最大电压V2；以及

其中所述第三参考电压小于或等于V2，并且所述第一参考电压和所述第三参考电压之间的差小于或等于V1。

3.根据权利要求1中所述的电路，其中所述第一晶体管和所述第二晶体管是n沟道晶体管，并且所述第一参考电压高于所述第二参考电压。

4.根据权利要求1中所述的电路，其中所述电流源具有一个小于所述第二晶体管的导通电流值的输出电流值。

5.根据权利要求1中所述的电路，

其中所述第一晶体管具有一个设计最大电压V1；

其中所述第二晶体管具有一个设计最大电压V2；以及

其中所述第三参考电压小于或等于V1，并且所述第二参考电压和所述第三参考电压之间的差小于或等于V2。

6.根据权利要求5中所述的电路，其中所述第一晶体管和所述第二晶体管是p沟道晶体管，并且所述第二参考电压高于所述第一参考电压。

7.一种驱动电路，包含：

一个输出节点；

一个具有耦合在所述输出节点和第一中间节点之间的源漏路径的第一晶体管；

一个具有耦合在所述第一中间节点和第一参考电压节点之间的源漏路径的第二晶体管，所述第一参考电压节点配置成接收第一参考电压；

一个具有耦合在所述输出节点和第二中间节点之间的源漏路径的第三晶体管；

一个具有耦合在所述第二中间节点和第二参考电压节点之间的源漏路径的第四晶体管，所述第二参考电压节点配置成接收第二参考电压；

一个耦合在所述第一晶体管的栅极和第三参考电压节点之间的第一电流源，所述第三参考电压节点配置成接收第三参考电压；

一个耦合在所述第三晶体管的栅极和所述第三参考电压节点之间的第二电流源；

一个耦合在所述第一晶体管的栅极和源极之间的第一箝位电路，所述第一箝位电路配置成在打开所述第二晶体管时箝位所述第一晶体管的栅极到源极电压；以及

一个耦合在所述第三晶体管的栅极和源极之间的第二箝位电路，所述第二箝位电路配置成在打开所述第四晶体管时箝位所述第三晶体管的栅极到源极电压，

其中所述第二晶体管和所述第四晶体管具有配置成接收差动开关控制信号的栅极。

8.根据权利要求7中所述的电路，

其中所述第二晶体管和所述第三晶体管均具有一个设计最大电压V1；

其中所述第一晶体管和所述第四晶体管均具有一个设计最大电压V2；

其中所述第三参考电压小于或等于V2，并且所述第一参考电压和所述第三参考电压之间的差小于或等于V1。

9.根据权利要求7中所述的电路，其中所述第一参考电压高于所述第二参考电压。

10.根据权利要求7中所述的电路，其中所述第一晶体管和所述第二晶体管是p沟道晶体管，并且所述第三晶体管和所述第四晶体管是n沟道晶体管。

11.根据权利要求7中所述的电路，其中所述第一电流源具有一个小于所述第二晶体管的导通电流值的输出电流值，以及所述第二电流源具有一个小于所述第四晶体管的导通电流值的输出电流值。

12.一种驱动电路，包含：

一个具有设计最大电压V2的开关晶体管；

一个具有设计最大电压V1的共栅共源晶体管，所述共栅共源晶体管与所述开关晶体管串联地源漏耦合；

一个耦合在中间电压节点和所述共栅共源晶体管的栅极之间的电流源；以及

其中所述中间电压节点配置成接收设定在所述驱动电路的低供电电压和高供电电压Vhigh之间的中间电压Vmed；所述中间电压Vmed符合如下条件：a)Vmed<＝V2和b)Vhigh-Vmed<＝V1。

13.根据权利要求12中所述的驱动电路，其中所述共栅共源晶体管和所述开关晶体管都是n沟道晶体管。

14.根据权利要求12中所述的驱动电路，其中所述电流源具有一个小于所述开关晶体管的导通电流值的输出电流值。

15.一种驱动电路，包含：

一个具有设计最大电压V2的开关晶体管；

一个具有设计最大电压V1的共栅共源晶体管，所述共栅共源晶体管与所述开关晶体管串联地源漏耦合；以及

一个耦合在中间电压节点和所述共栅共源晶体管的栅极之间的电流源；

其中所述中间电压节点配置成接收设定在所述驱动电路的低供电电压和高供电电压Vhigh之间的中间电压Vmed；所述中间电压Vmed符合如下条件：a)Vmed<＝V1和b)Vhigh-Vmed<＝V2。

16.根据权利要求15中所述的驱动电路，其中所述共栅共源晶体管和所述开关晶体管都是p沟道晶体管。

17.根据权利要求15中所述的驱动电路，其中所述电流源具有一个小于所述开关晶体管的导通电流值的输出电流值。