CN107306129A - 集成电路的输出级电路 - Google Patents

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Abstract

本发明公开了一种集成电路的输出级电路，包含二相串接的上开关单元及下开关单元，其串接节点为一输出端；该上开关单元包含二个对接的P型晶体管元件，该下开关单元包含有相互串接的二N型晶体管元件。该二串接的N型晶体管元件的自体二极管构成二个串接的反向二极管，以分担该涌浪测试电压；对接的二个P型晶体管元件的其中一个的自体二极管构成一顺向二极管，另一P型晶体管元件的自体二极管虽为反向二极管，惟其一端连接至高准位电压端，故只需承受该涌浪测试电压及高准位电压之间的电压差，故各该P型及N型晶体管元件的耐受电压小于一涌浪测试电压。

Description

集成电路的输出级电路
技术领域
本发明关于一种集成电路的输出级电路，尤指一种具自我涌浪测试保护的输出级电路。
背景技术
一般集成电路的输出级电路必须通过涌浪测试，以确认该集成电路具有对涌浪耐受的能力。目前输出级电路的涌浪测试包含有三项测试方式：(1)于关闭工作电源下，加入涌浪测试电压；(2)于开启工作电源且输出“1”的逻辑数值下，加入涌浪测试电压；以及(3)于开启工作电源且输出“0”的逻辑数值下，加入涌浪测试电压。
由于集成电路的输出级电路多由PMOS元及NMOS元件的组成，如输出缓冲器、反向器等等；诚如图6所示，为目前集成电路50中常见输出级电路51的电路架构，其主要包含有一上PMOS元件M1及一下NMOS元件M2，该上PMOS元件M1与该下NMOS元件M2串接于该集成电路50的系统电源的高、低准位电压端VGH、VGL之间，其中的串接节点为该输出级电路51的输出端Vout。由于该上PMOS元件M1与该下NMOS元件M2的其栅极分别连接至一第一及第一第二驱动电路61、62，由该第一及第二驱动电路61、62驱动该上PMOS元件M1及该下NMOS元件M2交错导通或关闭，以决定该输出端Vout的电压为系统电源的高准位电压VGH(逻辑数值1)或低准位电压VGL(逻辑数值0)。
由于输出级电路51必须通过涌浪测试，因此该输出级电路51会依据涌浪测试电压Vsurge选择匹配耐受电压的上PMOS元件M1及下NMOS元件M2，以涌浪测试电压为120V为例，该输出级电路51必须使用120V的高耐受电压的上PMOS元件M1及下NMOS元件M2，以顺利通过该涌浪测试。
然而，集成电路使用120V高耐受电压的PMOS或NMOS元件，势必要牺牲元件布局面积；再者，高耐受电压的PMOS或NMOS元件必须使用更多道的制程光罩，制作成本亦相对提高；因此，目前集成电路的输出级电路有必要进一步改良。
发明内容
有鉴于上述集成电路的输出级电路的技术缺陷，本发明主要发明目的提供一种具自我涌浪测试保护的输出级电路，相较现有符合涌浪测试的输出级电路，其半导体布局面积更小，避免使用高耐受电压半导体制程。
欲达上述目的所使用的主要技术手段令该集成电路的输出级电路包含有相串接的一上开关单元及一下开关单元，其串接节点为一输出端；其中：
该上开关单元，系包含有：
一第一P型晶体管元件，其漏极连接至一系统电源的高准位电压端；以及
一第二P型晶体管元件，其源极连接至该第一P型晶体管元件的源极，其栅极与该第一P型晶体管元件的栅极连接并供一第一驱动电路连接；其中各该第一及第二P型晶体管元件的耐受电压小于一涌浪测试电压；
该下开关单元，包含有：
一第一N型晶体管元件，其漏极连接至该第二P型晶体管的漏极，又其栅极连接至一第一切换开关；
一第二N型晶体管元件，其漏极连接至该第一N型晶体管元件的源极，其源极连接至该系统电源的低准位电压端，又其栅极连接至一第二切换开关；其中各该第一及第二P型晶体管元件的耐受电压小于一涌浪测试电压；以及
一第二驱动电路，连接至该第一及第二切换开关，以同时开启或关闭该第一及第二切换开关；以及
一过压监控电路，连接至该高准位电压端及该第一及第二驱动电路，并设定有一临界电压，当该高准位电压端的电压超过该临界电压，即透过该第一及第二驱动电路关闭该第一及第二P型晶体管元件与第一及第二N型晶体管元件不导通。
上述本发明的下开关单元系将二个N型晶体管元件予以串接，故其自体二极管即构成二个串接的反向二极管；如此，当该系统电源关闭或第二驱动电路控制此二N型晶体管元件不导通情况下，将该涌浪测试电压连接至该输出端时，此二串接的反向二极管可分担该涌浪测试电压；而上开关单元则是将二个P型晶体管元件对接(即源极相连接)；如此，当该涌浪测试电压连接至该输出端时，因第二P型晶体管元件的自体二极管构成一顺向二极管，故源极相接的节点电压为接近该涌浪测试电压，惟该第一P型晶体管漏极连接至该高准位电压端，实际上该第一P型晶体管不会直接承受该涌浪测试电压；如此该第一P型晶体管元件即确实可选用低耐受电压的P型晶体管元件，其余第二P型晶体管元件与第一及第二晶体管元件亦同。因此，本发明的输出级电路确实可选择较低耐受电压的晶体管元件，减少半导体布局面积，亦可节省制作成本。
附图说明
图1为本发明一输出级电路的第一较佳实施例的电路图。
图2A及2B为图1于第一测试条件下的电路动作图。
图3A及3B为图1于第二测试条件下的电路动作图。
图4A及4B为图1于第三测试条件下的电路动作图。
图5为本发明一输出级电路的第二较佳实施例的电路图。
图6为既有集成电路的输出级电路的电路图。
其中，附图标记：
10、10’ 输出级电路 11 上开关单元
12 下开关单元 121 第一切换开关
122 第二切换开关 13、13’ 过压监控电路
21 第一驱动电路 22 第二驱动电路
50 集成电路 51 输出级电路
61 第一驱动电路 62 第二驱动电路
具体实施方式
本发明直接针对集成电路的输出级电路进行改良，使其可以耐受电压较小(布局面积较小)的晶体管元件组成，以下谨以多个实施例加以说明本发明的技术内容。
首先请参阅图1所示，为本发明输出级电路10的第一较佳实施例，其包含有一上开关单元11、一下开关单元12及一过压监控电路13；其中该上及下开关单元11、12系串接，且串接节点为该输出级电路10的一输出端Vout。
上述上开关单元11包含有二个相对接的一第一P型晶体管元件MP1及一第二P型晶体管MP2。该第一P型晶体管元件MP1的漏极Dp1连接至一系统电源的高准位电压端VGH，而该第二P型晶体管元件MP2的源极Sp2连接至该第一P型晶体管元件MP1的源极Sp1，该第二P型晶体管MP2的漏极Dp2连接至该输出端Vout，且该第二P型晶体管元件MP2的栅极Gp2与该第一P型晶体管元件MP1的栅极Gp1连接，此一连接节点供一第一驱动电路21连接，由该第一驱动电路21控制该第一及第二P型晶体管元件MP1、MP2同时导通或关闭。由于该第一及第二P型晶体管元件MP1、MP2对接，其源极Sp1与源极Sp2相互连接，如图所示，其二个第一及第二自体二极管D1、D2也同样对接，即该第一及第二自体二极管D1、D2的阴极相互连接，而该第一自体二极管D1的阳极连接至该高准位电压端VGH，该第二自体二极管D2的阳极连接至该输出端Vout。又各该第一及第二P型晶体管元件MP1、MP2的耐受电压小于一涌浪测试电压Vsurge；较佳地，各该第一及第二P型晶体管元件MP1、MP2为PMOS元件，且其耐受电压为该涌浪测试电压Vsurge的一半(如图2B所示)，但不以此为限。
上述下开关单元12包含有二个串接的一第一N型晶体管元件MN1及一第二N型晶体管元件MN2。该第一N型晶体管MN1的漏极Dn1连接至该第二P型晶体管MP2的漏极Dp2及该输出端Vout，又其栅极Gn1透过一第一切换开关121连接至一第二驱动电路22，即该栅极Gn1连接至该第一切换开关121的共同端，该第一切换开关121的二切换端分别连接至该第一N型晶体管MN1的源极Sn1及该第二驱动电路22。该第二N型晶体管元件MN2的漏极Dn2连接至该第一N型晶体管元件MN1的源极Sn1，该第二N型晶体管元件MN2的源极Sn2连接至该系统电源的低准位电压端VGL，又其栅极Gn2透过一第二切换开关122连接至该第二驱动电路22，由该第二驱动电路22同时开启或关闭该第一及第二切换开关121、122，即该栅极Gn2连接至该第二切换开关122的共同端，该第二切换开关122的二切换端系分别连接至该第二N型晶体管MN2的源极Sn2及该第二驱动电路22。
由于该第一及第二N型晶体管元件MN1、MN2串接，如图所示，其二个第三及第四自体二极管D3、D4构成二串接的二极管，即该第三自体二极管D3的阳极连接至该第四自体二极管D4的阴极，而该第三自体二极管D3的阴极连接至该输出端Vout，该第四自体二极管D4的阳极连接至该低准位电压端VGL。又各该第一及第二N型晶体管元件MN1、MN2的耐受电压小于一涌浪测试电压Vsurge；较佳地，各该第一及第二N型晶体管元件为NMOS元件MN1、MN2，且其耐受电压为该涌浪测试电压Vsurge的一半(如图2B所示)，但不以此为限。
上述过压监控电路13连接至该高准位电压端VGH及该第一及第二驱动电路21、22，并设定有一临界电压，当该高准位电压端VGH的电压超过该临界电压，即关闭该第一及第二驱动电路21、22。较佳地，该临界电压设定为该各该晶体管元件的耐受电压；故以本实施例来说，各该晶体管元件的耐受电压及该临界电压为涌浪测试电压的一半。
以下进一步说明前揭输出级电路10的第一较佳实施例的电路动作。
首先请参阅图2A，于系统电源关闭的条件下，该第一驱动电路21驱动该第一及第二P型晶体管元件MP1、MP2导通，该第二驱动电路22驱动该第一及第二N型晶体管元件MN1、MN2不导通。再如图2B所示，此时将该涌浪测试电压Vsurge连接至该输出端Vout，由于第一及第二P型晶体管元件MP1、MP2导通，该高准位电压端VGH的电压会提高，直到大于该过压监控电路13的临界电压，再由该过压监控电路13控制该第一驱动电路21关闭第一及第二P型晶体管元件MP1、MP2不再导通，此时由于该第二P型晶体管元件MP2的第二自体二极管D2为顺向二极管，故不必直接承受过大该涌浪测试电压而有损坏的问题，至于第一P型晶体管元件MP1的高准位电压端VGH已大于临界电压，故其第一自体二极管D1也只要承受该涌浪测试电压Vsurge与该临界电压之间的压差，同样不必直接承受过大的涌浪测试电压Vsurge而损坏的问题。
至于第一及第二N型晶体管元件MN1、MN2此时由第二驱动电路22驱动不导通，且控制该第一及第二切换开关121、122将其栅极Gn1、Gn2分别连接其对应的源极Sn1、Sn2；惟，由于其第三及第四自体二极管D3、D4为二个串接的反向二极管，故可共同分担该涌浪测试电压Vsurge，同样不会受到涌浪测试电压Vsurge而有损坏的问题。
请参阅图3A所示，于系统电源开启(VGH＝60V；VGL＝0V)且该第一驱动电路21驱动该第一及第二P型晶体管元件MP1、MP2导通，而该第二驱动电路22驱动该第一及第二N型晶体管元件MN1、MN2不导通的条件下，该输出端Vout的电压会与该高准位电压端VGH的电压相同，即该输出端Vout输出“1”的逻辑数值。此时，再如图3B所示，将该涌浪测试电压Vsurge连接至该输出端Vout，由于第一及第二P型晶体管元件MP1、MP2导通，该高准位电压端VGH的电压会提高，并超过该过压监控电路13的临界电压，再由该过压监控电路13控制该第一驱动电路21关闭第一及第二P型晶体管元件MP1、MP2不再导通。同样地，由于该第二P型晶体管元件MP2的第二自体二极管D2为顺向二极管，故不会直接承受该涌浪测试电压Vsurge而致生损坏，而该第一P型晶体管元件MP1的高准位电压端VGH已大于临界电压，故其第一自体二极管D1也只要承受该涌浪测试电压Vsurge与该临界电压之间的压差，同样不必直接承受过大的涌浪测试电压Vsurge而损坏的问题。
在此同时，第一及第二N型晶体管元件MN1、MN2与图2B相同均不导通，同样不会受到涌浪测试电压Vsurge而有损坏的问题。
请参阅图4A所示，于系统电源开启且该第二驱动电路22驱动该第一及第二N型晶体管元件MN1、MN2导通，而该第一驱动电路21驱动该第一及第二P型晶体管元件MP1、MP2不导通的条件下，即该第一及第二切换开关121、122将栅极Gn1、Gn2分别连接至该第二驱动电路22，由该第二驱动电路22驱动该第一及第二N型晶体管元件MN1、MN2导通；此时，该输出端Vout电压会与该低准位电压端VGL的电压相同，即该输出端输出“0”的逻辑数值。再如图4B所示，将该涌浪测试电压Vsurge连接至该输出端Vout，该高准位电压端VGH的电压会提高，并超过该过压监控电路13的临界电压，再由该过压监控电路13控制该第二驱动电路22控制第一及第二切换关闭121、122，将该第一及第二N型晶体管元件MN1、MN2的栅极Gn1、Gn2连接至其对应的源极Sn1、Sn2，使该第一及第二N型晶体管元件MN1、MN2不再导通，由其第三及第四自体二极管D3、D4为二个串接的反向二极管分担该涌浪测试电压。
在此同时，该第一及第二P型晶体管MP1、MP2并不导通，故该第二P型晶体管元件MP2的第二自体二极管D2为顺向二极管，不会直接承受该涌浪测试电压Vsurge而致生损坏，而该第一P型晶体管元件MP1的高准位电压端VGH已大于临界电压，故其第一自体二极管D1也只要承受该涌浪测试电压Vsurge与该临界电压之间的压差，同样不必直接承受过大的涌浪测试电压Vsurge而遭损坏。
请参阅图5所示，为本发明输出级电路10’的第二较佳实施例，其与图1所示的第一较佳实施例大致相同，惟该过压监控电路13’系连接至该第一及第二P型晶体管元件MP1、MP2的源极Sp1、S2p连接点及该第一及第二驱动电路21、22，由于该第二自体二极管D2为一顺向二极管，因此，当如图2B及图3B所示状态下在该输出端Vout产生该涌浪测试电压Vsurge时，该过压监控电路13’即可控制该第一驱动单元21关闭该第一及第二P型晶体管元件MP1、MP2不导通，而当如图4B所示状态下在该输出端Vout产生该涌浪测试电压Vsurge时，即可控制该第二驱动单元22关闭该第一及第二N型晶体管元件MN1、MN2不导通，并控制该第一及第二切换开121、122将第一及第二N型晶体管元件MN1、MN2的栅极Gn1、Gn2分别连接至对应的源极Sn1、Sn2。
综上所述，本发明的下开关单元将二个N型晶体管元件予以串接，故其自体二极管即构成二个串接的反向二极管；如此，当该系统电源关闭或第二驱动电路控制此二N型晶体管元件不导通情况下，将该涌浪测试电压连接至该输出端时，此二串接的反向二极管可分担该涌浪测试电压；而上开关单元则是将二个P型晶体管元件对接(即源极相连接)；如此，当该涌浪测试电压连接至该输出端时，因第二P型晶体管元件的自体二极管构成一顺向二极管，故源极相接的节点电压为接近该涌浪测试电压，惟该第一P型晶体管漏极连接至该高准位电压端，实际上该第一P型晶体管不会直接承受该涌浪测试电压；如此该第一P型晶体管元件即确实可选用低耐受电压的P型晶体管元件，其余第二P型晶体管元件与第一及第二晶体管元件亦同。因此，本发明的输出级电路确实可选择较低耐受电压的晶体管元件，减少半导体布局面积，亦可节省制作成本。
以上所述仅是本发明的实施例而已，并非对本发明做任何形式上的限制，虽然本发明已以实施例公开如上，但而并非用以限定本发明，任何所属技术领域的技术人员，在不脱离本发明技术方案的范围内，当可利用上述公开的技术内容作出些许更动或修改为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修改，均仍属于本发明技术方案的保护范围内。

Claims (10)

1.一种集成电路的输出级电路，其特征在于，包括：
一上开关单元，包含有：
一第一P型晶体管元件，其漏极连接至一系统电源的高准位电压端；以及
一第二P型晶体管元件，其源极连接至该第一P型晶体管元件的源极，其栅极与该第一P型晶体管元件的栅极连接并供一第一驱动电路连接；其中各该第一及第二P型晶体管元件的耐受电压小于一涌浪测试电压；
一下开关单元，连接至该上开关单元，其连接节点为一输出端；且该下开关单元包含有：
一第一N型晶体管元件，其漏极连接至该第二P型晶体管的漏极，又其栅极连接至一第一切换开关；
一第二N型晶体管元件，其漏极连接至该第一N型晶体管元件的源极，其源极连接至该系统电源的低准位电压端，又其栅极连接至一第二切换开关；其中各该第一及第二P型晶体管元件的耐受电压小于一涌浪测试电压；以及
一第二驱动电路，连接至该第一及第二切换开关，以同时开启或关闭该第一及第二切换开关；以及
一过压监控电路，连接至该高准位电压端及该第一及第二驱动电路，并设定有一临界电压，当该高准位电压端的电压超过该临界电压，即透过该第一及第二驱动电路关闭该第一及第二P型晶体管元件与第一及第二N型晶体管元件不导通。
2.如权利要求1所述的集成电路的输出级电路，其特征在于，该临界电压为各该第一及第二P型及N型晶体管元件的耐受电压。
3.如权利要求2所述的集成电路的输出级电路，其特征在于：
该第一切换开关的一共同端连接至该第一N型晶体管元件的栅极，其二切换端则分别连接至该第二驱动电路及该第一N型晶体管元件的源极；
该第二切换开关的一共同端连接至该第二N型晶体管元件的栅极，其二切换端则分别连接至该第二驱动电路及该第二N型晶体管元件的源极；
当第二驱动电路关闭该第一及第二N型晶体管元件不导通时，同时控制该第一及第二切换开关将该第一及第二N型晶体管元件的栅极分别连接至其对应的源极。
4.如权利要求2或3所述的集成电路的输出级电路，其特征在于：
各该第一及第二P型晶体管元件的耐受电压为该涌浪测试电压的一半；
各该第一及第二N型晶体管元件的耐受电压为该涌浪测试电压的一半；
该临界电压为该涌浪测试电压的一半。
5.如权利要求4所述的集成电路的输出级电路，其特征在于：
各该第一及第二P型晶体管元件为PMOS元件；以及
各该第一及第二N型晶体管元件为NMOS元件。
6.一种集成电路的输出级电路，其特征在于，包括：
一上开关单元，包含有：
一第一P型晶体管元件，其漏极连接至一系统电源的高准位电压端；以及
一第二P型晶体管元件，其源极连接至该第一P型晶体管元件的源极，其栅极与该第一P型晶体管元件的栅极连接供一第一驱动电路连接；其中各该第一及第二P型晶体管元件的耐受电压小于一涌浪测试电压；
一下开关单元，连接至该上开关单元，其连接节点为一输出端；且该下开关单元包含有：
一第一N型晶体管元件，其漏极连接至该第二P型晶体管的漏极，又其栅极连接至一第一切换开关；
一第二N型晶体管元件，其漏极连接至该第一N型晶体管元件的源极，其源极连接至该系统电源的低准位电压端，又其栅极连接至一第二切换开关；其中各该第一及第二P型晶体管元件的耐受电压小于一涌浪测试电压；以及
一第二驱动电路，连接至该第一及第二切换开关，以同时开启或关闭该第一及第二切换开关；以及
一过压监控电路，连接至第一及第二P型晶体管元件的源极连接点及该第一及第二驱动电路，并设定有一临界电压，当该第一及第二P型晶体管元件的源极连接点的电压超过该临界电压，即透过该第一及第二驱动电路关闭该第一及第二P型晶体管元件与第一及第二N型晶体管元件不导通。
7.如权利要求6所述的集成电路的输出级电路，其特征在于，该临界电压为各该第一及第二P型及N型晶体管元件的耐受电压。
8.如权利要求7所述的集成电路的输出级电路，其特征在于：
该第一切换开关的一共同端连接至该第一N型晶体管元件的栅极，其二切换端则分别连接至该第二驱动电路及该第一N型晶体管元件的源极；
该第二切换开关的一共同端连接至该第二N型晶体管元件的栅极，其二切换端则分别连接至该第二驱动电路及该第二N型晶体管元件的源极；
当第二驱动电路关闭该第一及第二N型晶体管元件不导通时，同时控制该第一及第二切换开关将该第一及第二N型晶体管元件的栅极分别连接至其对应的源极。
9.如权利要求6或7所述的集成电路的输出级电路，其特征在于：
各该第一及第二P型晶体管元件的耐受电压为该涌浪测试电压的一半；
各该第一及第二N型晶体管元件的耐受电压为该涌浪测试电压的一半；
该临界电压为该涌浪测试电压的一半。
10.如权利要求9所述的集成电路的输出级电路，其特征在于：
各该第一及第二P型晶体管元件为PMOS元件；以及
各该第一及第二N型晶体管元件为NMOS元件。
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