CN111290981A - 通用串行总线控制电路 - Google Patents

通用串行总线控制电路 Download PDF

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Abstract

本发明揭露一种通用串行总线控制电路，通用串行总线包含第一通道配置接脚及第二通道配置接脚。该控制电路包含：一第一晶体管，具有一第一控制端；一第一电阻群，耦接该第一通道配置接脚及该第一晶体管；一第一肖特基二极管，具有一第一端及一第二端，且该第一端耦接该第一控制端；一第二晶体管，具有一第二控制端；一第二电阻群，耦接该第二通道配置接脚及该第二晶体管；以及一第二肖特基二极管，具有一第三端及一第四端，该第三端耦接该第二控制端，该第四端耦接该第一肖特基二极管的该第二端。

Description

通用串行总线控制电路
技术领域
本发明是关于通用串行总线(Universal Serial Bus,USB)，尤其是关于 USB的控制电路。
背景技术
C型通用串行总线(USB Type-C)具有两个通道配置(channel configuration)接脚：第一通道配置接脚(以下简称CC1接脚)及第二通道配置接脚(以下简称CC2接脚)。当目标USB设备(例如是主机(host) 或是装置(device))与另一USB设备(装置或是主机)相连接时，目标USB设备可能需由另一USB设备供电(例如目标USB设备为手机，另一 USB设备为电脑)，或是目标USB设备不需由另一USB设备供电(例如目标USB设备为荧幕，另一USB设备为手机)。根据C型USB的规范，对目标USB设备需由另一USB设备供电的情况而言，无电源的目标USB 设备应具有将CC1接脚及/或CC2接脚的电位拉低至一预设值以下的能力；对目标USB设备不需由另一USB设备供电的情况而言，目标USB 设备则不应拉低CC1接脚及/或CC2接脚的电位。
习知的C型USB的控制电路独立控制CC1接脚及CC2接脚，也就是说USB控制晶片有两个接脚分别控制CC1接脚及CC2接脚，造成控制晶片的电路面积及成本增加。再者，CC1接脚及CC2接脚共用USB控制晶片的接脚可能导致各别的看入电阻值不符合C型USB的规范。因此，本发明提出一种USB的控制电路。
发明内容
鉴于先前技术的不足，本发明的一目的在于提供一种应用于USB的控制电路，以缩小电路面积及降低成本。
本发明揭露一种应用于通用串行总线的控制电路，通用串行总线包含第一通道配置接脚及第二通道配置接脚。该控制电路包含：一第一晶体管，具有一第一控制端；一第一电阻群，耦接该第一通道配置接脚及该第一晶体管；一第一肖特基二极管，具有一第一端及一第二端，且该第一端耦接该第一控制端；一第二晶体管，具有一第二控制端；一第二电阻群，耦接该第二通道配置接脚及该第二晶体管；以及一第二肖特基二极管，具有一第三端及一第四端，该第三端耦接该第二控制端，该第四端耦接该第一肖特基二极管的该第二端。
本发明另揭露一种应用于通用串行总线的控制电路，通用串行总线包含第一通道配置接脚及第二通道配置接脚。该控制电路包含：一第一晶体管，具有一第一控制端；一第一电阻群，耦接该第一通道配置接脚及该第一晶体管；一第三晶体管，具有一第一端及一第二端，且该第一端耦接该第一控制端；一第二晶体管，具有一第二控制端；一第二电阻群，耦接该第二通道配置接脚及该第二晶体管；一第四晶体管，具有一第三端及一第四端，该第三端耦接该第二控制端，且该第四端耦接该第三晶体管的该第二端；以及一偏压电路，耦接该第一通道配置接脚、该第二通道配置接脚、该第三晶体管的该第二端以及该第四晶体管的该第四端。该偏压电路用来根据该第一通道配置接脚及/或该第二通道配置接脚之电压提供一偏压至该第三晶体管的该第二端以及该第四晶体管的该第四端。
本发明的USB控制电路使用单一脚位控制C型USB的CC1接脚及 CC2接脚。相较于传统技术，本发明的USB控制电路除了可以节省成本及电路面积，亦允许分别调整CC1接脚及CC2接脚的输入阻抗。
有关本发明的特征、实作与功效，兹配合图式作实施例详细说明如下。
附图说明
[图1]为本发明USB控制电路的一实施例的电路图；
[图2]为本发明USB控制电路的另一实施例的电路图；以及
[图3]为图2的偏压电路的另一实施例的电路图。
具体实施方式
以下说明内容的技术用语系参照本技术领域的习惯用语，如本说明书对部分用语有加以说明或定义，该部分用语的解释是以本说明书的说明或定义为准。
本发明的揭露内容包含USB控制电路。由于本发明的USB控制电路所包含的部分元件单独而言可能为已知元件，因此在不影响该装置发明的充分揭露及可实施性的前提下，以下说明对于已知元件的细节将予以节略。
图1为本发明USB控制电路的一实施例的电路图。USB控制电路100 为USB控制晶片的一部分，而接脚130为该USB控制晶片的其中一接脚 (亦可视为USB控制电路100的输出/入端)。接脚130为CC1接脚及CC2 接脚共用。USB控制电路100包含电阻群110、晶体管M1、肖特基二极管SD1、电阻群120、晶体管M2以及肖特基二极管SD2。
晶体管M1的控制端(栅极)电连接节点N1，晶体管M1的源极耦接参考电压(例如接地，但不以此为限)。肖特基二极管SD1的阳极电连接节点N1(亦即耦接晶体管M1的控制端)，肖特基二极管SD1的阴极电连接接脚130。电阻群110耦接CC1接脚及晶体管M1，包含电阻R1、电阻R2及电阻R3。电阻R1耦接于CC1接脚及节点N1之间，电阻R2耦接于节点N1与参考电压之间，电阻R3耦接于CC1接脚与晶体管M1的漏极之间。
晶体管M2的控制端(栅极)电连接节点N2，晶体管M2的源极耦接参考电压。肖特基二极管SD2的阳极电连接节点N2(亦即耦接晶体管 M2的控制端)，肖特基二极管SD2的阴极电连接接脚130以及肖特基二极管SD1的阴极。电阻群120耦接CC2接脚及晶体管M2，包含电阻R4、电阻R5及电阻R6。电阻R4耦接于CC2接脚及节点N2之间，电阻R5 耦接于节点N2与参考电压之间，电阻R6耦接于CC2接脚与晶体管M2 的漏极之间。
以下讨论USB控制电路100应用于以下两种设备的操作细节：(1) 需要由另一USB设备供电的USB设备；及(2)不需要由另一USB设备供电的USB设备。
在情况(1)中，接脚130浮接，CC1接脚及/或CC2接脚耦接电压源 (例如3.3V或5V)。电阻R1及电阻R2可以设计为电阻R2的电阻值远大于电阻R1的电阻值(亦即R2＞＞R1，例如R1＝1Mohm、R2＝9Mohm)，因此节点N1的电压大于晶体管M1的临界电压(thresholdvoltage)，使得晶体管M1导通。当晶体管M1导通时，CC1接脚上的电位被拉低，因此另一USB设备得知USB控制电路100所在之USB设备需要电力，进而开始供电。CC2接脚上的操作类似于CC1接脚的操作，故不再赘述。
在情况(2)中，接脚130耦接参考电压，CC1接脚及/或CC2接脚耦接电压源(例如3.3V或5V)。因为节点N1的电压只比接脚130的电压高出约肖特基二极管SD1的顺偏电压(约0.4V)，所以晶体管M1不导通(因为晶体管M1的Vgs≈0.4V小于临界电压Vt＝0.7V)，因此CC1接脚上的电位不会被拉低。CC2接脚上的操作类似于CC1接脚的操作，故不再赘述。
虽然CC1接脚及CC2接脚共用接脚130，但两者仍然被肖特基二极管SD1及肖特基二极管SD2隔离，使得在特定情况下CC1接脚及CC2 接脚不会互相影响。具体而言，假设USB控制电路100不包含肖特基二极管SD1及肖特基二极管SD2，则当CC1接脚及CC2接脚皆耦接电压源且接脚130浮接时，晶体管M1(或晶体管M2)的栅极会经由N1(即N2) →R4(或R1)→R6(或R3)→M2(或M1)的路径放电。因此，肖特基二极管SD1及肖特基二极管SD2具有隔离CC1接脚及CC2接脚的功能，以确保晶体管M1(或M2)在上述的情况下不会被关闭。再者，因为肖特基二极管具有相对小的顺偏电压(相较于一般二极管的0.7V)，所以当接脚130耦接参考电压时(此时晶体管M1及晶体管M2应关闭)，晶体管 M1及晶体管M2不会因为二极管的顺偏电压而误开启。
图2为本发明USB控制电路的另一实施例的电路图。USB控制电路 200为USB控制晶片的一部分，而接脚130为该USB控制晶片的其中一接脚(亦可视为USB控制电路200的输出/入端)。接脚130为CC1接脚及CC2接脚共用。USB控制电路200包含电阻群110、晶体管M1、晶体管M3、电阻群120、晶体管M2、晶体管M4以及偏压电路210。在一些实施例中，晶体管M1及M2为增强型(enhancement mode)金属氧化物半导体场效应晶体管，晶体管M3及M4为空乏型(depletion mode)金属氧化物半导体场效应晶体管，而且，当晶体管M1(或M2)以N型金属氧化物半导体场效应晶体管实作时(如图2所示)，空乏型晶体管M3(或 M4)的栅极与晶体管M1(或M2)的源极皆耦接参考电压(例如接地)。在其他实施例中，晶体管M3、M4也可以由增强型或其他类型晶体管实作，但其栅极不耦接参考电压，且需有电位得以控制晶体管M3、M4导通。
请继续参考图2，偏压电路210耦接CC1接脚、CC2接脚及接脚130，且包含二极管D1、二极管D2及电阻R7。电阻R7耦接接脚130，二极管 D1耦接CC1接脚与电阻R7之间，二极管D2耦接CC2接脚与电阻R7 之间。偏压电路210的目的在于根据CC1接脚及/或CC2接脚的电压提供偏压至接脚130，以及确保CC1接脚所耦接的电压源与CC2接脚所耦接的电压源不会互相影响。当CC1接脚及/或CC2接脚耦接电压源时，接脚 130的电位被拉高，使得空乏型晶体管M3及M4不导通。
空乏型晶体管M3及M4的栅极及基体(body，亦称为bulk)皆耦接参考电压。空乏型晶体管M3的漏极电连接节点N1(亦即耦接晶体管M1 的控制端)，空乏型晶体管M3的源极电连接接脚130。空乏型晶体管M4 的漏极电连接节点N2(亦即耦接晶体管M2的控制端)，空乏型晶体管 M4的源极电连接接脚130以及空乏型晶体管M3的源极。与USB控制电路100的肖特基二极管SD1及SD2类似，USB控制电路200的空乏型晶体管M3及M4具有隔离的功能。当接脚130浮接且CC1接脚及/或CC2 接脚耦接电压源时，接脚130上的高电压使空乏型晶体管M3及M4关闭，因此晶体管M1及/或M2的栅极不会漏电，确保晶体管M1及/或M2维持在导通状态。当接脚130耦接参考电压时，空乏型晶体管M3及M4导通，使节点N1及N2(亦即晶体管M1及M2的控制端)为参考电压，进而使晶体管M1及M2不导通。
在图1及图2的实施例中，电阻R1、电阻R2及电阻R3的电阻值可以设计为R2＞＞R1＞＞R3＞＞Rds_M1(Rds_M1为晶体管M1的导通电阻)，而电阻R4、电阻R4及电阻R6的电阻值可以设计为 R5＞＞R4＞＞R6＞＞Rds_M2(Rds_M2为晶体管M2的导通电阻)。在一些实施例中，各电阻的电阻值可设计为约10倍以上的差距，仍可依实际需求做调整。基于此设计，CC1接脚及CC2接脚的输入阻抗分别约为电阻R3 或电阻R6的电阻值(忽略Rds_M1及Rds_M2)，换言之，此电路设计允许个别调整CC1接脚及CC2接脚的输入阻抗(亦即分别调整电阻R3或电阻R6的电阻值)，以符合C型USB的规范。
图3为偏压电路的另一实施例的电路图。偏压电路310可用于取代图 2的偏压电路210，且包含晶体管M5及晶体管M6。晶体管M5耦接于 CC1接脚与电阻R7之间，晶体管M6耦接于CC2接脚与电阻R7之间。晶体管M5的栅极耦接晶体管M6的漏极，晶体管M5的源极耦接CC1接脚，以及晶体管M5的漏极耦接电阻R7。晶体管M6的栅极耦接晶体管 M5的漏极，晶体管M6的源极耦接CC2接脚，以及晶体管M6的漏极耦接电阻R7。图3的偏压电路的操作原理为为本技术领域具有通常知识者所熟知，故不再赘述。
虽然前述的晶体管M1及M2以金属氧化物半导体场效应晶体管为例，但亦可以由双极型晶体管(bipolar junction transistor,BJT)实作(以基极为其控制端)。另外，本技术领域具有通常知识者熟知，只要适当地调整电路，图1及图2中的金属氧化物半导体场效应晶体管亦可以P型实作。
由于本技术领域具有通常知识者可藉由本案的装置发明的揭露内容来了解本案的方法发明的实施细节与变化，因此，为避免赘文，在不影响该方法发明的揭露要求及可实施性的前提下，重复的说明在此予以节略。请注意，前揭图示中，元件的1形状、尺寸以及比例等仅为示意，是供本技术领域具有通常知识者了解本发明之用，非用以限制本发明。
虽然本发明的实施例如上所述，然而该些实施例并非用来限定本发明，本技术领域具有通常知识者可依据本发明的明示或隐含的内容对本发明的技术特征施以变化，凡此种种变化均可能属于本发明所寻求的专利保护范畴，换言之，本发明的专利保护范围须视本申请的权利要求书所界定者为准。
【符号说明】
100、200 USB控制电路
CC1 CC1接脚
CC2 CC2接脚
130 接脚
110、120 电阻群
M1、M2、M5、M6 晶体管
SD1、SD2 肖特基二极管
N1、N2 节点
R1、R2、R3、R4、R5、R6、R7 电阻
M3、M4 空乏型晶体管
210、310 偏压电路
D1、D2 二极管。

Claims (10)

1.一种控制电路，应用于一通用串行总线，该通用串行总线包含一第一通道配置接脚及一第二通道配置接脚，该控制电路包含：
一第一晶体管，具有一第一控制端；
一第一电阻群，耦接该第一通道配置接脚及该第一晶体管；
一第一肖特基二极管，具有一第一端及一第二端，该第一端耦接该第一控制端；
一第二晶体管，具有一第二控制端；
一第二电阻群，耦接该第二通道配置接脚及该第二晶体管；以及
一第二肖特基二极管，具有一第三端及一第四端，该第三端耦接该第二控制端，该第四端耦接该第一肖特基二极管的该第二端。
2.根据权利要求1所述的控制电路，其中该第一电阻群包含：
一第一电阻，耦接于该第一通道配置接脚与该第一控制端之间；
一第二电阻，耦接于该第一控制端与一参考电压之间；以及
一第三电阻，耦接于该第一通道配置接脚与该第一晶体管之间。
3.根据权利要求2所述的控制电路，其中该第二电阻群包含：
一第四电阻，耦接于该第二通道配置接脚与该第二控制端之间；
一第五电阻，耦接于该第二控制端与该参考电压之间；以及
一第六电阻，耦接于该第二通道配置接脚与该第二晶体管之间。
4.一种控制电路，应用于一通用串行总线，该通用串行总线包含一第一通道配置接脚及一第二通道配置接脚，该控制电路包含：
一第一晶体管，具有一第一控制端；
一第一电阻群，耦接该第一通道配置接脚及该第一晶体管；
一第三晶体管，具有一第一端及一第二端，该第一端耦接该第一控制端；
一第二晶体管，具有一第二控制端；
一第二电阻群，耦接该第二通道配置接脚及该第二晶体管；
一第四晶体管，具有一第三端及一第四端，该第三端耦接该第二控制端，该第四端耦接该第三晶体管的该第二端；以及
一偏压电路，耦接该第一通道配置接脚、该第二通道配置接脚、该第三晶体管的该第二端以及该第四晶体管的该第四端，用来根据该第一通道配置接脚及/或该第二通道配置接脚的电压提供一偏压至该第三晶体管的该第二端以及该第四晶体管的该第四端。
5.根据权利要求4所述的控制电路，其中该第一电阻群包含：
一第一电阻，耦接于该第一通道配置接脚与该第一控制端之间；
一第二电阻，耦接于该第一控制端与一参考电压之间；以及
一第三电阻，耦接于该第一通道配置接脚与该第一晶体管之间。
6.根据权利要求5所述的控制电路，其中该第二电阻群包含：
一第四电阻，耦接于该第二通道配置接脚与该第二控制端之间；
一第五电阻，耦接于该第二控制端与该参考电压之间；以及
一第六电阻，耦接于该第二通道配置接脚与该第二晶体管之间。
7.根据权利要求4所述的控制电路，其中该第一晶体管为N型金属氧化物半导体场效应晶体管且其源极接地。
8.根据权利要求4所述的控制电路，其中该偏压电路包含：
一电阻，耦接该第三晶体管的该第二端以及该第四晶体管的该第四端；
一第一二极管，耦接于该第一通道配置接脚与该电阻之间；以及
一第二二极管，耦接于该第二通道配置接脚与该电阻之间。
9.根据权利要求4所述的控制电路，其中该偏压电路包含：
一电阻，耦接该第三晶体管的该第二端以及该第四晶体管的该第四端；
一第五晶体管，耦接于该第一通道配置接脚与该电阻之间；以及
一第六晶体管，耦接于该第二通道配置接脚与该电阻之间；
其中该第五晶体管的栅极耦接该第六晶体管的漏极，以及该第六晶体管的栅极耦接该第五晶体管的漏极。
10.根据权利要求4至9中任一项所述的控制电路，其中该第三晶体管为空乏型金属氧化物半导体场效应晶体管，且其栅极接地。
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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494376A (zh) * 2008-01-21 2009-07-29 普诚科技股份有限公司 静电放电防护电路
DE102008059853A1 (de) * 2008-12-01 2010-06-02 Infineon Technologies Ag Schaltungsanordnung mit einem Lasttransistor und einem Messtransistor
CN102045112A (zh) * 2010-04-06 2011-05-04 威盛电子股份有限公司 光学通用串行总线装置及其操作方法
CN105760334A (zh) * 2016-02-04 2016-07-13 苏州佳世达电通有限公司 通用串行总线集线器、操作其的方法及显示器
CN107306129A (zh) * 2016-04-18 2017-10-31 台湾类比科技股份有限公司 集成电路的输出级电路

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101494376A (zh) * 2008-01-21 2009-07-29 普诚科技股份有限公司 静电放电防护电路
DE102008059853A1 (de) * 2008-12-01 2010-06-02 Infineon Technologies Ag Schaltungsanordnung mit einem Lasttransistor und einem Messtransistor
CN102045112A (zh) * 2010-04-06 2011-05-04 威盛电子股份有限公司 光学通用串行总线装置及其操作方法
CN105760334A (zh) * 2016-02-04 2016-07-13 苏州佳世达电通有限公司 通用串行总线集线器、操作其的方法及显示器
CN107306129A (zh) * 2016-04-18 2017-10-31 台湾类比科技股份有限公司 集成电路的输出级电路

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