CN102064680A - 应用于多电源片上系统的混合型锁存器 - Google Patents

Abstract

本发明公开了一种应用于多电源片上系统的混合型锁存器，多电源片上系统表示总电源、多个分电源集成于一个工作芯片上协同供电的系统，工作芯片包括多个工作电路。混合型锁存器包括一个二输入或非门，一个二输入与非、一个上拉PMOS晶体管、一个下拉NMOS晶体管、一个反相器。与非门和或非门输入输出端互连，与非门的另一个输入端接总电源，或非门的另一个输入端接分电源。上拉PMOS晶体管和下拉NMOS晶体管分别接或非门和与非门的输出端，或非门的输出端还接反相器使信号输出到部分工作电路。本发明在总电源快速上电稳定后，分电源还未稳定时，能关断所连接的工作电路，使工作电路的短路电流消失，从而能降低多电源片上系统的电池消耗。

Description

应用于多电源片上系统的混合型锁存器

技术领域

本发明涉及一种应用于多电源片上系统的混合型锁存器。

背景技术

随着当前片上系统(System on a chip，SoC)的日趋复杂，在单个芯片上采用多组不同电压电源的解决方案非常普遍。一个最典型的例子如在0.18微米工艺上设计的芯片，其内部电压一般为1.8V，而输入输出电路(IO)部分则采用5V或者3.3V(本文一律采用5V以做讨论)工作电压对芯片外部进行通信。图1所示为现有多电源片上系统的输入输出电路示意图，电路包括了5V电源VDD5V和1.8V电源VDD1.8V、一信号电平转换电路(Level Shifter)、一反相器和一PMOS晶体管；这里5V电源对应于SoC的IO外部电路电源，而1.8V电源对应内部电路的工作电源；来自芯片内部的1.8V控制信号通过所述信号电平转换电路(Level Shifter)转换成5V控制信号，然后经过所述反相器和一宽度达到600微米的PMOS晶体管驱动电路输出到芯片的输入输出缓冲器(PAD)。

当前主流的输入输出电路设计都强行规定了不同电源的上电顺序：1.8V的内部电源必须早于5V外部电源上电，以确保不会在上电过程中出现大规模的短路电流。然而实际上相当一部分的SoC系统设计为了降低成本或者符合某种标准规范，对芯片的输入输出以及电源输入管脚的个数限制相当严格，通常只能有一个电源供电管脚。对于多电源SoC来说，仅有的一个电源管脚，只能输入一个电源，其它所需的电源则在芯片内部加入专用电路来产生，此类专用电路称为电源产生电路(Regulator)，以外部电源为输入，输出所需要的其它电源电压。比如以外部5V电压为源，产生1.8V电源电压以供芯片内使用。

由于Regulator在其输入5V电压稳定后再到输出稳定的1.8V电源电压之间有一段响应时间，从十微秒到上百微秒不等，此段响应时间内1.8V电源电压处于不稳定的中间电平。采用Regulator产生内部电源电压的SoC系统注定不可能满足前述的1.8V电源先于5V电源上电的顺序要求。因此不可避免地在此响应时间内处于中间电位的1.8V电源将导致相关电路部分输出中间电平，从而产生5V电源上的短路电流。

如图1中所示的IO电路，在1.8V电源处于不稳定中间态时，信号电平转换电路Level Shifter产生的5V控制信号也将处于不定态，导致‘DP’信号为低于5V的中间电位，这样最后一级作为驱动外部电路的宽度达到600微米的PMOS晶体管将处于开启状态；若此时外加在PAD上电压为0V，将会产生30毫安到300毫安的短路电流。这样的短路电流如果持续数十到数百微秒的话，将会造成极大地电源消耗；对于手持设备的容量有限的电池，这样的一次上电过程就可能消耗总电量的10％～40％左右，对于IO个数较多的产品，数十个IO一起耗电，可能一次上电过程就会把电池电能消耗殆尽。因此，对于手持设备采用的SoC，能够在上电期间有效抑制短路电流的电路结构是非常具有现实意义的。

如图2所示为一种现有多电源片上系统上电短路电流抑制电路示意图，包括二级反相器，是通过调整第一级反相器的翻转点电压来抑制多电源片上系统的上电大电流。假定VDD1.8达到1.5V以上即可使得采用VDD18供电的逻辑产生稳定的逻辑信号，则可调整翻转点电压令其为1.5V；即当VDD1.8大于1.5V时，第一级反相器的输入信号确定为‘1’，输出端Out为5V，反之VDD18小于1.5V则第一级反相器的输入信号确定为‘0’，输出端Out为0V；当输出端Out为0V时则能用来关闭其它电路的大电流通路。如图3所示，为带有上电短路电流抑制电路的多电源片上系统的输入输出电路示意图，包括5V电源VDD5V和1.8V电源VDD1.8V，一信号电平转换电路(Level Shifter)，一个二输入与非门、一PMOS晶体管，还包括了一上电短路电流抑制电路；所述上电短路电流抑制电路接有5V电源VDD5V和1.8V电源VDD1.8V，其输出端Out和所述二输入与非门的一个输入端相连接。把图2所示的电路作为图3中的上电短路电流抑制电路，则当输出端Out为0V时，无论信号电平转换电路Level Shifter输出的5V控制信号是否为不稳定中间电平，其后的二输入与非门都输出5V，将最后一级所述PMOS晶体管彻底关断，从而关断了所述PMOS晶体管产生的30毫安到300毫安短路电流通路；同时二输入与非门本身也被0V的输出端Out截断了短路电流通路，即便5V控制信号处于中间电平，也不会有短路电流，和图1中所示的反相器的短路电流一样，此处关闭的所述二输入与非门的短路电流为0.1毫安到1毫安。当VDD18上升到1.5V以上并且最终稳定在1.8V以后，输出端Out为逻辑‘1’，5V控制信号为稳定信号，则二输入与非门的输出值决定于5V控制信号。

如图2所示，现有的多电源片上系统上电短路电流抑制电路的一大问题是当VDD1.8达到1.8V并稳定以后，第一级的反相器本身存在短路电流，原因在于反相器必须由5V电源提供，当输入端为1.8V时虽然通过调整翻转点电压使其输出正确的逻辑值，但由于反相器中NMOS管被开启，而PMOS管则无法关闭(PMOS管的源栅电压值为5V-1.8V＝3.2V)，因此该反相器将存在数十微安到数百微安的短路电流。该短路电流在上电完成并稳定后会一直存在，而手持设备开机后通常数小时或连续几天处于待机/工作状态，持续如此长时间的数十微安的短路电流也是一个很大的无谓消耗，最终会限制手持设备的待机时间。

发明内容

本发明所要解决的技术问题是提供一种应用于多电源片上系统的混合型锁存器，能抑制所述多电源片上系统在上电期间由于总电源快速上电而分电源还未稳定期间产生的短路电流。

为解决上述技术问题，本发明提供一种应用于多电源片上系统的混合型锁存器。所述多电源片上系统表示总电源、多个分电源集成于一个工作芯片上协同供电的系统，所述工作芯片包括多个工作电路，部分工作电路在分电源未稳定时工作会产生短路电流，所述混合型锁存器的输入端连接所述总电源、分电源，输出端连接工作芯片中在分电源未稳定时工作会产生短路电流的部分工作电路，通过对输入端的电源监测，控制所述混合型锁存器输出端连接的部分工作电路的工作状态。所述混合型锁存器的结构包括：一个二输入或非门，一个输入端接分电源；一个二输入与非门，其一个输入端接所述或非门输出端，另一个输入端接总电源，其输出端接所述或非门的另一输入端；一个上拉PMOS晶体管，具有源漏寄生电容和栅漏寄生电容，通过其漏极连接所述或非门输出端，其栅极和源极接总电源；一个下拉NMOS晶体管，具有源漏寄生电容和栅漏寄生电容，通过其漏极连接所述与非门输出端，其栅极和源极接地；一个反相器，其输入端连接所述或非门输出端，其输出端作为所述混合型锁存器输出端并和所述工作芯片中在分电源未稳定时工作会产生短路电流的部分工作电路连接。

当总电源未上电时所述混合型锁存器不工作，所述或非门输出端、所述与非门输出端以及所述混合型锁存器输出端为0V，所述混合型锁存器输出端连接的部分工作电路不工作。

当总电源上电后，通过所述上拉PMOS晶体管的源漏寄生电容和栅漏寄生电容的耦合作用，所述或非门输出端则会被拉向总电源的电压值，而通过所述下拉NMOS晶体管的源漏寄生电容和栅漏寄生电容的耦合作用，所述与非门输出端则会被稳定在地的电位，所述总电源电压上升到使所述混合型锁存器能工作后，通过所述混合型锁存器的正反馈作用所述或非门输出端则被锁存到“1”的状态，所述与非门输出端则被锁存到“0”的状态；当所述总电源电压到达最大值而所述分电源还低于所述二输入或非门的翻转电平时，所述或非门输出端则一直保持为接近总电源的电压值的“1”状态，所述与非门输出端则一直保持为0V的“0”状态，即所述或非门输出端和所述与非门输出端处于“10”的状态，所述混合型锁存器输出端为0V的“0”状态，所述混合型锁存器输出端连接的部分工作电路不工作。

当所述分电源大于所述二输入或非门的翻转电平时，所述或非门输出端则翻转为接近0V的“0”状态，所述或非门输出端则反馈到所述二输入与非门的输入端使所述与非门输出端翻转为总电源的电压值的“1”状态，所述与非门输出端反馈到所述二输入或非门的输入端则使所述或非门输出端降低到0V的“0”状态，所述混合型锁存器输出端也翻转为总电源的电压值的“1”状态，所述混合型锁存器输出端连接的部分工作电路开始正常工作。

本发明所述应用于多电源片上系统的混合型锁存器，能够监测所述多电源片上系统的上电情况，使所述多电源片上系统的总电源和各个分电源在稳定之后，所述多电源片上系统的各工作电路才都开始正常工作；这样就防止了由于总电源上电稳定后而所述分电源还未稳定时会产生短路电流的部分电路所产生的短路电流；同时本发明的混合型锁存器本身在总电源上电稳定后而所述分电源还未稳定时具有一比会产生短路电流的部分电路所产生的短路电流要低得多的短路电流，在所述分电源稳定后，混合型锁存器的短路电流消失，从而抑制了现有多电源片上系统上电短路电流抑制电路在分电源稳定后一直存在的短路电流；由于上面的原因本发明能大大降低所述多电源片上系统的电池消耗。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有多电源片上系统的输入输出电路示意图；

图2是现有多电源片上系统上电短路电流抑制电路示意图；

图3是带有上电短路电流抑制电路的多电源片上系统的输入输出电路示意图；

图4是本发明所述应用于多电源片上系统的混合型锁存器的电路图；

图5是本发明实施例所述应用于多电源片上系统的混合型锁存器工作波形图；

图6是本发明实施例的二输入或非门电路图；

图7是本发明实施例的二输入或非门存在短路电流的示意图一；

图8是本发明实施例的二输入或非门存在短路电流的示意图二。

具体实施方式

如图4所示，为本发明的应用于多电源片上系统的混合型锁存器。所述多电源片上系统表示总电源、多个分电源集成于一个工作芯片上协同供电的系统，所述工作芯片包括多个工作电路，部分工作电路在分电源未稳定时工作会产生短路电流。本实施例中总电源为5V电源、分电源为1.8V电源，所述分电源通过以所述总电源为源的电源产生电路产生。所述混合型锁存器的输入端连接所述总电源、分电源，输出端连接工作芯片的在分电源未稳定时工作会产生短路电流的部分工作电路，通过对输入端的电源监测，控制所述混合型锁存器输出端连接的部分工作电路的工作状态。

所述混合型锁存器的结构包括：

一个二输入或非门，一个输入端接分电源，其输出端为输出端A。

一个二输入与非门，和所述二输入或非门输入输出端互连，另一个输入端接总电源，其输出端为输出端B。

一个上拉PMOS晶体管，具有源漏寄生电容CP1和栅漏寄生电容CP2，通过其漏极连接所述输出端A连接，其栅极和源极接总电源。所述上拉PMOS晶体管的大小满足在总电源上电时通过其源漏寄生电容和栅漏寄生电容能使所述输出端A耦合到接近总电源的电位。

一个下拉NMOS晶体管，具有源漏寄生电容CN1和栅漏寄生电容CN2，通过其漏极连接所述输出端B，其栅极和源极接地。所述下拉NMOS晶体管的大小满足在总电源上电时通过其源漏寄生电容和栅漏寄生电容能使所述输出端B耦合到接近于地的电位。

一个反相器，其输入端连接所述输出端A，其输出端为输出端Out，所述输出端Out作为所述混合型锁存器的输出端。

如图5所示，为本发明所述应用于多电源片上系统的混合型锁存器工作波形图，由图5可知：

当总电源(VDD5V)未上电即所述总电源为0V时，所述混合型锁存器不工作，所述分电源(VDD)、所述输出端A、所述输出端B以及所述输出端Out都为0V，所述混合型锁存器输出端连接的部分工作电路不工作。

当总电源上电后，总电源的上升速度要快于分电源的上升速度，开始时所述所述混合型锁存器还不能工作，所述输出端A、输出端B以及输出端Out跟随总电源上升，当所述输出端A以及输出端Out上升到0.6V时，所述所述混合型锁存器开始工作，通过所述上拉PMOS晶体管的源漏寄生电容和栅漏寄生电容的耦合作用，所述输出端A则会被拉向总电源的电压值，而通过所述下拉NMOS晶体管的源漏寄生电容和栅漏寄生电容的耦合作用，所述输出端B则会被稳定在接近地的电位，所述总电源电压上升到使所述混合型锁存器能工作后，通过所述混合型锁存器的正反馈作用所述输出端A则被锁存到“1”的状态，所述输出端B则被锁存到“0”的状态；当所述总电源电压到达最大值5V而所述分电源还低于所述二输入或非门的翻转电平时也即处于分电源上电期间中间电平阶段，所述输出端A则一直保持为接近5V的“1”状态，所述输出端B则一直保持为0V的“0”状态，即所述输出端A和所述输出端B处于“10”的状态，所述输出端Out为0V的“0”状态，所述混合型锁存器输出端连接的部分工作电路不工作。本实施例中，所述二输入或非门的翻转电平为1.5V，如图6所示，是本实施例的所述二输入或非门的电路图，能通过调整所述二输入或非门的PMOS和NMOS晶体管的宽长比来调整所述二输入或非门的翻转电平，所述NMOS晶体管的沟道宽度相对所述PMOS晶体管越宽则其下拉能力越强，所述翻转电平也就越低，本实施例中，通过使所述NMOS晶体管的沟道宽度为3微米、所述PMOS晶体管的沟道宽度为1微米，而其沟道长度都为0.5微米，最后得到本实施所述二输入或非门的翻转电平为1.5V。如图7所示，是本发明实施例的二输入或非门存在短路电流的示意图一，可以看出，此时分电压VDD为1.1V，小于所述翻转电平1.5V，这时输出端A的电平为4.5V，是一个接近5V总电源电平的逻辑“1”，这时所述二输入或非门的NMOS晶体管MN1在大于其阈值电压(约为0.7V)的1.1V分电压VDD的作用下开启；而所述二输入或非门的两个PMOS晶体管源栅电压分别为MP1等于3.9V和MP2大于4.5V，也都大于其阈值电压(约为0.7V)从而使两个PMOS晶体管都开启，这样所述二输入或非门就产生了一个短路电流。通过调整所述PMOS和NMOS晶体管的沟道长度可以调节这个短路电流，本实施例的短路电流小于0.1毫安，通过加长沟道长度可使所述短路电流小于0.01毫安。

当所述分电源大于所述二输入或非门的翻转电平1.5V时，所述输出端A则翻转为接近0V的“0”状态，所述输出端A则反馈到所述二输入与非门的输入端使所述输出端B翻转为5V的“1”状态，所述输出端B反馈到所述二输入或非门的输入端则使所述输出端A降低到0V的“0”状态，所述输出端Out也翻转为5V的“1”状态，所述混合型锁存器输出端连接的部分工作电路开始正常工作。如图8所示，是本发明实施例的二输入或非门存在短路电流的示意图二，这时所述分电源VDD为1.6V，大于所述二输入或非门的翻转电平1.5V，所述二输入或非门发生翻转，使所述输出端A的电平下降为0.8V，为一个接近0V的逻辑“0”，这时所述输出端B仍然为0V的“0”状态，如同图7的情形一样，所述二输入或非门晶体管的MP1、MP2和MN1都导通从而形成一短路电流。当所述输出端A反馈到所述二输入与非门的输入端使所述输出端B翻转为5V的“1”状态后，所述输出端B作用到PMOS晶体管MP2使其源栅电压等于0V而关闭，从而使所述短路电流消失。

把本发明所述应用于多电源片上系统的混合型锁存器应用到如图3所述的带有上电短路电流抑制电路的多电源片上系统的输入输出电路的上电短路电流抑制电路中，则在所述分电源VDD1.8V未稳定时，所述输出端Out输出0V，使图3中所述二输入与非门的输出也即信号“DP”为5V的“1”状态，从而使沟道宽度为600微米的大驱动PMOS晶体管关闭，同时所述输出端Out的0V电压把所述二输入与非门短路电流关闭，使得5V控制信号处于中间电平，也不会有短路电流。相对与现有多电源片上系统上电短路电流抑制电路，本发明所述应用于多电源片上系统的混合型锁存器只是在总电源上电期间的如图7和图8所示情形时的存在小于0.1毫安短路电流，存在时间为十微秒到上百微秒。这样本发明不仅解决了不带有上电短路电流抑制电路的多电源片上系统在上电过程中大的短路电流，如在多电源片上系统的输入输出电路在数十微秒到数百微秒的上电过程中产生的数十毫安到数百毫安的短路电流，多个类似的电路将会产生更多的短路电流。同时也解决了带有现有上电短路电流抑制电路的多电源片上系统在上电完成后所述现有上电短路电流抑制电路本身一直存在的数十微安的短路电流。这样就使得多电源片上系统电池消耗大大降低，如会延长使用到多电源片上系统的手持设备的待机时间。

本发明适用于外部总电源快速上电的多电源片上系统，抑制上电短路电流，但如果将本发明应用于总电源慢上电的多电源片上系统中，不会对上电过程和正常工作过程造成影响。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。

Claims (6)

1.一种应用于多电源片上系统的混合型锁存器，所述多电源片上系统表示总电源、多个分电源集成于一个工作芯片上协同供电的系统，所述工作芯片包括多个工作电路，部分工作电路在分电源未稳定时工作会产生短路电流，其特征在于：所述混合型锁存器的结构包括：

一个二输入或非门，一个输入端接分电源；

一个二输入与非门，其一个输入端接所述或非门输出端，另一个输入端接总电源，其输出端接所述或非门的另一输入端；

一个上拉PMOS晶体管，具有源漏寄生电容和栅漏寄生电容，通过其漏极连接所述或非门输出端，其栅极和源极接总电源；

一个下拉NMOS晶体管，具有源漏寄生电容和栅漏寄生电容，通过其漏极连接所述与非门输出端，其栅极和源极接地；

一个反相器，其输入端连接所述或非门输出端，其输出端作为所述混合型锁存器输出端并和在分电源未稳定时工作会产生短路电流的部分工作电路连接；

当总电源未上电时所述混合型锁存器不工作，所述或非门输出端、所述与非门输出端以及所述混合型锁存器输出端为0V，所述混合型锁存器输出端连接的部分工作电路不工作；

当总电源上电后，通过所述上拉PMOS晶体管的源漏寄生电容和栅漏寄生电容的耦合作用，所述或非门输出端则会被拉向总电源的电压值，而通过所述下拉NMOS晶体管的源漏寄生电容和栅漏寄生电容的耦合作用，所述与非门输出端则会被稳定在接近地的电位，所述总电源电压上升到使所述混合型锁存器能工作后，通过所述混合型锁存器的正反馈作用所述或非门输出端则被锁存到“1”的状态，所述与非门输出端则被锁存到“0”的状态；当所述总电源电压到达最大值而所述分电源还低于所述二输入或非门的翻转电平时，所述或非门输出端则一直保持为接近总电源的电压值的“1”状态，所述与非门输出端则一直保持为0V的“0”状态，即所述或非门输出端和所述与非门输出端处于“10”的状态，所述混合型锁存器输出端为0V的“0”状态，所述混合型锁存器输出端连接的部分工作电路不工作；

当所述分电源大于所述二输入或非门的翻转电平时，所述或非门输出端则翻转为接近0V的“0”状态，所述或非门输出端则反馈到所述二输入与非门的输入端使所述与非门输出端翻转为总电源的电压值的“1”状态，所述与非门输出端反馈到所述二输入或非门的输入端则使所述或非门输出端降低到0V的“0”状态，所述混合型锁存器输出端也翻转为总电源的电压值的“1”状态，所述混合型锁存器输出端连接的部分工作电路开始正常工作。

2.如权利要求1所述的应用于多电源片上系统的混合型锁存器，其特征在于：所述总电源为5V电源，所述分电源为1.8V电源。

3.如权利要求1所述的应用于多电源片上系统的混合型锁存器，其特征在于：通过调整所述二输入或非门的PMOS和NMOS晶体管的宽长比使所述二输入或非门的翻转电平为1.5V。

4.如权利要求1所述的应用于多电源片上系统的混合型锁存器，其特征在于：当所述与非门输出端保持为0V的“0”状态，而所述分电源上升到超过所述二输入或非门的NMOS晶体管的阈值电压时，所述分电源所连接的NMOS晶体管将导通，这时所述二输入或非门所对应的2个PMOS晶体管栅源电压值也分别大于其阈值电压而导通，使所述二输入或非门存在短路电流，通过调整所述二输入或非门的2个PMOS晶体管和NMOS晶体管大小，使所述短路电流小于0.1毫安。

5.如权利要求1所述的应用于多电源片上系统的混合型锁存器，其特征在于：所述上拉PMOS晶体管的大小满足在总电源上电时通过其源漏寄生电容和栅漏寄生电容能使所述或非门输出端耦合到接近总电源的电位。

6.如权利要求1所述的应用于多电源片上系统的混合型锁存器，其特征在于：所述下拉NMOS晶体管的大小满足在总电源上电时通过其源漏寄生电容和栅漏寄生电容能使所述与非门输出端耦合到接近于地的电位。

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