CN102487240B - 电压转换速率控制电路和输出电路 - Google Patents

Abstract

一种电压转换速率控制电路和输出电路，所述电压转换速率控制电路包括：至少两个不同驱动能力的反相器，一个所述反相器对应一种电压转换速率；根据需要的电压转换速率，选择对应的反相器输出信号。本发明的电压转换速率控制电路能在高频输入条件下区分输出信号的电压转换速率，区分率达90％。所述电压转换速率控制电路与电压转换电路、反相电路结合，产生具有包络特性的两个信号并分别用于控制输出PMOS驱动管和输出NMOS驱动管，可以避免在输出PMOS驱动管和输出NMOS驱动管产生漏电流。

Description

电压转换速率控制电路和输出电路

技术领域

本发明涉及集成电路设计，特别是涉及一种电压转换速率控制电路和输出电路。

背景技术

输出电路可用于驱动一些功能电路，例如存储器电路，通常输出电路在驱动功能电路时，会输出一较大电流以提供足够的驱动能力。现有的一种输出电路在输出端Pad连接输出PMOS驱动管和输出NMOS驱动管，如图11所示，输出PMOS驱动管MP0的栅极和输出NMOS驱动管MN0的栅极分别与电压转换速率(slew rate)控制电路101和电压转换速率控制电路201连接，电压转换速率控制电路可以根据控制端(图中未示出)的信号逻辑，输出不同电压转换速率的信号，电压转换速率通常定义为单位时间(例如1ns、1ms或1s)的电压变化(电压上升值或下降值)。

现有的电压转换速率控制电路通过电阻网络实现，如果需要输出较快电压转换速率的信号，则使输入信号经过一个较小阻值的电阻后输出；如果需要输出较慢电压转换速率的信号，则使输入信号经过一个较大阻值的电阻后输出。然而，在高频输入信号的情况下，例如输入信号的频率大于180MHz，输出信号的电压转换速率则几乎没有差别，如图12所示，电压转换速率控制电路101输出的快电压转换速率信号S101和慢电压转换速率S102几乎重合，电压转换速率控制电路201输出的快电压转换速率信号S201和慢电压转换速率S202几乎重合。而且，快电压转换速率信号S101和S201也几乎重合，慢电压转换速率信号S102和慢电压转换速率信号S202也几乎重合。

将上述现有的电压转换速率控制电路应用于输出电路，由于快电压转换速率信号S101和S201几乎重合，慢电压转换速率信号S102和慢电压转换速率信号S202也几乎重合，在信号的上升沿或下降沿就会发生一个输出MOS管还未完全关闭，另一个MOS管就已经打开的情况，也就是输出PMOS驱动管MP0的栅极和输出NMOS驱动管MN0同时导通，这样就产生了漏电流，增加了电路功耗，影响了电路性能。

有关控制电压转换速率的电路还可以参考专利号为ZL02814309.4的中国发明专利。

发明内容

本发明解决的问题是，提供一种电压转换速率控制电路，以获得不同电压转换速率的输出信号。

本发明解决的另一个问题是，提供一种包含所述电压转换速率控制电路的输出电路，以避免漏电流的产生。

为解决上述问题，本发明提供一种电压转换速率控制电路，包括：输入端、输出端、控制端、以及具有不同驱动能力的第一反相单元和第二反相单元，

在所述控制端的信号为第一逻辑值时，所述输入端的信号经过所述第一反相单元反相后输出至输出端；

在所述控制端的信号为第二逻辑值时，所述输入端的信号经过所述第二反相单元反相后输出至输出端。

可选的，所述电压转换速率控制电路包括：第一MOS管、第二MOS管、第三MOS管和第四MOS管，所述第一MOS管的类型与所述第二、第三和第四MOS管的类型不同，所述第一MOS管和第二MOS管构成所述第一反相单元，所述第一、第二、第三和第四MOS管构成所述第二反相单元，

所述第一、第二、第三MOS管的栅极连接所述输入端，漏极连接所述输出端；

所述第一MOS管的源极连接第一电压源，所述第二、第四MOS管的源极连接第二电压源；

所述第四MOS管的栅极连接所述控制端，漏极与所述第三MOS管的源极连接。

可选的，所述第一MOS管为PMOS管，所述第二、第三和第四MOS管为NMOS管，所述第一电压源为电源电压源，所述第二电压源为接地电压源。

可选的，所述第一MOS管为NMOS管，所述第二、第三和第四MOS管为PMOS管，所述第一电压源为接地电压源，所述第二电压源为电源电压源。

可选的，所述第二MOS管的驱动能力小于所述第一、第三和第四MOS管的驱动能力。

为解决上述问题，本发明提供一种输出电路，包括：

电压转换模块，输入输入信号，输出第一中间信号和第二中间信号，所述第一中间信号和第二中间信号互为反相信号；

第一反相模块，包括多个串接的反相器，输入所述第一中间信号，输出第一信号；

第二反相模块，包括多个串接的反相器，输入所述第二中间信号，输出第二信号，所述第一反相模块和第二反相模块的反相器个数相差奇数个；

第一电压转换速率控制模块，包括第一反相单元和第二反相单元，所述第一反相单元的驱动能力小于所述第二反相单元，在控制信号为第一逻辑值时，所述第一信号经过所述第一反相单元反相后输出至所述第一电压转换速率控制模块的输出端；在所述控制信号为第二逻辑值时，所述第一信号经过所述第二反相单元反相后输出至所述第一电压转换速率控制模块的输出端；

第二电压转换速率控制模块，包括第三反相单元和第四反相单元，所述第三反相单元的驱动能力小于所述第四反相单元，在控制信号为第一逻辑值时，所述第二信号经过所述第三反相单元反相后输出至所述第二电压转换速率控制模块的输出端；在所述控制信号为第二逻辑值时，所述第二信号经过所述第四反相单元反相后输出至所述第二电压转换速率控制模块的输出端；

所述第一电压转换速率控制模块的输出端的信号为第一控制信号，所述第二电压转换速率控制模块的输出端的信号为第二控制信号，所述第一控制信号的上升沿先于所述第二控制信号的上升沿，所述第一控制信号的下降沿迟于所述第二控制信号的下降沿；

至少一输出PMOS驱动管，所述输出PMOS驱动管的源极连接电源电压源，漏极为所述输出电路的输出端，栅极输入所述第一控制信号；

至少一输出NMOS驱动管，所述输出NMOS驱动管的源极连接接地电压源，漏极为所述输出电路的输出端，栅极输入所述第二控制信号。

可选的，所述第二信号的上升沿先于所述第一信号的上升沿，所述第二信号的下降沿迟于所述第一信号的下降沿，

所述第一电压转换速率控制模块包括：第一PMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述第一PMOS管和第二NMOS管构成所述第一反相单元，所述第一PMOS管、第二、第三和第四NMOS管构成所述第二反相单元；所述第一PMOS管、第二、第三NMOS管的栅极输入所述第一信号，漏极为所述第一电压转换速率控制模块的输出端；所述第一PMOS管的源极连接电源电压源，所述第二、第四NMOS管的源极连接接地电压源；所述第四NMOS管的栅极输入所述控制信号，漏极与所述第三NMOS管的源极连接；所述第二NMOS管的驱动能力小于所述第一PMOS管、第三和第四NMOS管的驱动能力；

所述第二电压转换速率控制模块包括：第一NMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述第一NMOS管和第二PMOS管构成所述第三反相单元，所述第一NMOS管、第二、第三和第四PMOS管构成所述第四反相单元；所述第一NMOS管、第二、第三PMOS管的栅极输入所述第二信号，漏极为所述第二电压转换速率控制模块的输出端；所述第一NMOS管的源极连接接地电压源，所述第二、第四PMOS管的源极连接电源电压源；所述第四PMOS管的栅极输入所述控制信号的反相信号，漏极与所述第三PMOS管的源极连接；所述第二PMOS管的驱动能力小于所述第一NMOS管、第三和第四PMOS管的驱动能力。

可选的，所述第一中间信号为所述输入信号的同相信号，所述第一中间信号的上升沿缓于所述输入信号的上升沿；所述第二中间信号为所述输入信号的反相信号，所述第二中间信号的下降沿快于第一中间信号的上升沿；所述第一反相模块的反相器个数为偶数个，所述第二反相模块的反相器个数为奇数个。

可选的，所述电压转换模块包括：第一输出端、第二输出端，第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第六NMOS管和第七NMOS管，其中，

第六NMOS管和第七NMOS管的驱动能力大于第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管的驱动能力；

第六PMOS管和第六NMOS管的栅极输入所述输入信号的反相信号，第七PMOS管和第七NMOS管的栅极输入所述输入信号，第六NMOS管和第七NMOS管的源极连接接地电压源，第八PMOS管和第九PMOS管的源极接电源电压源，第六PMOS管的漏极、第六NMOS管的漏极和第九PMOS管的栅极连接第一输出端，第七PMOS管的漏极、第七NMOS管的漏极和第八PMOS管的栅极连接第二输出端，第六PMOS管的源极连接第八PMOS管的漏极，第七PMOS管的源极连接第九PMOS管的漏极；

所述第一输出端输出的信号为所述第一中间信号，所述第二输出端输出的信号为所述第二中间信号。

可选的，所述电压转换模块包括：第一电压转换模块，输入输入信号，输出第一中间信号；第二电压转换模块，输入所述输入信号，输出第二中间信号，所述第一中间信号和第二中间信号互为反相信号。

可选的，所述第一电压转换模块和第二电压转换模块分别包括：第一输出端、第二输出端，第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第六NMOS管和第七NMOS管，其中，

第六NMOS管和第七NMOS管的驱动能力大于第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管的驱动能力；

第六PMOS管和第六NMOS管的栅极输入所述输入信号的反相信号，第七PMOS管和第七NMOS管的栅极输入所述输入信号，第六NMOS管和第七NMOS管的源极连接接地电压源，第八PMOS管和第九PMOS管的源极接电源电压源，第六PMOS管的漏极、第六NMOS管的漏极和第九PMOS管的栅极连接第一输出端，第七PMOS管的漏极、第七NMOS管的漏极和第八PMOS管的栅极连接第二输出端，第六PMOS管的源极连接第八PMOS管的漏极，第七PMOS管的源极连接第九PMOS管的漏极；

第一电压转换模块的第一输出端输出的信号为所述第一中间信号，第二电压转换模块的第二输出端输出的信号为所述第二中间信号。

可选的，所述第一中间信号为所述输入信号的升压信号；所述第二中间信号为所述输入信号的升压信号。

可选的，所述输出电路还包括：第一传输门和第二传输门，所述第一控制信号通过所述第一传输门输入所述输出PMOS驱动管的栅极，所述第二控制信号通过所述第二传输门输入所述输出NMOS驱动管的栅极。

与现有技术相比，上述技术方案的电压转换速率控制电路根据控制端的逻辑值，分别控制具有不同驱动能力的反相单元将输入端的信号反相，以使输出端输出不同电压转换速率的信号。上述电压转换速率控制电路能在高频输入条件下区分输出信号的电压转换速率，区分率达90％。

上述技术方案的输出电路将上述电压转换速率控制电路与电压转换电路、反相电路结合，产生具有包络特性的两个信号并分别用于控制输出PMOS驱动管和输出NMOS驱动管，使得输出PMOS驱动管和输出NMOS驱动管不会同时导通，也就避免了在输出PMOS驱动管和输出NMOS驱动管产生漏电流。

附图说明

图1是本发明电压转换速率控制电路的一个实施例电路图；

图2是本发明电压转换速率控制电路的另一个实施例电路图；

图3是图1和图2所示电路输出慢电压转换速率的信号示意图；

图4是图1和图2所示电路输出快电压转换速率的信号示意图；

图5是本发明实施例的输出电路的结构示意图；

图6是图5所示输出电路中的第一电压转换模块和第二电压转换模块的实施例电路图；

图7是图5所示输出电路中第一中间信号和第二中间信号的实施例示意图；

图8是图5所示输出电路中第一信号和第二信号的实施例示意图；

图9是图5所示输出电路产生的慢电压转换速率的第一控制信号和第二控制信号的实施例示意图；

图10是图5所示输出电路产生的快电压转换速率的第一控制信号和第二控制信号的实施例示意图；

图11是现有的一种输出电路的部分结构示意图；

图12是现有的一种电压转换速率控制电路的输出信号示意图；

图13是本发明另一实施例的输出电路的结构示意图。

具体实施方式

本发明实施方式的电压转换速率控制电路包括至少两个不同驱动能力的反相器，一个所述反相器对应一种电压转换速率，根据需要的电压转换速率，选择对应的反相器输出信号。即，根据控制端的逻辑值，分别控制具有不同驱动能力的反相单元将输入端的信号反相，以使输出端输出不同电压转换速率的信号。

本发明实施方式的电压转换速率控制电路包括：输入端、输出端、控制端、以及具有不同驱动能力的第一反相单元和第二反相单元，其中，在所述控制端的信号为第一逻辑值时，所述输入端的信号经过所述第一反相单元反相后输出至输出端；在所述控制端的信号为第二逻辑值时，所述输入端的信号经过所述第二反相单元反相后输出至输出端。电压转换速率控制电路为CMOS电路，MOS管的驱动能力与其尺寸(通常指的是MOS的沟道宽长比，即W/L)相关，一般来说，大尺寸的MOS管输出电流大，驱动能力强；小尺寸的MOS管输出电流小，驱动能力弱。因此，可以利用不同尺寸的PMOS管和NMOS管组成具有不同驱动能力的第一反相单元和第二反相单元，以使输出信号的电压转换速率(单位时间电压上升值或下降值)符合实际需求。下面结合附图和实施例对本发明具体实施方式做详细的说明。

图1是本发明电压转换速率控制电路的一个实施例电路图，所述电压转换速率控制电路包括：输入端INP、输出端SP、控制端SLP、第一PMOS管MP1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4。

所述第一PMOS管MP1的栅极连接输入端INP，漏极连接输出端SP，源极连接电源电压源VDD33(即输入高电压，例如3.3V)。

所述第二NMOS管MN2的栅极连接输入端INP，漏极连接输出端SP，源极连接接地电压源VSS(即输入低电压，例如0V)。

所述第三NMOS管MN3的栅极连接输入端INP，漏极连接输出端SP，源极连接所述第四NMOS管MN4的漏极。

所述第四NMOS管MN4的栅极连接控制端SLP，漏极连接所述第三NMOS管MN3的源极，源极连接接地电压源VSS。

本实施例中，第二NMOS管MN2的尺寸比其他MOS管的尺寸小得多，即第二NMOS管MN2的驱动能力比其他MOS管的驱动能力小得多，例如，在90nm工艺中，第二NMOS管MN2的W/L相比于其他MOS管的W/L大约小10倍或更多，即第一反相单元的驱动能力比第二反相单元的驱动能力大约小10倍或更多，由此可以得到电压下降速率不同的输出信号，具体来说：

当控制端SLP的信号为逻辑0时，第四NMOS管MN4截止，第一PMOS管MP1和第二NMOS管MN2构成反相器(即所述的第一反相单元)，输入端INP的信号经第一PMOS管MP1和第二NMOS管MN2构成的反相器反相后，输出至输出端SP，输出端SP输出慢电压转换速率的信号：当输入端INP的信号从逻辑0变为逻辑1(上升沿)，经第二NMOS管MN2的弱驱动，输出端SP输出的信号从逻辑1缓慢下降为逻辑0，如图3的ps10所示；当输入端INP的信号从逻辑1变为逻辑0(下降沿)，经第一PMOS管MP1的驱动，输出端SP输出的信号从逻辑0上升为逻辑1，如图3的ps01所示。

当控制端SLP的信号为逻辑1时，第四NMOS管MN4导通，第一PMOS管MP1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4构成反相器(即所述的第二反相单元)，输入端INP的信号经第一PMOS管MP1、第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4构成的反相器反相后，输出至输出端SP，输出端SP输出快电压转换速率的信号：当输入端INP的信号从逻辑0变为逻辑1，经第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的驱动，输出端SP输出的信号从逻辑1快速下降为逻辑0，如图4的pf10所示；当输入端INP的信号从逻辑1变为逻辑0，经第一PMOS管MP1的驱动，输出端SP输出的信号从逻辑0上升为逻辑1，如图4的pf01所示。图4所示的pf10的电压下降速率快于图3所示的ps10的电压下降速率。

图2是本发明电压转换速率控制电路的另一个实施例电路图，所述电压转换速率控制电路包括：输入端INN、输出端SN、控制端SLN、第一NMOS管MN1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4。

所述第一NMOS管MN1的栅极连接输入端INN，漏极连接输出端SN，源极连接接地电压源VSS(即输入低电压，例如0V)。

所述第二PMOS管MP2的栅极连接输入端INN，漏极连接输出端SN，源极连接电源电压源VDD33(即输入高电压，例如3.3V)。

所述第三PMOS管MP3的栅极连接输入端INN，漏极连接输出端SN，源极连接所述第四PMOS管MP4的漏极。

所述第四PMOS管MP4的栅极连接控制端SLN，漏极连接所述第三PMOS管MP3的源极，源极连接电源电压源VDD33。

本实施例中，第二PMOS管MP2的尺寸比其他MOS管的尺寸小得多，即第二PMOS管MP2的驱动能力比其他MOS管的驱动能力小得多，例如，在90nm工艺中，第二PMOS管MP2的W/L相比于其他MOS管的W/L大约小10倍或更多，即第一反相单元的驱动能力比第二反相单元的驱动能力大约小10倍或更多，由此可以得到电压上升速率不同的输出信号，具体来说：

当控制端SLN的信号为逻辑1时，第四PMOS管MP4截止，第一NMOS管MN1和第二PMOS管MP2构成反相器(即所述的第一反相单元)，输入端INN的信号经第一NMOS管MN1和第二PMOS管MP2构成的反相器反相后，输出至输出端SN，输出端SN输出慢电压转换速率的信号：当输入端INN的信号从逻辑1变为逻辑0，经第二PMOS管MP2的弱驱动，输出端SN输出的信号从逻辑0缓慢上升为逻辑1，如图3的ns01所示；当输入端INN的信号从逻辑0变为逻辑1，经第一NMOS管MN1的驱动，输出端SN输出的信号从逻辑1下降为逻辑0，如图3的ns10所示。

当控制端SLN的信号为逻辑0时，第四PMOS管MP4导通，第一NMOS管MN1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4构成反相器(即所述的第二反相单元)，输入端INN的信号经第一NMOS管MN1、第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4构成的反相器反相后，输出至输出端SN，输出端SN输出快电压转换速率的信号：当输入端INN的信号从逻辑1变为逻辑0，经第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的驱动，输出端SN输出的信号从逻辑0快速上升为逻辑1，如图4的nf01所示；在输入端INN的信号从逻辑0变为逻辑1，经第一NMOS管MN1的驱动，输出端SN输出的信号从逻辑1下降为逻辑0，如图4的nf10所示。图4所示的nf01的电压上升速率快于图3所示的ns01的电压上升速率。

需要说明的是，本发明的电压转换速率电路并不限于上述图1和图2所示的实施例电路，本领域技术人员可以根据上述实施方式设计出不同的电路结构，例如，可以采用一个驱动能力弱的反相器和一个驱动能力强的反相器，输入端通过第一开关元件与驱动能力弱的反相器连接，通过第二开关元件与驱动能力强的反相器连接，由控制端的信号控制第一开关元件和第二开关元件分别在不同的逻辑值时开启，两个反相器的输出端连接作为电压转换速率电路的输出。

本发明实施方式的输出电路将上述电压转换速率控制电路与电压转换电路、反相电路结合，产生具有包络特性的两个信号并分别用于控制输出PMOS驱动管和输出NMOS驱动管，使得输出PMOS驱动管和输出NMOS驱动管不会同时导通，也就避免了在输出PMOS驱动管和输出NMOS驱动管产生漏电流。

如图5所示，本发明实施方式的输出电路包括：

第一电压转换模块11，输入输入信号SIN，输出第一中间信号S11；

第二电压转换模块21，输入所述输入信号SIN，输出第二中间信号S21，所述第一中间信号S11和第二中间信号S21互为反相信号；

第一反相模块12，包括多个串接的反相器，输入所述第一中间信号S11，输出第一信号S12；

第二反相模块22，包括多个串接的反相器，输入所述第二中间信号S21，输出第二信号S22，所述第一反相模块12和第二反相模块22的反相器个数相差奇数个；

第一电压转换速率控制模块13，包括第一反相单元和第二反相单元，所述第一反相单元的驱动能力小于所述第二反相单元，在控制信号SL为第一逻辑值时，所述第一信号S12经过所述第一反相单元反相后输出至所述第一电压转换速率控制模块13的输出端；在所述控制信号SL为第二逻辑值时，所述第一信号S12经过所述第二反相单元反相后输出至所述第一电压转换速率控制模块13的输出端；

第二电压转换速率控制模块23，包括第三反相单元和第四反相单元，所述第三反相单元的驱动能力小于所述第四反相单元，在控制信号SL为第一逻辑值时，所述第二信号S22经过所述第三反相单元反相后输出至所述第二电压转换速率控制模块23的输出端；在所述控制信号SL为第二逻辑值时，所述第二信号S22经过所述第四反相单元反相后输出至所述第二电压转换速率控制模块23的输出端；

所述第一电压转换速率控制模块13的输出端的信号为第一控制信号S13，所述第二电压转换速率控制模块23的输出端的信号为第二控制信号S23，所述第一控制信号S13的上升沿先于所述第二控制信号S23的上升沿，所述第一控制信号S13的下降沿迟于所述第二控制信号S23的下降沿；

输出PMOS驱动管MP5，源极连接电源电压源VDD33，漏极为所述输出电路的输出端，栅极输入所述第一控制信号S13；

输出NMOS驱动管MN5，源极连接接地电压源VSS，漏极为所述输出电路的输出端，栅极输入所述第二控制信号S23。

由于第一控制信号S13的上升沿先于第二控制信号S23的上升沿，第一控制信号S13的下降沿迟于第二控制信号S23的下降沿，即第一控制信号S13的上升沿和第二控制信号S23的上升沿之间具有间隙(Gap)，第一控制信号S13的下降沿和第二控制信号S23的下降沿之间具有间隙，或者说，第一控制信号S13的高脉冲包络第二控制信号S23的高脉冲，这样使得输出PMOS驱动管MP5和输出NMOS驱动管MN5不会同时导通，因而也就没有漏电流产生。

上述输出电路还可以包括连接在第一电压转换速率控制模块13和输出PMOS驱动管MP5之间的第一传输门(图中未示出)，以及连接在第二电压转换速率控制模块23和输出NMOS驱动管MN5之间的第二传输门，第一控制信号S13通过所述第一传输门输入所述输出PMOS驱动管MP5的栅极，第二控制信号S23通过所述第二传输门输入所述输出NMOS驱动管MN5的栅极。传输门具有较好的传输特性，可以将输入端的信号差异基本不衰减地传输至输出端。

另外，如果需要提高输出电路的输出端的驱动能力，还可以增加多个连接方式与输出PMOS驱动管MP5相同的输出PMOS驱动管和多个连接方式与输出NMOS驱动管MN5的输出NMOS驱动管，相应地，在第一电压转换速率控制模块和输出PMOS驱动管之间还可以增加第一传输门，以及在第二电压转换速率控制模块和输出NMOS驱动管之间还可以增加第二传输门，也就是说，第一传输门的个数与PMOS驱动管的个数匹配，第二传输门的个数与NMOS驱动管的个数匹配。

上述第一电压转换模块11、第二电压转换模块21、第一反相模块12的反相器个数和第二反相模块22的反相器个数可以根据实际需求而配合设计，只需满足第二信号S22的上升沿先于所述第一信号S12的上升沿，第二信号S22的下降沿迟于所述第一信号S12的下降沿。下面以一个实例说明本发明实施方式的输出电路的工作过程，其中，第一中间信号S11为输入信号SIN的同相信号，第二中间信号S21为输入信号SIN的反相信号，第一反相模块12包括偶数个反相器(例如2个)，第二反相模块22包括奇数个反相器(例如3个)，第一电压转换速率模块13为图1所示的电路结构，第二电压转换速率模块23为图2所示的电路结构。

第一电压转换模块11，输入输入信号SIN，输出第一中间信号S11。第二电压转换模块21，输入输入信号SIN，输出第二中间信号S21。输入信号SIN(未图示)可以由内部核心逻辑电路(core logic circuit)产生。第一电压转换模块11和第二电压转换模块21可以将输出信号的逻辑1的电平值相对于输入信号的逻辑1的电平值提升，例如从1.2V提升至3.3V，以向输出PMOS驱动管和输出NMOS驱动管提供足够的驱动能力。第一电压转换模块11和第二电压转换模块21可以采用现有的电压转换电路，两者的差别仅在于相差一个对输入信号SIN的反相。

为实现第二信号S22的高脉冲包络第一信号S12的高脉冲，从而使得第一控制信号S13的高脉冲包络第二控制信号S23的高脉冲，本实施例第一电压转换模块11和第二电压转换模块21采用的一种电压转换电路具有“使输出信号的一边沿相对于另一边沿延缓”的特性，例如可以为图6所示的电压转换电路，其结构简单，且布局面积较小。图6所示的电压转换电路包括：输入端IN、第一输出端OP、第二输出端ON，第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8、第九PMOS管MP9、第六NMOS管MN6、第七NMOS管MN7和反相器INV。第六NMOS管MN6和第七NMOS管MN7的尺寸大于第六PMOS管MP6、第七PMOS管MP7、第八PMOS管MP8和第九PMOS管MP9的尺寸，因此，输出端输出的信号的上升沿相对于下降沿缓。

反相器INV的输入端连接输入端IN，第六PMOS管MP6和第六NMOS管MN6的栅极与反相器INV的输出端连接，第七PMOS管MP7和第七NMOS管MN7的栅极连接输入端IN，第六NMOS管MN6和第七NMOS管MN7的源极连接接地电压源VSS，第八PMOS管MP8和第九PMOS管MP9的源极接电源电压源VDD33，第六PMOS管MP6的漏极、第六NMOS管MN6的漏极和第九PMOS管MP9的栅极连接第一输出端OP，第七PMOS管MP7的漏极、第七NMOS管MN7的漏极和第八PMOS管MP8的栅极连接第二输出端ON，第六PMOS管MP6的源极连接第八PMOS管MP8的漏极，第七PMOS管MP7的源极连接第九PMOS管MP9的漏极。

第一输出端OP输出的信号和第二输出端ON输出的信号互为反相信号，由于第六NMOS管MN6的尺寸大于第七PMOS管MP7和第九PMOS管MP9的尺寸，即第六NMOS管MN6的驱动能力大于第七PMOS管MP7和第九PMOS管MP9的驱动能力，并且第七PMOS管MP7和第九PMOS管MP9是串联，因此，第二输出端ON输出的信号的上升相对于第一输出端OP输出的信号的下降要缓；而第七NMOS管MN7的尺寸大于第六PMOS管MP6和第八PMOS管MP8的尺寸，即第七NMOS管MN7的驱动能力大于第六PMOS管MP6和第八PMOS管MP8的驱动能力，并且，第六PMOS管MP6和第八PMOS管MP8是串联，因此，第一输出端OP输出的信号的上升相对于第二输出端ON输出的信号的下降要缓。

第一电压转换模块11可以采用图6所示的电压转换电路，其中，第一电压转换模块11的输入信号SIN从电压转换电路的输入端IN输入，第一中间信号S11从电压转换电路的第一输出端OP输出。

第二电压转换模块21也可以采用图6所示的电压转换电路，其中，第二电压转换模块21的输入信号SIN从电压转换电路的输入端IN输入，第二中间信号S21从电压转换电路的第二输出端ON输出。

本领域技术人员应当可以理解，根据上述第一中间信号S11、第二中间信号S21与输入信号SIN的关系，在另一个实施例中，如图13所示，第一电压转换模块11和第二电压转换模块21也可以合并采用一个电压转换模块121，其中电压转换模块121采用图6所述的电压转换电路，输入信号SIN从电压转换电路的输入端IN输入，第一中间信号S11从电压转换电路的第一输出端OP输出，第二中间信号S21从电压转换电路的第二输出端ON输出。这样，整个电路的结构更简单，且布局面积更小。

另外，在其他实施例中，第一电压转换模块11和第二电压转换模块21也可以采用“输出端输出的信号的下降沿相对于上升沿缓”的电压转换电路，相应地，第一反相模块12包括奇数个反相器(例如3个)，第二反相模块22包括偶数个反相器(例如2个)，使得第二信号S22的高脉冲包络第一信号S12的高脉冲。

本实施例中，第一中间信号S11为输入信号SIN的同相信号，第二中间信号S21为输入信号SIN的反相信号。如图7所示，所述第一中间信号S11和第二中间信号S21互为反相信号，由于电压转换模块的特点，第一中间信号S11的上升沿缓于输入信号SIN的上升沿，第一中间信号S11的下降沿基本和输入信号SIN的下降沿相当；第二中间信号S21的上升沿缓于输入信号SIN的下降沿，第二中间信号S21的下降沿基本和输入信号SIN的上升沿相当，因此，第一中间信号S11的上升沿缓于第二中间信号S21的下降沿，第二中间信号S21的上升沿缓于第一中间信号S11的下降沿，即，第二中间信号S21的下降沿快于第一中间信号S11的上升沿，第一中间信号S11的下降沿快于第二中间信号S21的上升沿。

第一反相模块12，包括2个串接的反相器，输入第一中间信号S11，输出第一中间信号S11的同相信号即第一信号S12；第二反相模块22，包括3个串接的反相器，输入第二中间信号S21，输出第二中间信号S21的反相信号即第二信号S22。

如图8所示，由于第一中间信号S11的上升沿缓于第二中间信号S21的下降沿，第二中间信号S21的上升沿缓于第一中间信号S11的下降沿，因此，第一信号S12的上升沿延迟于第二信号S22的上升沿，第二信号S22的下降沿延迟于第一信号S12的下降沿，即第二信号S22的高脉冲(逻辑1的持续时间)包络第一信号S21的高脉冲，相应地，第一信号S12的低脉冲(逻辑0的持续时间)包络第二信号S22的低脉冲。

第一电压转换速率控制模块13的电路结构如图1所示，其控制端SLP输入控制信号SL，输入端INP输入第一信号S12，输出端SP的输出信号为第一控制信号S13。第二电压转换速率控制模块23的电路结构如图2所示，其控制端SLN输入控制信号SL的反相信号，输入端INN输入第二信号S22，输出端SN的输出信号为第二控制信号S23。

当控制信号SL为逻辑0时，第一电压转换速率控制模块13的第四NMOS管MN4截止，第二电压转换速率控制模块23的第四PMOS管MP4截止，结合图1、图2、图8和图9：

当第二信号S22从逻辑0变为逻辑1，第一NMOS管MN1先导通，第二控制信号S23从逻辑1下降为逻辑0；经过一段延迟时间，第一信号S12从逻辑0变为逻辑1，第二NMOS管MN2再导通，第二NMOS管MN2的驱动能力远小于第一NMOS管MN1的驱动能力(例如10倍或以上)，第一控制信号S13从逻辑1缓慢下降为逻辑0。因此，第一控制信号S13的下降沿与第二控制信号S23的下降沿之间的间隙相比于第一信号S12的上升沿与第二信号S22的上升沿之间的间隙更大了。

当第一信号S12从逻辑1变为逻辑0，第一PMOS管MP1先导通，第一控制信号S13从逻辑0上升为逻辑1；经过一段延迟时间，第二信号S22从逻辑1变为逻辑0，第二PMOS管MP2再导通，第二PMOS管MP2的驱动能力远小于第一PMOS管MP1的驱动能力，第二控制信号S23从逻辑0缓慢上升为逻辑1。因此，第二控制信号S23的上升沿与第一控制信号S13的上升沿之间的间隙相比于第二信号S22的下降沿与第一信号S12的下降沿之间的间隙更大了。

当控制信号SL为逻辑1时，第一电压转换速率控制模块13的第四NMOS管MN4导通，第二电压转换速率控制模块23的第四PMOS管MP4导通，结合图1、图2、图8和图10：

当第二信号S22从逻辑0变为逻辑1，第一NMOS管MN1先导通，第二控制信号S23从逻辑1下降为逻辑0；经过一段延迟时间，第一信号S12从逻辑0变为逻辑1，第二NMOS管MN2和第三NMOS管MN3再导通，第二NMOS管MN2、第三NMOS管MN3和第四NMOS管MN4的驱动能力之和与第一NMOS管MN1的驱动能力相近，第一控制信号S13从逻辑1下降为逻辑0。

当第一信号S12从逻辑1变为逻辑0，第一PMOS管MP1先导通，第一控制信号S13从逻辑0上升为逻辑1；经过一段延迟时间，第二信号S22从逻辑1变为逻辑0，第二PMOS管MP2和第三PMOS管MP3再导通，第二PMOS管MP2、第三PMOS管MP3和第四PMOS管MP4的驱动能力之和与第一PMOS管MP1的驱动能力相近，第二控制信号S23从逻辑0上升为逻辑1。

无论是慢电压转换速率的第一控制信号S13和第二控制信号S23(图9)，还是快电压转换速率的第一控制信号S13和S23(图10)，第一控制信号S13的上升沿总是先于第二控制信号S23的上升沿，第一控制信号S13的下降沿总是迟于第二控制信号S23的下降沿并且之间的间隙足够大。

输出PMOS驱动管MP5，源极连接电源电压源VDD33，漏极为所述输出电路的输出端，栅极输入所述第一控制信号S13；输出NMOS驱动管MN5，源极连接接地电压源VSS，漏极为所述输出电路的输出端，栅极输入所述第二控制信号S23。图9或图10所示的第一控制信号S13和第二控制信号S23，第一控制信号S13的上升沿和第二控制信号S23的上升沿之间具有间隙，第一控制信号S13的下降沿和第二控制信号S23的下降沿之间具有间隙，这样使得输出PMOS驱动管MP5和输出NMOS驱动管MN5不会同时导通，因而在电源电压源VDD33和接地电压源VSS之间也就没有通路，避免了输出PMOS管驱动MP5和输出NMOS驱动管MN5中有漏电流流过。

上述实施例中，如果需要增大图10的快电压转换速率信号与图9的慢电压转换速率信号之间的电压转换速率差，则可以增大图1的第二NMOS管MN2和第三NMOS管MN3的尺寸差，图2的第二PMOS管MP2和第三PMOS管MP3的尺寸差。如果输入信号的频率高，则可以增大图1的第二NMOS管MN2的尺寸，图2的第二PMOS管MP2的尺寸，以适应高频信号的要求。

综上所述，上述电压转换速率控制电路和输出电路结构简单，易于实现，可以避免漏电流，从而节省了功耗，提高了信号质量和电路性能，同时也满足对芯片布局面积的要求。

本发明虽然以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以做出可能的变动和修改，因此本发明的保护范围应当以本发明权利要求所界定的范围为准。

Claims (12)

1.一种电压转换速率控制电路，其特征在于，包括：输入端、输出端、控制端、以及具有不同驱动能力的第一反相单元和第二反相单元，

在所述控制端的信号为第一逻辑值时，所述输入端的信号经过所述第一反相单元反相后输出至输出端；

在所述控制端的信号为第二逻辑值时，所述输入端的信号经过所述第二反相单元反相后输出至输出端；

所述第一反相单元由第一MOS管和第二MOS管构成；所述第二反相单元由第一MOS管、第二MOS管、第三MOS管和第四MOS管构成；

所述第一MOS管的类型与所述第二、第三和第四MOS管的类型不同；

所述第一、第二、第三MOS管的栅极连接所述输入端，漏极连接所述输出端；

所述第一MOS管的源极连接第一电压源，所述第二、第四MOS管的源极连接第二电压源；

所述第四MOS管的栅极连接所述控制端，漏极与所述第三MOS管的源极连接。

2.根据权利要求1所述的电压转换速率控制电路，其特征在于，所述第一MOS管为PMOS管，所述第二、第三和第四MOS管为NMOS管，所述第一电压源为电源电压源，所述第二电压源为接地电压源。

3.根据权利要求1所述的电压转换速率控制电路，其特征在于，所述第一MOS管为NMOS管，所述第二、第三和第四MOS管为PMOS管，所述第一电压源为接地电压源，所述第二电压源为电源电压源。

4.根据权利要求1所述的电压转换速率控制电路，其特征在于，所述第二MOS管的驱动能力小于所述第一、第三和第四MOS管的驱动能力。

5.一种输出电路，其特征在于，包括：

电压转换模块，输入输入信号，输出第一中间信号和第二中间信号，所述第一中间信号和第二中间信号互为反相信号；

第一反相模块，包括多个串接的反相器，输入所述第一中间信号，输出第一信号；

第二反相模块，包括多个串接的反相器，输入所述第二中间信号，输出第二信号，所述第一反相模块和第二反相模块的反相器个数相差奇数个；

第一电压转换速率控制模块，包括第一反相单元和第二反相单元，所述第一反相单元的驱动能力小于所述第二反相单元，在控制信号为第一逻辑值时，所述第一信号经过所述第一反相单元反相后输出至所述第一电压转换速率控制模块的输出端；在所述控制信号为第二逻辑值时，所述第一信号经过所述第二反相单元反相后输出至所述第一电压转换速率控制模块的输出端；

第二电压转换速率控制模块，包括第三反相单元和第四反相单元，所述第三反相单元的驱动能力小于所述第四反相单元，在控制信号为第一逻辑值时，所述第二信号经过所述第三反相单元反相后输出至所述第二电压转换速率控制模块的输出端；在所述控制信号为第二逻辑值时，所述第二信号经过所述第四反相单元反相后输出至所述第二电压转换速率控制模块的输出端；

所述第一电压转换速率控制模块的输出端的信号为第一控制信号，所述第二电压转换速率控制模块的输出端的信号为第二控制信号，所述第一控制信号的上升沿先于所述第二控制信号的上升沿，所述第一控制信号的下降沿迟于所述第二控制信号的下降沿；

至少一输出PMOS驱动管，所述输出PMOS驱动管的源极连接电源电压源，漏极为所述输出电路的输出端，栅极输入所述第一控制信号；

至少一输出NMOS驱动管，所述输出NMOS驱动管的源极连接接地电压源，漏极为所述输出电路的输出端，栅极输入所述第二控制信号。

6.根据权利要求5所述的输出电路，其特征在于，

所述第二信号的上升沿先于所述第一信号的上升沿，所述第二信号的下降沿迟于所述第一信号的下降沿，

所述第一电压转换速率控制模块包括：第一PMOS管、第二NMOS管、第三NMOS管和第四NMOS管，所述第一PMOS管和第二NMOS管构成所述第一反相单元，所述第一PMOS管、第二、第三和第四NMOS管构成所述第二反相单元；所述第一PMOS管、第二、第三NMOS管的栅极输入所述第一信号，漏极为所述第一电压转换速率控制模块的输出端；所述第一PMOS管的源极连接电源电压源，所述第二、第四NMOS管的源极连接接地电压源；所述第四NMOS管的栅极输入所述控制信号，漏极与所述第三NMOS管的源极连接；所述第二NMOS管的驱动能力小于所述第一PMOS管、第三和第四NMOS管的驱动能力；

所述第二电压转换速率控制模块包括：第一NMOS管、第二PMOS管、第三PMOS管和第四PMOS管，所述第一NMOS管和第二PMOS管构成所述第三反相单元，所述第一NMOS管、第二、第三和第四PMOS管构成所述第四反相单元；所述第一NMOS管、第二、第三PMOS管的栅极输入所述第二信号，漏极为所述第二电压转换速率控制模块的输出端；所述第一NMOS管的源极连接接地电压源，所述第二、第四PMOS管的源极连接电源电压源；所述第四PMOS管的栅极输入所述控制信号的反相信号，漏极与所述第三PMOS管的源极连接；所述第二PMOS管的驱动能力小于所述第一NMOS管、第三和第四PMOS管的驱动能力。

7.根据权利要求6所述的输出电路，其特征在于，所述第一中间信号为所述输入信号的同相信号，所述第一中间信号的上升沿缓于所述输入信号的上升沿；所述第二中间信号为所述输入信号的反相信号，所述第二中间信号的下降沿快于第一中间信号的上升沿；所述第一反相模块的反相器个数为偶数个，所述第二反相模块的反相器个数为奇数个。

8.根据权利要求7所述的输出电路，其特征在于，所述电压转换模块包括：第一输出端、第二输出端，第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第六NMOS管和第七NMOS管，其中，

第六NMOS管和第七NMOS管的驱动能力大于第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管的驱动能力；

第六PMOS管和第六NMOS管的栅极输入所述输入信号的反相信号，第七PMOS管和第七NMOS管的栅极输入所述输入信号，第六NMOS管和第七NMOS管的源极连接接地电压源，第八PMOS管和第九PMOS管的源极接电源电压源，第六PMOS管的漏极、第六NMOS管的漏极和第九PMOS管的栅极连接第一输出端，第七PMOS管的漏极、第七NMOS管的漏极和第八PMOS管的栅极连接第二输出端，第六PMOS管的源极连接第八PMOS管的漏极，第七PMOS管的源极连接第九PMOS管的漏极；

所述第一输出端输出的信号为所述第一中间信号，所述第二输出端输出的信号为所述第二中间信号。

9.根据权利要求7所述的输出电路，其特征在于，所述电压转换模块包括：第一电压转换模块，输入输入信号，输出第一中间信号；第二电压转换模块，输入所述输入信号，输出第二中间信号，所述第一中间信号和第二中间信号互为反相信号。

10.根据权利要求9所述的输出电路，其特征在于，所述第一电压转换模块和第二电压转换模块分别包括：第一输出端、第二输出端，第六PMOS管、第七PMOS管、第八PMOS管、第九PMOS管、第六NMOS管和第七NMOS管，其中，

第六NMOS管和第七NMOS管的驱动能力大于第六PMOS管、第七PMOS管、第八PMOS管和第九PMOS管的驱动能力；

第六PMOS管和第六NMOS管的栅极输入所述输入信号的反相信号，第七PMOS管和第七NMOS管的栅极输入所述输入信号，第六NMOS管和第七NMOS管的源极连接接地电压源，第八PMOS管和第九PMOS管的源极接电源电压源，第六PMOS管的漏极、第六NMOS管的漏极和第九PMOS管的栅极连接第一输出端，第七PMOS管的漏极、第七NMOS管的漏极和第八PMOS管的栅极连接第二输出端，第六PMOS管的源极连接第八PMOS管的漏极，第七PMOS管的源极连接第九PMOS管的漏极；

第一电压转换模块的第一输出端输出的信号为所述第一中间信号，第二电压转换模块的第二输出端输出的信号为所述第二中间信号。

11.根据权利要求5所述的输出电路，其特征在于，所述第一中间信号为所述输入信号的升压信号；所述第二中间信号为所述输入信号的升压信号。

12.根据权利要求5所述的输出电路，其特征在于，还包括：第一传输门和第二传输门，所述第一控制信号通过所述第一传输门输入所述输出PMOS驱动管的栅极，所述第二控制信号通过所述第二传输门输入所述输出NMOS驱动管的栅极。

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