CN1629982A - 调节半导体存储器装置中转换速率的装置与方法 - Google Patents

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Abstract

本发明关于一装置用以调节半导体存储器装置中藉自一外部电路之一信号所输出之一数据信号之一转换速率与一方法，该装置包含：一转换速率控制信号产生块对应于一命令信号经由结合自外部电路所输入的控制码用以输出多个转换速率控制信号，且一数据缓冲器用以调节藉使用转换速率控制信号所输入之一数据信号之转换速率。

Description

调节半导体存储器装置中转换速率的装置与方法
技术领域
本发明关于一半导体存储器装置之一数据输出缓冲器，且更特定地为关于高速运算下之一半导体存储器装置之一数据输出缓冲器。
背景技术
最近所制造的半导体存储器装置包含超过数百万个存储单元，半导体存储器装置之一基本功能为输入与输出数据用以写入数据于这些存储单元和读取所写入之数据目的。为快速运算速度，半导体存储器装置已自同步动态随机存取存储器(SDRAM)元件发展到双数据率(DDR)RAM元件又到DDR II RAM元件。虽然此进步的发展，半导体存储器装置之基本运算没有太大改变，如为恢复每一存储器单元存储一被输入数据的恢复运算或防止储存的数据消失以及为在外部电路和内部电路之间传输数据的数据输入与输出(I/O)运算。
以上基本的与独特的功能甚至将在目标为高速读写数据与减低制造成本的下一代半导体记忆技术中被保留。
图1为一方块图显示一传统的半导体存储器装置。
该半导体存储器装置包含：一命令与地址控制装置102，一行解码器103，一列解码器104，一单元区域105，一输入/输出驱动器106，一数据输入缓冲器107，一数据输入寄存器108，一数据输出寄存器109，与一数据输出缓冲器110。
命令与地址控制装置102自一外部电路接收一命令COMM与一地址ADDR并传送该地址到行解码器103与列解码器104。而且该命令与地址控制装置102控制行解码器103、列解码器104、数据输入缓冲器107、数据输入寄存器108、数据输出寄存器109与第一数据输出缓冲器110对应所输入之命令COMM。
单元区域105包含多个存储单元以储存数据与多个感应放大器以放大储入数据，行解码器103与列解码器104选择一对应命令COMM和自一外部电路输入的地址ADDR的要被读写的存储单元。在此，命令COMM包含多个指令负责DRAM装置运算中之行存取与列存取。行地址选通(RAS)信号、一列地址选通(CAS)信号与一写入使能(WE)信号为此等指令之例子，相同的，地址ADDR包含一行地址与一列地址以存取一存储单元。
以下，半导体存储器装置的操作将详细被描述，一旦RAS信号被激活，行地址就被输入。行解码器103解码行地址，且接着一些对应被解码地址的存储单元被激活，一具有储存于所激活的存储器单元中低位能的数据被单元区域105之传感放大器放大。传感放大器在放大所存取之数据后随时准备读取运算或写入运算，即储存于被激活之存储单元中的数据，也就是传感放大器可作为一数据高速缓存器以暂时地储存数据。
在一读取运算情况中，一旦CAS信号被激活，列地址被解码，被储入传感放大器之一部分之数据作为一数据高速缓存器被输出至一内部数据总线。所输出之数据被存入数据输出寄存器109。存入数据输出寄存器109之数据在一预定时间后经由数据输出缓冲器110被输出。
图2为一示意电路图描述数据输出缓冲器110，当一数据时钟信号DCLK在一输出使能信号OE被激活之状态下被输入，一数据信号DATA之相位被决定且接着数据信号DATA被输出到示于图1中之输入/输出驱动器106。此时被输出信号之斜率被称为转换速率(slew rate)。转换速率以一特定的单位表示，例如3V/ns，意义为信号之电压电位从约0V至约3V被激活约1纳秒。假如在半导体存储器装置中逻辑低位约为0V且逻辑高位约为3V，容易了解数据信号多久自一逻辑低位变为一逻辑高位准。
于此，第一电阻器R1与第二电阻器R2为一种被动元件用以决定转换速率。虽然转换速率可被不同类型元件决定，特别地由电阻器所决定之转换速率在图中将被描述。
在DRAM装置的传统设计中，转换速率通常被提供为一固定值。因此假如转换速率是高的，信号质量就会被反弹噪声降低，如果转换速率是低的，存取时间是相当可变的，因此导致信号品质降低。于此信号品质可被视为一信号完整性。信号被输出用于包含数据产生期间与数据设定期间之预定期间。于此通常称为数据窗的数据产生期间为一期间用以产生被输入或所输出信号的电压电位以稳定地传感或传送。数据储存期间意义为一期间用以决定所输入或所输出信号之电压电位，例如电压电位从一逻辑高至一逻辑低或从一逻辑低至一逻辑高。所以一好的信号完整性表明数据保证期间相对较长。
图3A为一图形显示在一不合适的转换速率情形中一数据输出信号之波形，如所示者数据输出信号有大量的噪声，另一方面图3B为一图形显示在一较佳转换速率情形中数据输出信号之一波形，如所示，数据输出信号具有足够的数据窗。
然而，因为当一DRAM元件被设计与制造时转换速率被提供为固定值，它是不可能在DRAM元件中依据产生速度、电力电位等调整转换速率。
发明内容
因此本发明之一目标为提供一装置用以调整对应于从一半导体存储器装置之一外部电路所输入之一控制信号之数据信号输出之转换速率与因此之一方法。
依据本发明之一观点，提供一装置用以于一半导体存储器装置中调整转换速率，装置包含：一转换速率控制信号产生区块对应于一命令信号经由结合自外部电路所输入的控制码以输出多个转换速率控制信号，且一数据缓冲器藉使用转换速率控制信号以调整一输入数据信号之转换速率。
依据本发明之另一观点，提供一方法用以调整自一半导体存储器装置所输出之一数据信号之转换速率，包含步骤：结合经由藉一命令信号所控制自一外部电路所输入之多个控制码组，以因此产生多个转换速率控制信号组；且依据输出至一数据暂存区之数据信号之一移位逻辑状态，藉使用转换速率控制信号组选择地调整一数据信号之一转换速率。
依据本发明之另一观点，提供一方法用以调整自一半导体存储器装置所输出之一数据信号之转换速率，包含步骤：个别地结合多个自一外部电路输入之控制码组经由藉自外部电路所输入之一命令信号所控制以因此产生第一转换速率控制信号组与第二转换速率控制信号组；调整在第一转换速率调整单元内所使能的开关数目以藉使用第一转换速率控制信号组调整输出至一数据暂存区之数据信号转换速率；且调整在第二转换速率调整单元内所使能的开关数目以藉使用第二转换速率控制信号组调整输出至一数据暂存区之数据信号转换速率。
依据本发明之进一步观点，提供一半导体存储器装置之方法，包含：一单元区域包含多个单元以储存数据；一命令与地址控制区块以自一外部电路接收一命令与一地址且解译该命令与地址；一行解码器藉自命令与地址控制区块所输入之地址以解码一行地址；一列解码器藉自命令与地址控制区块所输入之地址以解码一列地址；一数据输入寄存器以储存输入至对应于行地址与列地址之单元之一之数据；一数据输入缓冲器以传输自外部电路所输入之数据至数据输入寄存器；一数据输出寄存器以储存输出至对应于行地址与列地址之单元之一之数据；一转换速率控制信号产生区块经由藉自外部电路之一命令信号所控制藉结合自外部电路所输入之控制码以产生多个转换速率控制信号；与一数据缓冲器经由转换速率控制信号之使用藉调整自数据输出寄存器所输入之数据转换速率用以输出数据至外部电路。
附图说明
本发明的上述以及其他目标及特征关于以下较佳实施例的描述并结合附图将变得容易了解，其中：
图1为一方块图显示一传统的半导体存储器装置；
图2为示于图1中的一数据输出缓冲器的一示意电路图；
图3A为显示在一不合适的转换速率情形中一数据输出信号的一波形图；
图3B为显示在一较佳转换速率情形中一数据输出信号的一波形图；
图4为依据本发明的第一实施例的一半导体存储器装置的一方块图；
图5为显示于图4中的一所实施的数据输出缓冲器的一示意电路图；
图6为描述示于图4中的第一转换速率控制信号产生块的一示意电路图；
图7为描述示于图4中的另一所实施的数据输出缓冲器的一示意电路图；
图8显示说明取决于一输出数据的转换速率差异的波形；
图9为描述依据本发明的第二实施例的一半导体存储器装置的一方块图；
图10显示于图9中的第二转换速率控制信号产生块的一电路图；
图11显示于图9中的一所实施的数据输出缓冲器的一电路图；且
图12显示于图9中的另一所实施的数据输出的一电路图；
具体实施方式
以下，将结合附图详细描述根据本发明的优选实施方式的一种用于在半导体存储器装置中调节转换速率的装置及其方法。
图4为依据本发明的第一实施例的半导体存储器装置的方块图，半导体存储器装置包含：命令与地址控制装置302；行解码器303；列解码器304；单元区域305；输入/输出驱动器306；数据输入缓冲器307；数据输入寄存器308；数据输出寄存器309；与第一数据输出缓冲器310。
命令与地址控制装置302接收命令COMM与地址ADDR且传送地址至行解码器303与至列解码器304，而且命令与地址控制装置302控制行解码器303、列解码器304、数据输入缓冲器307、数据输入寄存器308、数据输出寄存器309与第一数据输出缓冲器310以响应所输入的命令COMM。
单元区域305包含多个存储器单元以储存数据与多个传感放大器以放大存入多个存储器单元的数据，行解码器303与列解码器304选择将读取与写入的存储器单元以响应命令COMM与自外部电路所输入地址ADDR。在此，命令COMM包含多个指令，负责动态随机存取存储器(DRAM)装置运算中的一行存取与一列存取操作。这样的指令的例子是一行地址选通(RAS)信号、一列地址选通(CAS)信号与一写入使能(WE)信号，相同的，地址ADDR包含一行地址与一列地址fro以存取一存储器单元。
以下，半导体存储器装置的读取与写入操作将详细被描述。一旦RAS信号被激活，一行地址被输入，行地址接着藉行解码器303被解码，且多个存储器单元对应解码行地址被激活，一具有储入被驱动存储器单元的一低位能数据藉单元区域305的传感放大器被放大。传感放大器在放大所存取的数据随时以供一读取运算或一写入运算，即数据储存于被激活的存储器单元，也就是说传感放大器可作为一数据高速缓存以暂时地储存数据。
依据本发明的半导体存储器装置包含第一转换速率信号产生块320以控制转换速率，而且第一数据输出缓冲器310的内部构形被修改，第一转换速率信号产生块320以与第一数据输出缓冲器310的详细构形被说明于图5与6中，特别地，图5为一示意电路图描述示于图4中的第一数据输出缓冲器310，且图6为一示意电路图描述示于图4中的第一转换速率控制信号产生块，而且图7为依据第一实施例的另一所实施的数据输出缓冲器310A的一示意电路图，于此该另一所实施的数据输出缓冲器310A将被参引为第二数据输出缓冲器310A。
如图5中所示，第一数据输出缓冲器310包含第一预驱动器401、第二预驱动器402、输出驱动器403、第一转换速率调节单元404，与第二转换速率调节单元405，输出驱动器403用以最终地输出一数据具有第一金属氧化半导体(MOS)晶体管与第二MOS晶体管，第一MOS晶体管与第二MOS晶体管藉第一预驱动器401与第二预驱动器402来控制，其每一个都与相应的栅极连接，而且第一预驱动器401与第二预驱动器402个别地与第一转换速率调节单元404及第二转换速率调节单元405连接。
第一转换速率调节单元404与第二转换速率调节单元405具有多个元件以调节转换速率，第一转换速率调节单元404与第二转换速率调节单元405的每一个是用于根据所输入的控制信号a，b，c与d来调节转换速率。
更详细的，如图5所示，第一转换速率调节单元404，具有第一组电阻R11，R12，R13与R14被串联连接且决定转换速率与第一组MOS晶体管NM01至NM04，第二转换速率调节单元405，具有一第二组电阻R21，R22，R23与R24被串联连接且决定一转换速率与第二组MOS晶体管PM01至PM04，第一组电阻R11，R12，R13与R14与第二组电阻R21，R22，R23与R24藉接收控制信号a，b，c与d的开关装置而被个别地控制，即第一组MOS晶体管NM01至NM04与第二组MOS晶体管PM01至PM04，于此开关装置可以由根据控制信号而激活或未激活的NMOS晶体管与PMOS晶体管构成。
以下，调节转换速率的连续步骤将被描述，首先输入至第一转换速率调节单元404与至第二转换速率调节单元405的控制信号a，b，c与d的被激活进入逻辑高’H’状态，接着第一转换速率调节单元404与第二转换速率调节单元405具有可变电阻，因此，流至第一预驱动器401与第二预驱动器402的电流也是可变的，此可变电流意指第一预驱动器401与第二预驱动器402的可驱动性增加或减少，当电阻值变得较大，转换速率减少，且相反地，当电阻值变得较小，转换速率增加，经由此方式，转换速率被调节，假如在运算中所量测的转换速率相似于图3A中所示的波形，调节转换速率的控制信号a，b，c与d被编程以得到波形近似于图3B中所示的波形。
于此，输入至第一转换速率调节单元404与至第二转换速率调节单元405的控制信号a，b，c与d为输入至第一转换速率信号产生块320的二个控制码A0与A1的解码结果所产生的信号，而且解码运算当一外部命令A0与A1在转换速率调节被输入时被确定。
而且，替代使用串联连接的多个电阻，转换速率藉改变晶体管的尺寸而被调节，如图7中所示，多个晶体管NM11至NM14与PM11至PM14在第三转换速率调节单元604中个别地并联连接且第四转换速率调节单元605可被使用，也就是电流流动至第三预驱动器601与至第四预驱动器602的改变依藉控制信号a，b，c与d所驱动的晶体管数目而定，且结果第三预驱动器601与第四预驱动器602的可驱动性可被增加或减少，虽然第一转换速率信号产生块320的内部电路须要以产生控制信号a，b，c与d未被说明，第一转换速率信号产生块320的内部电路为容易被熟知技艺人士所预料，所以内部电路的详细描述将不被描述。
同时，虽然图7显示使用四个控制信号与四个开关装置的情况，控制信号与开关装置的数目为一示范性情形，视需要而定，控制信号的数目与开关装置的数目可大于或少于此示范性数目，控制信号的数目与开关装置的数目较佳地大于大约10个。
依据图5与7中所描述的调节转换速率的图示，转换速率可基于经由数据区(data pad)所传输的数据信号的逻辑状态而被改变，也就是可能在电流驱动速度中存在一差异因为在第一转换速率调节单元404与至第二转换速率调节单元405内或在第三转换速率调节单元604与第四转换速率调节单元605内的PMOS晶体管与NMOS晶体管的特性缘故，以调节在一逻辑高’H’状态的一数据转换速率至一逻辑低’L’状态且在一逻辑低’L’状态的一数据转换速率至一逻辑高’H’状态，因此可能有一问题即其转换速率未精确地彼此一致，例如，如图8所示一上升运算用于自逻辑低’L’数据转换的逻辑高’H’数据具有一非常慢的转换速率与一下降运算用于自逻辑高’H’数据转换的逻辑低’L’数据具有一非常快的转换速率，一数据窗将变得更窄，一参考符号’B’表示此变窄的数据窗。
图9为一方块图显示依据本发明的第二实施例的一半导体存储器装置，在图9中所示的大部分组合构件为近似于图4中所示者，因此对相同的组合构件，在图4中所使用的相同参考号码将于此图中被使用。
虽然近似，图9中所示的半导体存储器装置与图4所示的不同之处在于其四个控制码A0、A1、B0与B2被输入至第二转换速率控制信号产生块920以因此输出八个转换速率控制信号a到h，并且第三数据输出缓冲器910被输入八个转换速率控制信号a到h。
图10为电路图描述依据本发明的第二实施例的第二转换速率控制信号产生块920，第11与12图显示依据本发明的第二实施例的不同的所实施的第三与第四数据输出缓冲器910与910A。
如图10中所示，一转换速率命令信号SLEW与以上所提及的四个控制码A0、A1、B0与B1被输入至第二转换速率控制信号产生块920，以下，四个控制码A0、A1、B0与B1将被特别地表示为第一控制码A0、第二控制码A1、第三控制码B0与第四控制码B1。
依据转换速率命令信号SLEW，第一控制码信号A0与第二控制码A1激活至少在第一组转换速率控制信号a到d中超过一个转换速率控制信号，相似地，依据转换速率上的命令信号，第三控制码B0与第四控制码B1激活至少在第二组转换速率控制信号e到h中超过一个转换速率控制信号。
图11中所示的第三数据输出缓冲器910与图4所示的第一数据输出缓冲器310不同，也就是输入至一第五转换速率调节单元804的转换速率控制信号与输入至一第六转换速率调节单元805是彼此不同，因此在第五转换速率调节单元804内与第六转换速率调节单元805内开启的开关数目可被改变，最终它可能克服制造不同特性PMOS与NMOS晶体管其供应电流反应一逻辑高’H’数据的一输出与一逻辑低’L’数据的一输出的限制，例如，因为PMOS晶体管的电流驱动速度是快的当NMOS晶体管的电流驱动速度是慢的，一数据信号用以输出逻辑高’H’数据可被调节成慢的且一数据信号用以输出逻辑低’L’数据可被调节成快的，调节的结果如图8中所示，它有可能藉改变在第五转换速率调节单元804内与第六转换速率调节单元805内启动的开关数目得到一宽数据窗A。
第五转换速率调节单元804与第六转换速率调节单元805包含一组并联连接的NMOS晶体管NM21至NM24与一组并联连接的PMOS晶体管PM21至PM24，此种组合的结果，晶体管的尺寸可被调节，因此调节转换速率，也就是依据所激活的控制信号a到h的数目，第五预驱动器801与第六预驱动器802的驱动性可被增加或减少。
例如像图12中所示的第四数据输出缓冲器910A，多个电阻R31至R34与R41至R44被串联连接，且一组NMOS晶体管NM31至NM34个别地与第一组电阻R31，R32，R33与R34并联连接且一组PMOS晶体管PM31至PM34个别地与第二组电阻R41，R42，R43与R44并联连接被控制以被开启或关闭以改变电阻，因此，电流的数量可被改变，因此，允许数据信号的转换速率被调节，它应被注意的是用以控制转换速率的开关装置不限于以上的NMOS与PMOS晶体管。
同时，在图10至12中所描述个别的转换速率调节单元具有四个控制信号与四个开关装置，然而视需要而定，开关装置的数目可被增加或减少，较佳的开关装置数目是大于约10个。
依据本发明，数据输出信号的转换速率藉自一外部电路所输入的一信号来调节，甚至即使数据信号的品质由于数个原因例如一过程改变而为不好时，仍可被选择性地调节，因此它有可能得到最佳信号品质而不论一系统总线条件。特别地，因为转换速率可对应于供用于转换速率调节单元的装置特性被选择地调节，此效果的结果，一数据窗可被最佳化，而且因为转换速率可经由一软件程序被外部地调节，它有可能弹性地调节转换速率甚至是在一需要不同转换速率的系统的应用中。
本发明包含关于韩国专利申请号KR 2003-93702与KR 2004-22541，分别在2003年12月19日与2004年4月1日申请于韩国专利局，该全部内容被结合在这里以供参考。
尽管参照某些较佳实施例描述了本发明，它对熟知技艺人士将是明显的，即可以在不脱离由本发明的下述权利要求的精神和范围内进列各种变化和修改。
本案的摘要附图的元件代表符号简单说明：
302         命令与地址控制块
303         行解码器
304         列解码器
305         单元区域
306         输入/输出驱动器
307         数据输入缓冲器
308         数据输入寄存器
309         数据输出寄存器
310         第一数据输出缓冲器
320         第一转换速率信号产生块
COMM        命令
ADDR        地址
CLK         时钟信号
SLEW        转换速率命令信号
主要元件符号说明
102，302            命令与地址控制块
103，303            行解码器
104，304            列解码器
105，305            单元区域
106，306            输入/输出驱动器
107，307            数据输入缓冲器
108，308            数据输入寄存器
109，309            数据输出寄存器
110，310            第一数据输出缓冲器
310A                第二数据输出缓冲器
320                 第一转换速率信号产生块
401                 第一预驱动器
402                 第二预驱动器
403                 输出驱动器
404                 第一转换速率调节单元
405                 第二转换速率调节单元
601                 第三预驱动器
602                 第四预驱动器
604                 第三转换速率调节单元
605                 第四转换速率调节单元
801                 第五预驱动器
802                 第六预驱动器
804                 第五转换速率调节单元
805                 第六转换速率调节单元
910                 第三数据输出缓冲器
910A                第四数据输出缓冲器
920                 第二转换速率控制信号产生块
COMM                命令
ADDR                地址
CLK                 时钟信号
SLEW                转换速率命令信号
DCLK                数据时钟信号
OE                  输出启动信号
DATA                数据信号
I/O                 数据输入与输出

Claims (24)

1.一种用于一半导体存储器装置中调整转换速率之装置，该装置包括：
转换速率控制信号产生块，响应于一命令信号经由结合自外部电路所输入的控制码用以输出多个转换速率控制信号；且
数据缓冲器，用以调整藉使用转换速率控制信号所输入的数据信号之转换速率。
2.如权利要求第1项之装置，其中数据缓冲器包含：
至少一预驱动器，通过使用所输入数据信号用以产生一驱动信号；
输出驱动器，通过使用驱动信号用以输出数据信号；且
至少一转换速率调整单元，用以调整数据信号之一斜率，该至少一转换速率调整单元被连接于该至少一预驱动器之一侧与地与供应电压之一之间。
3.如权利要求第2项之装置，其中该至少一转换速率调整单元包含多个转换速率调整元件。
4.如权利要求第3项之装置，其中转换速率调整元件为电阻器。
5.如权利要求第4项之装置，其中该至少一转换速率调整单元包含：
多个电阻器，被串联连接于该至少一预驱动器之一侧与一地与一供应电压之一间；以及
多个开关装置，被并联连接用以经由藉多个转换速率控制信号所控制而彼此电连接多个电阻器之部分或全部。
6.如权利要求第5项之装置，其中转换速率控制信号产生块藉命令信号解码控制码。
7.如权利要求第3项之装置，其中多个转换速率调整元件为开关装置。
8.如权利要求第7项之装置，其中该至少一转换速率调整单元包含多个被并联连接于该至少一预驱动器之一侧与地与供应电压之一之间之开关装置，且转换速率控制信号使多个开关装置之部分或全部彼此电连接
9.如权利要求第8项之装置，其中开关装置为金属氧化物半导体(MOS)晶体管。
10.如权利要求第1项之装置，其中控制码被分类成第一控制码群与第二控制码群。
11.如权利要求第10项之装置，其中转换速率控制信号产生块包含：
第一转换速率控制信号产生器，藉经由命令信号之使用解码第一控制码群用以输出第一转换速率控制信号群；且
第二转换速率控制信号产生器，藉经由命令信号之使用解码第二控制码群用以输出第二转换速率控制信号群。
12.如权利要求第11项之装置，其中数据缓冲器包含：
第一预驱动器，使用输入数据信号用以产生一驱动信号；
第一转换速率调整单元，藉第一转换速率控制信号群用以调整数据信号之斜率，第一转换速率调整单元被连接于第一预驱动器之一侧与地与供应电压之一间；
输出驱动器，使用驱动信号用以输出数据信号；
第二预驱动器使用输入数据信号用以产生一驱动信号；
第二转换速率调整单元，藉第二转换速率控制信号群用以调整数据信号之一斜率，第二转换速率调整单元被连接于第二预驱动器之一侧与一接地与一供应电压之一间。
13.如权利要求第12项之装置，其中每一个第一转换速率调整单元与第二转换速率调整单元包含多个转换速率调整装置。
14.如权利要求第13项之装置，其中多个转换速率调整元件为电阻器。
15.如权利要求第12项之装置，其中每一个第一转换速率调整单元与第二转换速率调整单元包含：
多个电阻，被串联连接于相应之预驱动器之一侧与地与供应电压之一间；且
多个开关装置，被并联连接，经由相应的转换速率控制信号组之使用以彼此电连接电阻器之部分或全部。
16.如权利要求第13项之装置，其中转换速率调整元件为开关装置。
17.如权利要求第16项之装置，其中每一个第一转换速率调整单元与第二转换速率调整单元包含多个开关装置，被并联连接于相应预驱动器之一侧与地与供应电压之一间，且相应的转换速率控制信号组使多个开关装置之一部分或全部彼此电连接。
18.如权利要求第17项之装置，其中开关装置为MOS晶体管。
19.一种用以调整自一半导体存储器装置中所输出之一数据信号之一转换速率方法，包括步骤：
结合经由藉一命令信号所控制自一外部电路所输入之多个控制码组，以因此产生多个转换速率控制信号组；且
(2)依据输出至一数据区之数据信号之移位逻辑状态，藉使用转换速率控制信号组选择地调整数据信号之转换速率。
20.如权利要求第19项之方法，其中产生多个转换速率控制信号组之步骤(1)包含步骤：
在多个控制码组中藉命令信号解码第一控制码组以因此产生第一转换速率控制信号组；且
在多个控制码组中藉命令信号解码第二控制码组以因此产生第二转换速率控制信号组
21.如权利要求第20项之方法，其中选择地调整数据信号之转换速率之步骤(2)包含步骤：
藉使用数据信号产生一驱动信号；
藉第一转换速率控制信号组调整数据信号之斜率；且
输出藉驱动信号所调整之斜率的数据信号。
22.一种用于调整自一半导体存储器装置所输出之一数据信号之一转换速率之方法，包括步骤：
个别结合多个自外部电路所输入之控制码组经由藉自外部电路所输入之一命令信号所控制以因此产生第一转换速率控制信号组与第二转换速率控制信号组；
调整在第一转换速率调整单元内所开启的开关数目用以藉使用第一转换速率控制信号组调整输出至一数据区之数据信号转换速率；且
调整在第二转换速率调整单元内所开启的开关数目用以藉使用第二转换速率控制信号组调整输出至一数据区之数据信号转换速率。
23.一种半导体存储器装置，包括：
单元区域包含多个单元用以储存数据；
命令与地址控制块，用以自一外部电路接收一命令与一地址且解译该命令与地址；
行解码器，藉自命令与地址控制块所输入之地址用以解码行地址；
列解码器藉，自命令与地址控制块所输入之地址用以解码一列地址；
数据输入寄存器，用以储存输入至对应于行地址与列地址之单元之一之数据；
数据输入缓冲器，用以传输自外部电路所输入之数据至数据输入寄存器；
数据输出寄存器，用以储存输出至对应于行地址与列地址之单元之一之数据；
转换速率控制信号产生块，经由藉自外部电路之一命令信号所控制藉结合自外部电路所输入之控制码用以产生多个转换速率控制信号；
数据缓冲器，经由转换速率控制信号之使用藉调整自数据输出寄存器所输入之数据转换速率用以输出数据至外部电路。
24.如权利要求第23项之半导体存储器装置，其中数据缓冲器包含：
至少一预驱动器，藉使用输入数据信号用以产生一驱动信号；
输出驱动器，藉使用驱动信号用以输出数据信号；且
至少一转换速率调整单元，藉被连接于该至少一预驱动器之一侧与地与一供应电压之一间用以调整数据信号之一斜率。
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