CN1622220A - 用于检测输入信号的输入缓冲器 - Google Patents

Abstract

一种检测输入信号的输入缓冲器。该输入缓冲器包括输出节点、第一缓冲器以及第二缓冲器。第一缓冲器可以在参考电压信号的电压电平等于预定电压电平时，控制输出节点的电压电平。第二缓冲器可以在参考电压信号的电压电平低于预定电压电平时，响应输入信号控制输出节点的电压电平。第二缓冲器可以将输出节点保持在第一电平。第二缓冲器可以包括输出控制部分和电平控制部分。输出控制部分可以接收输入信号，并产生第二电平的电平输出信号。电平控制部分可以在参考电压信号的电压电平低于第一电压的预定电压电平时，响应电平输出信号产生将输出节点保持在第一电平的控制信号，并且可以在参考电压信号的电压电平等于预定电压电平时拦截该控制信号。

Description

用于检测输入信号的输入缓冲器

技术领域

本发明的实施例涉及一种半导体器件的输入缓冲器，其在加电操作期间检测输入信号的电压电平。要求享受于2003年11月27日提交给韩国知识产权局的韩国专利申请第2003-84859号的优先权，通过引用而将其公开内容全部合并于此。

背景技术

具有动态随机存取存储器(DRAM)的半导体器件的加电工序包括在向半导体器件施加参考电压信号前检测输入信号并将半导体器件的输出引脚驱动至高阻抗(Hi-Z)状态。输入信号为半导体器件接通(加电)后在断电模式或有源模式下控制半导体器件的操作模式的电压。然而，在一些半导体器件中，尽管在半导体器件加电后向其施加参考电压信号，但是半导体器件可能未适当地检测输入信号，这导致半导体器件的误操作。

图1为示出半导体器件输入缓冲器的电路图。输入缓冲器100包括第一和第二晶体管TR1和TR2(形成电流反射镜)、第三和第四晶体管TR3和TR4(接收参考电压信号VREF和输入信号CKE)、电流源IS(驱动输入缓冲器100)、以及反相器INV(输出输出信号OUTS)。

半导体器件加电后，输入缓冲器100接收输入信号CKE，并且应当输出低电平的输出信号OUTS。于是，响应输入缓冲器100的输出信号OUTS，输出引脚(未示出)可以保持在高阻抗(Hi-Z)状态。输入信号CKE的电压电平通常低于参考电压信号VREF的电压电平。因此，图1所示的输入缓冲器100可以输出低电平的输出信号OUTS。于是，可以将输出引脚(未示出)驱动至高阻抗(Hi-Z)状态。然而，半导体器件加电后在参考电压信号VREF的电压电平达到预定电压电平前，输入缓冲器100可能未检测低电平的输入信号CKE的电压电平。

例如，如果在半导体器件加电后参考电压信号VREF的电压电平就为0V，且输入信号CKE的电压电平大于参考电压信号VREF的电压电平，则输入缓冲器100输出高电平的输出信号OUTS。结果，可能不能将输出引脚(未示出)驱动至高阻抗(Hi-Z)状态，且半导体器件可能误操作。

发明内容

本发明的实施例涉及一种在半导体器件加电操作期间检测输入信号的输入缓冲器。实施例涉及一种在半导体器件加电操作期间检测输入信号的半导体器件。输入缓冲器可以包括输出节点、第一缓冲器以及第二缓冲器。第一缓冲器在参考电压信号的电压电平等于第一电压电平时，控制输出节点的电压电平。第二缓冲器在参考电压信号的电压电平低于第一电压电平时，响应输入信号控制输出节点的电压电平。

第二缓冲器以第一电平驱动输出节点的电压电平。第一缓冲器可以是连接在源电压与接地电压之间的差动放大器，并根据对输入信号与参考电压信号的比较控制输出节点的电压电平。

第二缓冲器可以包括输出控制部分和电平控制部分。输出控制部分接收输入信号，并产生第二电平的电平输出信号。电平控制部分在参考电压信号的电压电平低于第一电压电平时，响应电平输出信号产生以第一电平驱动输出节点的控制信号。电平控制部分在参考电压信号的电压电平等于第一电压的电压电平时，撤销(over ride)该控制信号。

输出控制部分可以包括第一可变电阻器、第一晶体管、第二晶体管、第二可变电阻器和反相器。第一可变电阻器的一端连接至源电压。第一晶体管的第一端连接至第一可变电阻器的另一端。第一晶体管的栅极被施加输入信号。第一晶体管的第二端连接至第二节点。第二晶体管的第一端连接至第二节点。第二晶体管的栅极被施加输入信号。第二可变电阻器的一端连接至第二晶体管的第二端，第二可变电阻器的另一端连接至接地电压。

反相器(inverter)可以将第二节点的电压电平翻转(invert)，并输出翻转的电压电平作为电平输出信号。输出控制部分的第一可变电阻器、第二可变电阻器、第一晶体管和第二晶体管的大小可以调整为使得以第二电平输出该电平输出信号。

电平控制部分可以包括第三晶体管和第四晶体管。第三晶体管的第一端连接至源电压，而第三晶体管的栅极被施加电平输出信号。第四晶体管的第一端连接至第三晶体管的第二端。第四晶体管的栅极被施加参考电压信号。第四晶体管的第二端连接至输出节点。

控制信号可通过第四晶体管的第二端施加至输出节点。第四晶体管可以在参考电压信号的电压电平低于第一电压电平时导通。第四晶体管可以在参考电压信号的电压电平大于第一电压的电压电平时关断。在实施例中，该第一电压的电压电平可以是源电压电平的一半。

根据本发明实施例，一种输入缓冲器包括输出节点、第一缓冲器、第二缓冲器以及缓冲器控制单元。第一缓冲器在参考电压信号的电压电平低于第一电压电平时，响应缓冲器控制信号而关断。第一缓冲器在参考电压信号的电压电平等于第一电压的电压电平时，控制输出节点的电压电平。第二缓冲器在参考电压信号的电压电平低于第一电压电平时，响应输入信号控制输出节点的电压电平。缓冲器控制单元根据参考电压信号的电压电平输出导通或关断第一缓冲器的缓冲器控制信号。

根据本发明实施例，一种半导体器件包括输入缓冲器、等待时间控制单元、输出选择单元、以及输出驱动器。输入缓冲器接收输入信号，并输出预定电平的电平检测信号，直到参考电压信号的电压电平达到第一电压电平。等待时间控制单元响应电平检测信号，使用于控制数据发送和拦截的数据控制信号激活或失效。

输出选择单元响应数据控制信号发送或阻断数据，并响应电平检测信号产生用于驱动输出引脚至高阻抗级的上栅极(up-gate)信号和下栅极(down-gate)信号。输出驱动器响应该上栅极信号和下栅极信号通过输出引脚输出数据。输入缓冲器可以产生第二电平的电平检测信号，直至参考电压信号的电压电平达到第一电压电平。当电平检测信号处于第二电平时，可以使数据控制信号失效。当数据控制信号失效时，输出选择单元可以拦截数据。

输出驱动器可以包括第一输出晶体管和第二输出晶体管。第一输出晶体管的第一端连接至输出源电压。第一输出晶体管的栅极被施加上栅极信号。第一输出晶体管的第二端连接至输出引脚。第二输出晶体管的第一端连接至输出引脚。第二输出晶体管的栅极被施加下栅极信号。第二输出晶体管的第二端连接至输出接地电压。当电平检测信号处于第二电平时，第一输出晶体管和第二输出晶体管都关断。

输入缓冲器可以包括输出节点、第一缓冲器以及第二缓冲器。第一缓冲器在参考电压信号的电压电平等于第一电压的电压电平时，控制输出节点的电压电平。第二缓冲器在参考电压信号的电压电平低于第一电压的电压电平时，响应输入信号控制输出节点的电压电平。输出节点的电压电平与电平检测信号的电压电平相反。

附图说明

通过下面参照附图进行的详细描述，本发明的各方面及特征将变得明显易懂，附图中：

图1为示出半导体器件的输入缓冲器的电路图；

图2为示出根据本发明实施例的输入缓冲器的方框图；

图3为示出输入缓冲器的电路图；

图4为示出图1的输入缓冲器的模拟结果的曲线图；

图5为示出根据本发明实施例的输入缓冲器的模拟结果的曲线图；

图6为示出根据本发明实施例的半导体器件的方框图；

图7为示出输出驱动器的视图；

图8为示出根据本发明实施例的输入缓冲器的方框图；

图9A为示出在加电操作后瞬间参考电压信号和输入信号的电压电平的曲线图；以及

图9B为示出图3所示输入缓冲器和图8所示输入缓冲器的漏电流的曲线图。

具体实施方式

附图示出了本发明的示范实施例，并为获得对本发明、其价值、以及通过实施本发明而实现的目标的充分理解而提出。以下，将通过参照附图说明本发明的示范实施例，来对本发明进行详细描述。

图2为示出根据本发明实施例的输入缓冲器的方框图。图3为示出图2所示输入缓冲器的电路图。根据本发明实施例的输入缓冲器200包括第一缓冲器210和第二缓冲器220，其接收参考电压信号VREF，接收输入信号CKE，并控制输出节点N1的电压电平。输出节点N1的电压电平通过反相器INV翻转，随后作为电平检测信号OUTS输出。

在图3中，输入缓冲器300包括输出节点N1、第一缓冲器210和第二缓冲器220。第一缓冲器210在参考电压信号VREF的电压电平等于第一电压电平时控制输出节点N1的电压电平。第一缓冲器210为差动放大器，其连接在源电压VDD与接地电压VSS之间。第一缓冲器210基于对输入信号CKE与参考电压信号VREF的比较来控制输出节点N1的电压电平。

第二缓冲器220在参考电压信号VREF的电压电平低于第一电压电平时响应输入信号CKE控制输出节点的电压电平。第二缓冲器220将输出节点N1控制在第一电平。

半导体器件(未示出)加电后，根据本发明实施例的输入缓冲器300感测输入信号CKE的电压电平，并输出低电平的电平检测信号OUTS，直至参考电压信号VREF的电压电平达到预定电压电平。

第一缓冲器210具有与图1所示的输入缓冲器100相似的构造。因此，第一缓冲器210感测高电平的输入信号CKE，直至参考电压信号VREF的电压电平达到预定电压电平。随后，输出节点N1转向低电平，并且输出高电平的电平检测信号OUTS。

在实施例中，该预定电压电平为第一电压电平，而第一电压电平为源电压电平的一半。源电压可以为用于半导体器件(未示出)的输出驱动器的源电压。

输出节点N1的电压电平可以通过第二缓冲器220驱动至高电平。换言之，半导体器件(包括输入缓冲器300)加电后，第二缓冲器220将输出节点N1保持在高电平，直至参考电压信号VREF的电压电平达到预定电压电平。于是，通过反相器INV可以输出低电平的电平检测信号OUTS。第二缓冲器220可以包括输出控制部分310和电平控制部分320，以输出低电平的电平检测信号OUTS。

输出控制部分310接收输入信号CKE。基于内部电阻器R1、R2和晶体管M1、M2的设置阻抗(set resistance)，输出控制部分310产生第二电平的电平输出信号LVL。输出控制部分310包括第一可变电阻器R1、第一晶体管M1、第二晶体管M2、第二可变电阻器R2和反相器INV1。第一可变电阻器R1的一端连接至源电压VDD。第一晶体管M1的第一端连接至第一可变电阻器R1的另一端，输入信号CKE施加至第一晶体管M1的栅极，而第一晶体管M1的第二端连接至第二节点N2。

第二晶体管M2的第一端连接至第二节点N2，且向第二晶体管M2的栅极施加输入信号CKE。第二可变电阻器R2的一端连接至第二晶体管M2的第二端，第二可变电阻器R2的另一端连接至接地电压VSS。反相器INV1将第二节点N2的电压电平翻转，并由此产生电平输出信号LVL。

当参考电压信号VREF的电压电平低于第一电压的电压电平时，电平控制部分320响应电平输出信号LVL产生控制信号CTRL，控制输出节点N1保持第一电压电平。当参考电压信号VREF的电压电平等于第一电压的电压电平时，电平控制部分320不对控制信号CTRL产生贡献。电平控制部分320包括第三晶体管M3和第四晶体管M4。第三晶体管M3的第一端连接至源电压VDD，并将电平输出信号LVL施加至第三晶体管M3的栅极。第四晶体管M4的第一端连接至第三晶体管M3的第二端。将参考电压信号VREF施加至第四晶体管M4的栅极。第四晶体管M4的第二端连接至输出节点N1。控制信号CTRL通过第四晶体管M4的第二端施加至输出节点N1。

响应输入信号CKE，输出控制部分310基于第一可变电阻器R1、第二可变电阻器R2、第一晶体管M1和第二晶体管M2的阻抗，产生电平输出信号LVL，使得将电平输出信号LVL以第二电压电平输出。第一晶体管M1和第二晶体管M2的长度和宽度设计成：使得响应输入信号CKE，第一晶体管M1导通，而第二晶体管M2关断。当输入信号CKE的电压电平变化时，输入缓冲器300的设计者可以调整第一可变电阻器R1、第二可变电阻器R2、第一晶体管M1和第二晶体管M2的大小(size)。

当参考电压信号VREF的电压电平低于第一电压电平时，第四晶体管M4导通。当参考电压信号VREF的电压电平大于该电压电平时，第四晶体管M4关断。换言之，直至参考电压信号VREF的电压电平达到第一电压的电压电平为止，第四晶体管M4一直导通。由于第三晶体管M3通过电平输出信号LVL导通，所以第四晶体管M4输出第一电平(即，高电平)的控制信号CRTL。由此，输出节点N1的电压电平保持在高电平。

由于控制信号CRTL将输出节点N1的电压电平保持在高电平的趋势大于第一缓冲器210的输出将输出节点N1的电压电平保持在低电平的趋势，因此输出节点N1的电压电平可以保持在高电平。由于输出节点N1的电压电平保持在高电平，所以输出低电平的电平检测信号OUTS。换言之，在半导体器件加电后，电平检测信号OUTS的电压电平以低电平输出，直至参考电压信号VREF的电压电平达到第一电压的电压电平为止。由此，可以通过电平检测信号OUTS将输出驱动器(未示出)的输出引脚驱动至高阻抗(Hi-Z)状态。

如果参考电压信号VREF的电压电平等于第一电压的电压电平，则第四晶体管M4关断，使得第二缓冲器220不能控制输出节点N1的电压电平。此时，第一缓冲器210检测输入信号CKE的电压电平。

图4为示出图1所示的传统输入缓冲器的模拟结果的曲线图。图5为示出图3所示的根据本发明实施例的输入缓冲器的模拟结果的曲线图。图4和5示出了在参考电压信号VREF的电压电平保持在低电平的状态下，输入信号CKE的电压电平由0V变化至源电压(VDD)电平时，作为输入缓冲器100和300的输出的电平检测信号OUTS的波形。

在图4中，由于输入缓冲器100不检测输入信号CKE的电压电平处于低电平的状态，因此总是输出高电平的电平检测信号OUTS。在图5中，由于根据本发明实施例的输入缓冲器300可以检测输入信号CKE的电压电平处于低电平的状态，因此电平检测信号OUTS保持在低电平。当加电工序完成时，输出高电平的电平检测信号OUTS。

图6为示出根据本发明实施例的半导体器件的方框图。图7为示出图6所示的输出驱动器的视图。根据本发明实施例的半导体器件600包括输入缓冲器610、等待时间控制单元630、输出选择单元640、以及输出驱动器650。输入缓冲器610接收输入信号CKE，并输出预定电平的电平检测信号OUTS，直至参考电压信号VREF的电压电平达到第一电压的电压电平。等待时间控制单元630响应电平检测信号OUTS，使用于控制数据DATA的发送和拦截的数据控制信号DATACTRL激活或失效。

输出选择单元640响应数据控制信号DATACTRL发送或拦截数据DATA。响应电平检测信号OUTS，输出选择单元640产生上栅极(up-gate)信号UPGATE和下栅极(down-gate)信号DNGATE，控制输出引脚OUTPIN处于高阻抗状态。输出驱动器650响应上栅极信号UPGATE和下栅极信号DNGATE通过输出引脚OUTPIN输出数据DATA。输入缓冲器610产生第二电平的电平检测信号OUTS，直至参考电压信号VREF的电压电平达到第一电压电平。输入缓冲器610的第一缓冲器615和第二缓冲器620的结构与图3所示的输入缓冲器300类似。

当数据控制信号DATACTRL激活时，输出选择单元640从存储器核心660接收数据DATA，并通过输出驱动器650输出数据DATA。在数据控制信号DATACTRL失效时，输出选择单元640拦截来自存储器核心660的数据DATA。

当从输入缓冲器610输出的电平检测信号OUTS处于第二电平(即，低电平)时，等待时间控制单元630使数据控制信号DATACTRL失效。于是，输出选择单元640拦截数据DATA。响应电平检测信号OUTS，输出选择单元640产生上栅极信号UPGATE和下栅极信号DNGATE，控制输出引脚OUTPIN处于高阻抗状态。

输出驱动器650包括第一输出晶体管OUTTR1和第二输出晶体管OUTTR2。输出晶体管OUTTR1的第一端连接至输出源电压VDDQ。上栅极信号UPGATE施加至第一输出晶体管OUTTR1的栅极。第一输出晶体管OUTTR1的第二端连接至输出引脚OUTPIN。第二输出晶体管OUTTR2的第一端连接至输出引脚OUTPIN。下栅极信号DNGATE施加至第二输出晶体管OUTTR2的栅极。第二输出晶体管OUTTR2的第二端连接至输出接地电压VSSQ。输出驱动器650根据数据DATA的逻辑电平导通第一输出晶体管OUTTR1和第二输出晶体管OUTTR2中的一个，并通过输出引脚OUTPIN输出数据DATA。

响应低电平的电平检测信号OUTS，输出选择单元640输出相应电平的上栅极信号UPGATE和下栅极信号DNGATE，允许第一输出晶体管OUTTR1和第二输出晶体管OUTTR2都关断。换言之，当电平检测信号OUTS处于低电平时，拦截数据DATA，且第一输出晶体管OUTTR1和第二输出晶体管OUTTR2都关断。因此，输出引脚OUTPIN可以驱动至高阻抗(Hi-Z)状态。因此，当输入缓冲器610检测到输入信号CKE的电压电平，并输出低电平的电平检测信号OUTS时，在对半导体器件600加电后，等待时间控制单元630和输出选择单元640将第一输出晶体管OUTTR1和第二输出晶体管OUTTR2都关断。因此，输出引脚OUTPIN可以驱动至高阻抗(Hi-Z)状态。

图8为示出根据本发明实施例的输入缓冲器的方框图。根据本发明实施例的输入缓冲器800包括输出节点N1、第一缓冲器810、第二缓冲器820和缓冲器控制单元850。当参考电压信号VREF的电压电平低于第一电压电平时，第一缓冲器810响应缓冲器控制信号BUFCTRL关断，并在参考电压信号VREF的电压电平等于第一电压电平时，控制输出节点N1的电压电平。这里，第一电压的电压电平可以是源电压VDD电平的一半。当参考电压信号VREF低于第一电压电平时，第二缓冲器820响应输入信号CKE控制输出节点N1的电压电平。响应参考电压信号，缓冲器控制单元850输出用于导通或关断第一缓冲器810的缓冲器控制信号BUFCTRL。

在图3所示的输入缓冲器300中，在其上安装有输入缓冲器300的半导体器件(未示出)的加电操作后，直至参考电压电平VREF的电压电平等于第一电压电平，第一缓冲器持续操作。由此，可能由于第一缓冲器210的电流源IS而持续产生漏电流。

在图8所示的输入缓冲器800中，可以去除漏电流。图8所示的输入缓冲器800的第一缓冲器810包括晶体管TR5。晶体管TR5由缓冲器控制信号BUFCTRL控制，而不是图3所示的第一缓冲器210的电流源IS。图3所示的第一缓冲器210在电流源IS操作期间操作，但图8所示的第一缓冲器810仅在晶体管TR5操作期间操作。

在图8中的第一缓冲器810的晶体管TR5导通期间第一和第二缓冲器810和820的操作与在图3中的输入缓冲器300的第一和第二缓冲器210和220的操作类似。

当参考电压信号VREF的电压电平低于第一电压电平时，缓冲器控制单元850输出第二电平的缓冲器控制信号BUFCTRL。当参考电压信号VREF的电压电平等于第一电压电平时，缓冲器控制单元850输出第一电平的缓冲器控制信号BUFCTRL。

换言之，在参考电压信号VREF的电压电平低于第一电压电平时，缓冲器控制单元850通过输出第二电平的缓冲器控制信号BUFCTRL关断第一缓冲器810。输出节点N1的电压电平可以由第二缓冲器820控制在低电平。然后，当参考电压信号VREF的电压电平等于第一电压电平时，缓冲器控制单元850通过输出第一电平的缓冲器控制信号BUFCTRL导通第一缓冲器810。在此情况下，第二缓冲器820的第四晶体管M4关断，且第二缓冲器820不能控制输出节点N1的电压电平。取而代之，第一缓冲器810将输出节点N1的电压电平控制到低电平。从而，缓冲器控制单元850响应参考电压信号VREF的电压电平导通或关断第一缓冲器810。

缓冲器控制单元850包括操作控制部分860和逻辑乘法部分870。操作控制部分860接收参考电压信号VREF，并在参考电压信号VREF的电压电平低于第一电压的电压电平时，通过控制内部电阻器和晶体管的大小，产生第二电平的操作控制信号OPCTRL。然后，当参考电压信号VREF的电压电平等于第一电压电平时，操作控制部分860产生第一电平的操作控制信号OPCTRL。

操作控制单元860包括第三可变电阻器R3、第五晶体管M5、第六晶体管M6、第四电阻器R4和反相器INV2。第三可变电阻器R3的一端连接至源电压VDD。第五晶体管M5的第一端连接至第三可变电阻器R3的另一端。向第五晶体管M5的栅极施加参考电压信号VREF。第五晶体管M5的第二端连接至第三节点N3。第六晶体管M6的第一端连接至第三节点N3。向第六晶体管M6的栅极施加参考电压信号VREF。第四可变电阻器R4的一端连接至第六晶体管M6的第二端，且另一端连接至接地电压VSS。反相器INV2将第三节点的电压电平翻转，并产生翻转的电压电平作为操作控制信号OPCTRL。

在参考电压信号VREF的电压电平低于第一电压的电压电平时，第五晶体管M5导通而第六晶体管M6关断。然后，第三节点N3的电压电平变为第一电平(即，高电平)，且反相器INV2产生低电平的操作控制信号OPCTRL。操作控制单元860的第三可变电阻器R3、第四可变电阻器R4、第五晶体管M5、第六晶体管M6的大小控制为：使得当参考电压信号VREF的电压电平低于第一电压电平时，以第二电平输出操作控制信号OPCTRL。

逻辑乘法部分870执行模式信号VON和操作控制信号OPCTRL的逻辑乘法，并输出缓冲器控制信号BUFCTRL。模式信号VON为在输入缓冲器800操作期间以第一电平产生的信号。逻辑乘法部分870可以包括NAND门880和反相器INV3。模式信号VON可以在半导体存储器件的有源模式、待机模式、以及关断模式下以第一电平产生。然而，在对其上安装了输入缓冲器800的半导体存储器件进行的老化(burn-in)测试模式下，模式信号VON可以不处于第一电平。换言之，除了老化测试模式，在半导体存储器件加电后，输入缓冲器800可以持续操作。即使是在模式信号VON处于第一电平时，操作控制信号OPVTRL也具有低电平，使得逻辑乘法部分870产生低电平的缓冲器控制信号BUFCTRL。因此，当参考电压信号VREF的电压电平低于第一电压的电压电平时，第一缓冲器810通过缓冲器控制信号BUFCTRL关断。

当参考电压信号VREF的电压电平等于第一电压电平时，第五晶体管M5关断，而第六晶体管M6导通。这可以通过调整第三和第四可变电阻器R3和R4以及第五和第六晶体管M5和M6的大小来实现。由此，以第一电平产生缓冲器控制信号BUFCTRL，并导通第一缓冲器810。

缓冲器控制单元850可以仅包括逻辑乘法部分870，其执行模式信号VON和参考电压信号VREF的逻辑乘法，输出缓冲器控制信号BUFCTRL。在实施例中，缓冲器控制单元850可以不包括操作控制部分860(如图8所示)。因此，逻辑乘法部分870可以直接接收模式信号VON和参考电压信号VREF。

通过调整构成逻辑乘法部分870的晶体管(未示出)的大小，可以控制逻辑乘法部分870输出低电平的缓冲器控制信号BUFCTRL。因此，缓冲器控制单元850可以通过仅使用直接接收参考电压信号VREF和模式信号VON的逻辑乘法部分870来控制第一缓冲器810。通过关断第一缓冲器810，直至参考电压信号VREF的电压电平达到第一电压的电压电平，图8所示的输入缓冲器800可以降低漏电流。

图9A为示出在加电后参考电压信号和输入信号的电压电平的曲线图。图9B为示出图3所示输入缓冲器和图8所示输入缓冲器的漏电流的曲线图。

图9A示出了向输入缓冲器800施加的参考电压信号VREF(具有0V的电压电平)和输入信号CKE(具有0.18V的电压电平)。如图9B所示，图3的输入缓冲器300的漏电流I约为0.65mA，而图8的输入缓冲器800的漏电流基本上为0mA。即，图8的输入缓冲器800可以去除漏电流。

如上所述，在半导体器件加电后，通过检测输入信号的电压电平，并驱动半导体器件的输出引脚至高阻抗，直至参考电压信号的电压电平达到预定电压电平，根据本发明实施例的输入缓冲器和半导体器件具有控制为不会误操作的优点。

尽管已参照示范实施例具体示出和描述了本发明，但是本领域技术人员将理解，在不脱离所附权利要求限定的本发明的精神和范围的情况下，可以进行形式和细节上的各种变化。示范实施例应视为仅用于说明的含意，而不用于限制的目的。因此，本发明的范围不由本发明的详细描述来限定，而由所附权利要求限定，且该范围内的所有差异都将视为包括于本发明中。

Claims (37)

1.一种输入缓冲器，包括：

输出节点；

第一缓冲器，其在参考电压信号的电压电平等于或大于预定电压电平时，控制输出节点的电压电平；以及

第二缓冲器，其在参考电压信号的电压电平低于预定电压电平时，响应输入信号控制输出节点的电压电平。

2.根据权利要求1的输入缓冲器，其中第二缓冲器将输出节点保持在第一电平。

3.根据权利要求1的输入缓冲器，其中：

第一缓冲器包括连接在源电压与接地电压之间的差动放大器；并且

第一缓冲器根据参考电压信号与输入信号的比较结果控制输出节点的电压电平。

4.根据权利要求1的输入缓冲器，其中第二缓冲器包括：

输出控制部分，其接收输入信号，并产生第二电平的电平输出信号；以及

电平控制部分，其在参考电压信号的电压电平低于预定电压电平时，响应电平输出信号产生将输出节点控制在第一电平的控制信号，并在参考电压信号的电压电平等于预定电压电平时撤销该控制信号。

5.根据权利要求4的输入缓冲器，其中输出控制部分包括：

第一电阻器，其一端连接至源电压；

第一晶体管，其第一端连接至第一电阻器的另一端，栅极被施加输入信号，而第二端连接至第二节点；

第二晶体管，其第一端连接至第二节点，而栅极被施加输入信号；

第二电阻器，其一端连接至第二晶体管的第二端，而另一端连接至接地电压；以及

反相器，其将第二节点的电压电平翻转，并输出翻转的电压电平作为电平输出信号。

6.根据权利要求5的输入缓冲器，其中输出控制部分的第一电阻器、第二电阻器、第一晶体管和第二晶体管的阻抗调整为使得以第二电平输出该电平输出信号。

7.根据权利要求4的输入缓冲器，其中电平控制部分包括：

第三晶体管，其第一端连接至源电压，而栅极被施加电平输出信号；以及

第四晶体管，其第一端连接至第三晶体管的第二端，栅极被施加参考电压信号，而第二端连接至输出节点，并且

其中，控制信号通过第四晶体管的第二端施加至输出节点。

8.根据权利要求7的输入缓冲器，其中第四晶体管在参考电压信号的电压电平低于预定电压电平时导通，而在参考电压信号的电压电平大于或等于预定电压电平时关断。

9.根据权利要求1的输入缓冲器，其中预定电压电平为源电压电平的一半。

10.一种半导体器件，包括：

输入缓冲器，其接收输入信号并输出第一电平的电平检测信号，直到参考电压信号的电压电平达到预定电压电平；

等待时间控制单元，其响应电平检测信号，使控制数据发送和拦截的数据控制信号激活或失效；

输出选择单元，其响应数据控制信号发送或阻断数据，并响应电平检测信号产生将输出引脚驱动至高阻抗的上栅极信号和下栅极信号；以及

输出驱动器，其响应上栅极信号和下栅极信号，通过输出引脚输出数据。

11.根据权利要求10的半导体器件，其中输入缓冲器产生第一电平的电平检测信号，直至参考电压信号的电压电平达到预定电压电平。

12.根据权利要求10的半导体器件，其中：

当电平检测信号处于第一电平时，数据控制信号失效；以及

当数据控制信号失效时，输出选择单元拦截数据。

13.根据权利要求10的半导体器件，其中输出驱动器包括：

第一输出晶体管，其第一端连接至输出源电压，栅极被施加上栅极信号，而第二端连接至输出引脚；以及

第二输出晶体管，其第一端连接至输出引脚，栅极被施加下栅极信号，而第二端连接至输出接地电压；并且

其中，当电平检测信号处于第一电平时，第一输出晶体管和第二输出晶体管关断。

14.根据权利要求10的半导体器件，其中输入缓冲器包括：

输出节点；

第一缓冲器，其在参考电压信号的电压电平等于预定电压电平时，控制输出节点的电压电平；以及

第二缓冲器，其在参考电压信号的电压电平低于预定电压电平时，响应输入信号控制输出节点的电压电平，并且

其中，输出节点的电压电平与电平检测信号的电压电平相反。

15.根据权利要求14的半导体器件，其中第二缓冲器将输出节点保持在第一电平。

16.根据权利要求14的半导体器件，其中第一缓冲器为连接在源电压与接地电压之间的差动放大器，并根据对输入信号与参考电压信号的比较控制输出节点的电压电平。

17.根据权利要求14的半导体器件，其中第二缓冲器包括：

输出控制部分，其接收输入信号，并产生第二电平的电平输出信号；以及

电平控制部分，其在参考电压信号的电压电平低于预定电压电平时，响应电平输出信号产生将输出节点控制在第一电平的控制信号，并在参考电压信号的电压电平等于预定电压电平时撤销该控制信号。

18.根据权利要求17的半导体器件，其中输出控制部分包括：

第一电阻器，其一端连接至源电压；

第一晶体管，其第一端连接至第一电阻器的另一端，栅极被施加输入信号，而第二端连接至第二节点；

第二晶体管，其第一端连接至第二节点，而栅极被施加输入信号；

第二电阻器，其一端连接至第二晶体管的第二端，而另一端连接至接地电压；以及

反相器，其将第二节点的电压电平翻转，并输出翻转的电压电平作为电平输出信号。

19.根据权利要求18的半导体器件，其中输出控制部分的第一电阻器、第二电阻器、第一晶体管和第二晶体管的阻抗调整为使得以第二电平输出该电平输出信号。

20.根据权利要求17的半导体器件，其中电平控制部分包括：

第三晶体管，其第一端连接至源电压，而栅极被施加电平输出信号；以及

第四晶体管，其第一端连接至第三晶体管的第二端，栅极被施加参考电压信号，而第二端连接至输出节点，并且

其中，控制信号通过第四晶体管的第二端施加至输出节点。

21.根据权利要求20的半导体器件，其中第四晶体管在参考电压信号的电压电平低于预定电压电平时导通，而在参考电压信号的电压电平大于预定电压电平时关断。

22.根据权利要求14的半导体器件，其中预定电压电平为源电压电平的一半。

23.一种输入缓冲器，包括：

输出节点；

第一缓冲器，其在参考电压信号的电压电平低于预定电压电平时响应缓冲器控制信号而关断，而在参考电压信号的电压电平等于预定电压电平时，该第一缓冲器控制输出节点的电压电平；

第二缓冲器，其在参考电压信号的电压电平低于预定电压电平时，响应输入信号控制输出节点的电压电平；以及

缓冲器控制单元，其根据参考电压信号的电压电平输出导通或关断第一缓冲器的缓冲器控制信号。

24.根据权利要求23的输入缓冲器，其中第二缓冲器将输出节点保持在第一电平。

25.根据权利要求23的输入缓冲器，其中第一缓冲器包括连接在源电压与接地电压之间的差动放大器，并根据参考电压信号与输入信号的比较结果控制输出节点的电压电平，

其中，第一缓冲器在缓冲器控制信号具有第三电平时导通，而在缓冲器控制信号具有第四电平时关断，并且

其中，在参考电压信号的电压电平等于预定电压电平时，第一缓冲器将输出节点的电压电平控制在第一电平。

26.根据权利要求23的输入缓冲器，其中第二缓冲器包括：

输出控制部分，其接收输入信号，并产生第二电平的电平输出信号；以及

电平控制单元，其在参考电压信号的电压电平低于预定电压电平时，响应电平输出信号产生将输出节点保持在第一电平的控制信号，而在参考电压信号的电压电平等于预定电压电平时，该电平控制单元撤销该控制信号。

27.根据权利要求26的输入缓冲器，其中输出控制部分包括：

第一电阻器，其一端连接至源电压；

第一晶体管，其第一端连接至第一电阻器的另一端，栅极被施加输入信号，而第二端连接至第二节点；

第二晶体管，其第一端连接至第二节点，而栅极被施加输入信号；

第二电阻器，其一端连接至第二晶体管的第二端，而另一端连接至接地电压；以及

反相器，其将第二节点的电压电平翻转，并输出翻转的电压电平作为电平输出信号。

28.根据权利要求27的输入缓冲器，其中输出控制部分的第一电阻器、第二电阻器、第一晶体管和第二晶体管的阻抗调整为使得响应输入信号而以第二电平输出该电平输出信号。

29.根据权利要求26的输入缓冲器，其中电平控制单元包括：

第三晶体管，其第一端连接至源电压，而栅极被施加电平输出信号；以及

第四晶体管，其第一端连接至第三晶体管的第二端，栅极被施加参考电压信号，而第二端连接至输出节点，并且

其中，控制信号通过第四晶体管的第二端施加至输出节点。

30.根据权利要求29的输入缓冲器，其中第四晶体管在参考电压信号的电压电平低于预定电压电平时导通，而在参考电压信号的电压电平大于或等于预定电压电平时关断。

31.根据权利要求23的输入缓冲器，其中该预定电压电平为源电压电平的一半。

32.根据权利要求23的输入缓冲器，其中缓冲器控制单元在参考电压信号的电压电平低于预定电压电平时输出第二电平的缓冲器控制信号，而在参考电压信号的电压电平等于预定电压电平时输出第一电平的缓冲器控制信号。

33.根据权利要求32的输入缓冲器，其中缓冲器控制单元包括：

操作控制部分，其接收参考电压信号，调整内部电阻器和晶体管的大小，在参考电压信号的电压电平低于预定电压电平时产生第二电平的操作控制信号，而在参考电压信号的电压电平等于预定电压电平时产生第一电平的操作控制信号；以及

逻辑乘法部分，其进行模式信号和操作控制信号的逻辑乘法，并输出缓冲器控制信号。

34.根据权利要求33的输入缓冲器，其中操作控制部分包括：

第三电阻器，其一端连接至源电压；

第五晶体管，其第一端连接至第三电阻器的另一端，栅极被施加参考电压信号，而第二端连接至第三节点；

第六晶体管，其第一端连接至第三节点，栅极被施加参考电压信号；

第四电阻器，其一端连接至第六晶体管的第二端，而另一端连接至接地电压；以及

反相器，其将第三节点的电压电平翻转，并输出翻转的电压电平作为操作控制信号。

35.根据权利要求34的输入缓冲器，其中操作控制部分的第三电阻器、第四电阻器、第五晶体管和第六晶体管的大小调整为：使得在参考电压信号的电压电平低于预定电压电平时，以第二电平输出操作控制信号。

36.根据权利要求35的输入缓冲器，其中模式信号为在输入缓冲器操作期间以第三电平产生的信号。

37.根据权利要求23的输入缓冲器，其中缓冲器控制单元包括逻辑乘法部分，其执行模式信号与参考电压信号的逻辑乘法，并输出缓冲器控制信号，

其中，在参考电压信号的电压电平低于预定电压电平时，逻辑乘法部分输出第四电平的缓冲器控制信号，并且

其中，模式信号为在输入缓冲器操作期间以第三电平产生的信号。

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