KR100668812B1 - 입출력 버퍼 제어회로 - Google Patents

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Abstract

본 발명은 입출력 버퍼 제어회로에 관한 것으로, 종래 입출력 버퍼 제어회로는 고전압의 전원전압영역에서 데이터가 천이하는 스윙폭이 커 속도가 저하되는 문제점이 있었다. 전원전압의 전위값을 검출하여 그 전위값의 기준전압에 대한 대소를 판단하여 그에 따른 출력신호를 출력하는 전원전압 레벨 검출부와; 상기 전원전압 레벨 검출부의 출력신호에 따라 상기 전원전압이 기준전압보다 낮을 경우에 풀업신호와 풀다운신호를 전원전압 또는 접지전압 값으로 하여 출력하는 제1출력제어부와; 상기 제1출력제어부의 출력신호에 따라 전원전압 또는 접지전압 값의 출력데이터를 출력하는 제1입출력버퍼와; 상기 전원전압 레벨 검출부의 출력신호에 따라 상기 전원전압이 기준전압값 이상일때 풀업신호와 풀다운신호를 감압된 전원전압 또는 접지전압값으로 하여 출력하는 제2출력제어부와; 상기 제2출력제어부의 출력신호에 따라 감압된 전원전압 또는 접지전압 값의 출력데이터를 출력하는 제2입출력버퍼를 포함하여 구성되어 전원전압에 이상이 발생하여 정상보다 높은 전원전압이 인가되는 경우에도, 감압된 전원전압을 사용하여 출력데이터의 스윙폭을 줄임으로써, 데이터의 출력속도가 감소하는 것을 방지하는 효과가 있다.

Description

입출력 버퍼 제어회로{CONTROL CIRCUIT FOR INPUT/OUTPUT BUFFER}
도1은 종래 입출력 버퍼 제어회로도.
도2는 본 발명 입출력 버퍼 제어회로도.
도3은 도2에 있어서, 제1출력제어부의 상세 회로도.
도4는 도2에 있어서, 제1입출력버퍼의 상세 회로도.
도5는 도2에 있어서, 제2출력제어부의 상세 회로도.
도6은 도2에 있어서, 제2입출력버퍼의 상세 회로도.
*도면의 주요 부분에 대한 부호의 설명*
10:전원전압 레벨 검출부 20:제1출력제어부
30:제1입출력버퍼 40:제2출력제어부
50:제2입출력버퍼
본 발명은 입출력 버퍼 제어회로에 관한 것으로, 특히 노이즈에 의해 정상보다 고전압의 전원전압이 인가되는 경우 강압된 전원 레벨에서 스윙하도록 하여, 노이즈에 의한 입출력속도의 지연을 방지하는데 적당하도록 한 입출력 버퍼 제어회로에 관한 것이다.
도1은 종래 입출력 버퍼 제어회로도로서, 이에 도시한 바와 같이 풀업 및 풀다운신호(PU, PD)를 인가받아 풀업 또는 풀다운된 출력신호를 출력하는 입출력제어부(1)와; 상기 입출력제어부(1)의 출력신호에 따라 저전위 또는 고전위의 출력신호를 출력함과 아울러 데이터의 출력이 없을때 하이임피던스 상태가 되는 입출력버퍼(2)와; 상기 입출력버퍼(2)의 출력단과 접지사이에 접속된 부하 커패시터(CL)로 구성된다.
상기, 입출력제어부(1)는 각각 풀업신호(PU)와 풀다운신호(PD)를 인가받아 전원전압 또는 접지전압값의 출력신호를 출력하는 직렬접속된 인버터(INV1,INV2),(INV3,INV4)로 구성된다.
상기 입출력버퍼(2)는 전원전압(VCC)과 접지(GND) 사이에 직렬접속되고, 각각의 게이트에 인가되는 상기 입출력제어부(1)를 통해 인가되는 풀업신호(PU)와 풀다운신호(PD)에 따라 도통제어되어 그 접점에서 출력데이터(OUT)를 출력하는 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)로 구성된다.
이하, 상기와 같이 구성된 종래 입출력버퍼 제어회로의 동작을 설명한다.
먼저, 출력 또는 입력되는 데이터가 고전위일때, 상기 풀업신호(PU)와 풀다운신호(PD)는 모두 저전위로 인가된다.
이와 같이 저전위의 풀업신호(PU)와 풀다운신호(PD)가 인가되면, 상기 입출력제어부(1)의 출력신호는 두 경로에서 모두 접지전압(GND)값의 출력신호를 출력하게 되며, 이에 따라 상기 입출력버퍼(2)의 피모스 트랜지스터(PM1)가 온되고, 엔모스 트랜지스터(NM1)가 오프되어 출력데이터(OUT)는 전원전압(VCC) 값으로 출력된다.
그 다음, 출력 또는 입력되는 데이터가 저전위일때, 상기 풀업신호(PU)와 풀다운신호(PD)는 모두 고전위로 인가되며, 입출력제어부(1)의 출력신호 또한 모두 고전위로 출력되고, 이에 따라 상기 입출력버퍼(2)의 피모스 트랜지스터(PM1)가 오프되고, 엔모스 트랜지스터(NM1)가 온이되어 상기 부하 커패시터(CL)에 충전된 전압을 접지(GND)로 방전시켜 결국 출력데이터(OUT)는 저전위로 출력된다.
데이터가 출력되지 않는 상태에서는 풀업신호(PU)가 고전위, 풀다운신호(PD)가 저전위로 인가되며, 이를 인가받은 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)는 모두 오프되어 출력데이터(OUT)는 하이 임피던스 상태로 있게 된다.
그러나, 상기와 같은 종래 입출력 버퍼 제어회로는 고전압의 전원전압영역에서 데이터가 천이하는 스윙폭이 크므로 입출력버퍼를 구성하는 트랜지스터를 통해 전원전압에서 유입되거나 접지로 싱크되는 전류의 시간변화율이 커서, 리드 프래임 또는 배선에 포함된 인덕턴스값에 의해 노이즈를 유발시켜 속도가 저하되는 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 전원전압의 값을 검출하여 전원전압의 값이 일정값 이상일때 그 전원전압을 강압하여 데이터 천이의 스윙폭을 감소시킬 수 있는 입출력 버퍼 제어회로를 제공함에 그 목적이 있다.
상기와 같은 목적은 전원전압의 전위값을 검출하여 그 전위값의 기준전압에 대한 대소를 판단하여 그에 따른 출력신호를 출력하는 전원전압 레벨 검출부와; 상기 전원전압 레벨 검출부의 출력신호에 따라 상기 전원전압이 기준전압보다 낮을 경우에 풀업신호와 풀다운신호를 전원전압 또는 접지전압 값으로 하여 출력하는 제1출력제어부와; 상기 제1출력제어부의 출력신호에 따라 전원전압 또는 접지전압 값의 출력데이터를 출력하는 제1입출력버퍼와; 상기 전원전압 레벨 검출부의 출력신호에 따라 상기 전원전압이 기준전압값 이상일때 풀업신호와 풀다운신호를 감압된 전원전압 또는 접지전압값으로 하여 출력하는 제2출력제어부와; 상기 제2출력제어부의 출력신호에 따라 감압된 전원전압 또는 접지전압 값의 출력데이터를 출력하는 제2입출력버퍼와; 일측이 상기 제1 및 제2입출력버퍼의 출력단에 공통접속되고, 타측이 접지된 부하 커패시터로 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 입출력 버퍼 제어회로도로서, 이에 도시한 바와 같이 전원전압(VCC)의 전위값을 검출하여 그 전위값의 기준전압에 대한 대소를 판단하여 그에 따른 출력신호(HVCC)를 출력하는 전원전압 레벨 검출부(10)와; 상기 전원전압 레벨 검출부(10)의 출력신호에 따라 상기 전원전압(VCC)이 기준전압보다 낮을 경우에 풀업신호(PU)와 풀다운신호(PD)를 전원전압(VCC) 또는 접지전압(GND) 값으로 하여 출력하는 제1출력제어부(20)와; 상기 제1출력제어부(20)의 출력신호에 따라 전원전압(VCC) 또는 접지전압(GND) 값의 출력데이터(OUT)를 출력하는 제1입출력버퍼(30)와; 상기 전원전압 레벨 검출부(10)의 출력신호에 따라 상기 전원전압(VCC)이 기준전압값 이상일때 풀업신호(PU)와 풀다운신호(PD)를 감압된 전원전압(VDC) 또는 접지전압(GND)값으로 하여 출력하는 제2출력제어부(40)와; 상기 제2출력제어부(40)의 출력신호에 따라 감압된 전원전압(VDC) 또는 접지전압(GND) 값의 출력데이터(OUT)를 출력하는 제2입출력버퍼(50)와; 일측이 상기 제1 및 제2입출력버퍼(30,50)의 출력단에 공통접속되고, 타측이 접지된 부하 커패시터(CL)로 구성된다.
도3은 상기 도2에 있어서 제1출력제어부(20)의 회로도로서,이에 도시한 바와 같이 상기 전원전압 레벨 검출부(10)의 출력신호(HVCC)와 풀업신호(PU)를 인가받아 노아조합하여 출력하는 노아게이트(NOR1)와; 인버터(INV1)를 통해 반전된 상기 전원전압 레벨 검출부(10)의 출력신호(HVCC)와 풀다운신호(PD)를 인가받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 각각 상기 노아게이트(NOR1)와 낸드게이트(NAND1)의 출력신호를 반전하여 전원전압(VCC) 값 또는 접지전압(GND) 값의 출력신호를 출력하는 인버터(INV2, INV3)로 구성된다.
도4는 상기 도2에 있어서 제2출력제어부(40)의 회로도로서, 이에 도시한 바 와 같이 인버터(INV4)를 통해 반전된 상기 전원전압 레벨 검출부(10)의 출력신호(HVCC)와 풀업신호(PU)를 노아조합하여 출력하는 노아게이트(NOR2)와; 상기 전원전압 레벨 검출부(10)의 출력신호(HVCC)와 풀다운신호(PD)를 인가받아 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호를 감압된 전원전압(VDC) 또는 접지전압(GND)의 값으로 반전하여 출력하는 인버터(INV5)로 구성된다.
도5는 상기 제1입출력버퍼(30)의 회로도로서, 이에 도시한 바와 같이 전원전압(VCC)과 접지전압(GND)의 사이에 직렬접속되며, 상기 제1출력제어부(20)를 통해 인가되는 풀업신호(PU)와 풀다운신호(PD)를 각각의 게이트에 인가받아 도통제어되어, 그 접속점에서 출력데이터(OUT)를 출력하는 피모스 트랜지스터(PM1) 및 엔모스 트랜지스터(NM1)로 구성된다.
도6은 상기 제2입출력버퍼(50)의 회로도로서, 이에 도시한 바와 같이 감압된 전원전압(VDC)과 접지전압(GND)의 사이에 직렬접속되며, 상기 제2출력제어부(40)를 통해 인가되는 풀업신호(PU)와 풀다운신호(PD)를 각각의 게이트에 인가받아 도통제어되어, 그 접속점에서 감압된 전원전압(VDC) 또는 접지전압(GND)의 값을 갖는 출력데이터(OUT)를 출력하는 엔모스 트랜지스터(NM2,NM3)로 구성된다.
이하, 상기와 같이 구성된 본 발명 입출력버퍼회로의 동작을 설명한다.
먼저, 전원전압 레벨 검출부(10)에서 검출한 전원전압(VCC)의 값이 기준전압 이하의 값일때, 출력신호(HVCC)를 저전위로 출력한다.
이와 같이 저전위의 출력신호(HVCC)를 인가받은 제1출력제어부(20)는 인가되 는 풀업신호(PU)와 풀다운신호(PD)를 상기 제1입출력버퍼(30)로 출력하며, 제2출력제어부(40)는 상기 저전위의 출력신호(HVCC)가 인가됨에 따라 상기 풀업신호(PU)와 풀다운신호(PD)의 값에 상관없이 항상 저전위의 출력신호를 출력한다.
즉, 전원전압 레벨 검출부(10)에서 검출한 전원전압(VCC)이 기준전압값 이하 일때는 상기 제1출력제어부(20)가 선택되어 동작한다.
그 다음, 상기 제1출력제어부(20)의 출력신호인 풀업신호(PU)와 풀다운신호(PD)를 인가받은 제1입출력버퍼(30)는 그 풀업신호(PU)와 풀다운신호(PD)의 상태에 따라 전원전압(VCC) 또는 접지전압(GND) 값의 출력데이터(OUT)를 출력함과 아울러 하이임피던스 상태를 갖도록 출력된다.
그 다음, 상기 전원전압 레벨 검출부(10)에서 검출한 전원전압(VCC)의 값이 기준전압값 이상일때, 출력신호(HVCC)는 고전위로 출력된다.
이와 같이 고전위의 출력신호(HVCC)를 인가받은 제1출력제어부(20)는 풀업신호(PU)의 값에 관계없이 항상 고전위의 출력신호를 출력하고, 풀다운신호(PD)의 값에 관계없이 항상 저전위의 출력신호를 출력하여, 제1입출력버퍼(30)의 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)를 오프시켜 동작하지 않도록 한다.
또한, 상기 고전위의 출력신호(HVCC)를 인가받은 제2출력제어부(40)는 상기 풀업신호(PU)와 풀다운신호(PD)를 그대로 출력하며, 인버터(INV5)의 동작에 의해 고전위가 전원전압(VCC)의 값이 아닌 감압된 전원전압(VDC)으로 출력한다.
그 다음, 상기 제2출력제어부(40)의 풀업신호(PU)와 풀다운신호(PD)를 인갑다은 제2입출력버퍼(50)의 두 엔모스 트랜지스터는 풀업신호(PU)가 고전위이고, 풀 다운신호(PD)가 저전위일때 감압된 전원전압(VDC)의 전압레벨을 갖는 출력데이터(OUT)를 출력하고, 풀다운신호(PD)가 고전위이고, 풀업신호(PU)가 저전위일때 접지전압(GND)을 출력데이터(OUT)로서 출력한다.
이와 같이 본 발명은 전원전압(VCC)의 레벨이 비정상적으로 커지는 경우에도, 감압된 전원전압을 이용하여 출력데이터의 스윙폭을 줄임으로써, 데이터의 입출력속도를 향상시킬 수 있게 된다.
상기한 바와 같이 본 발명은 전원전압에 이상이 발생하여 정상보다 높은 전원전압이 인가되는 경우에도, 감압된 전원전압을 사용하여 출력데이터의 스윙폭을 줄임으로써, 데이터의 출력속도가 감소하는 것을 방지하는 효과가 있다.

Claims (5)

  1. 전원전압의 전위값을 검출하여 그 전위값의 기준전압에 대한 대소를 판단하여 그에 따른 출력신호를 출력하는 전원전압 레벨 검출부와; 상기 전원전압 레벨 검출부의 출력신호에 따라 상기 전원전압이 기준전압보다 낮을 경우에 풀업신호와 풀다운신호를 전원전압 또는 접지전압 값으로 하여 출력하는 제1출력제어부와; 상기 제1출력제어부의 출력신호에 따라 전원전압 또는 접지전압 값의 출력데이터를 출력하는 제1입출력버퍼와; 상기 전원전압 레벨 검출부의 출력신호에 따라 상기 전원전압이 기준전압값 이상일때 풀업신호와 풀다운신호를 감압된 전원전압 또는 접지전압값으로 하여 출력하는 제2출력제어부와; 상기 제2출력제어부의 출력신호에 따라 감압된 전원전압 또는 접지전압 값의 출력데이터를 출력하는 제2입출력버퍼와; 일측이 상기 제1 및 제2입출력버퍼의 출력단에 공통접속되고, 타측이 접지된 부하 커패시터로 구성하여 된 것을 특징으로 하는 입출력 버퍼 제어회로.
  2. 제 1항에 있어서, 제1출력제어부는 상기 전원전압 레벨 검출부의 출력신호와 풀업신호를 인가받아 노아조합하여 출력하는 노아게이트와; 인버터를 통해 반전된 상기 전원전압 레벨 검출부의 출력신호와 풀다운신호를 인가받아 낸드조합하여 출력하는 낸드게이트와; 각각 상기 노아게이트와 낸드게이트의 출력신호를 반전하여 전원전압 값 또는 접지전압 값의 출력신호를 출력하는 제1 및 제2인버터로 구성하여 된 것을 특징으로 하는 입출력 버퍼 제어회로.
  3. 제 1항에 있어서, 제2출력제어부는 제1인버터를 통해 반전된 상기 전원전압 레벨 검출부의 출력신호와 풀업신호를 노아조합하여 출력하는 노아게이트와; 상기 전원전압 레벨 검출부의 출력신호와 풀다운신호를 인가받아 낸드조합하여 출력하는 낸드게이트와; 상기 낸드게이트의 출력신호를 감압된 전원전압 또는 접지전압의 값으로 반전하여 출력하는 제2인버터로 구성하여 된 것을 특징으로 하는 입출력 버퍼 제어회로.
  4. 제 1항에 있어서, 제1입출력버퍼는 전원전압과 접지전압의 사이에 직렬접속되며, 상기 제1출력제어부를 통해 인가되는 풀업신호와 풀다운신호를 각각의 게이트에 인가받아 도통제어되어, 그 접속점에서 출력데이터를 출력하는 피모스 트랜지스터 및 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 입출력 버퍼 제어회로.
  5. 제 1항에 있어서, 제2입출력버퍼는 감압된 전원전압과 접지전압의 사이에 직렬접속되며, 상기 제2출력제어부를 통해 인가되는 풀업신호와 풀다운신호를 각각의 게이트에 인가받아 도통제어되어, 그 접속점에서 감압된 전원전압 또는 접지전압의 값을 갖는 출력데이터를 출력하는 두 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 입출력 버퍼 제어회로.
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