KR100243020B1

KR100243020B1 - 출력버퍼회로

Info

Publication number: KR100243020B1
Application number: KR1019970036124A
Authority: KR
Inventors: 성하민; 박종훈
Original assignee: 김영환; 현대반도체주식회사
Priority date: 1997-07-30
Filing date: 1997-07-30
Publication date: 2000-02-01
Also published as: KR19990012648A

Abstract

본 발명은 출력버퍼회로에 관한 것으로, 종래의 출력버퍼회로는 전원전압의 값이 증가하면 피모스 및 엔모스 트랜지스터를 통해 부하 캐패시터 또는 접지로 흐르는 전류의 값이 증가하여 시간당 흐르는 전류의 값이 커지게 됨으로써, 출력데이터에 노이즈가 발생하는 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 전원전압 검출신호(DV1),(DV2)에 따라 입력되는 제어신호(CTL)와 입력신호(/OE, /WE, /CS)를 소정조합한 후, 서로 다른 지연경로를 통해 다수의 출력버퍼 인에이블신호(ODE1),(ODE2),(ODE3)를 발생시키는 인에이블신호 발생부(100)와; 상기 각 출력버퍼 인에이블신호(ODE1),(ODE2),(ODE3)와 입력데이터(DIN) 각각을 조합한 후, 그 조합한 신호에 따라 순차적으로 출력단을 인에이블시켜 천이되는 구간에의 시간당 전류의 변화량이 작은 출력데이터(DOUT)를 출력하는 출력버퍼부(200)로 구성하여 전원전압의 증가에 따른 피크전류의 증가로 인해 출력데이터에 잡음이 발생하는 것을 방지하여 잡음특성을 향상시키는 효과가 있다.

Description

출력버퍼회로

본 발명은 출력버퍼회로에 관한 것으로, 특히 전원전압 값을 검출하고, 그 검출된 전압값에 따라 각각 다른 지연경로를 통해 출력버퍼 인에이블신호를 발생시키고, 그 출력버퍼 인에이블신호에 따라 순차적으로 출력데이터를 출력함으로써, 전원전압의 증가에 따른 출력 데이터의 잡음을 줄이는데 적당하도록 한 출력버퍼회로에 관한 것이다.

종래의 출력버퍼회로는 하나의 출력버퍼 인에이블신호를 입력받아 도통제어되어 출력데이터를 출력하는 인버터를 포함하여 구성되며, 이와 같은 종래의 출력버퍼회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도1은 종래 출력버퍼회로도로서, 이에 도시한 바와 같이 입력데이터(DIN)와 출력버퍼 인에이블신호(ODE)를 입력받아 소정의 조합을 통해 두 출력단을 통해 출력신호를 출력하는 입력부(1)와; 상기 입력부(1)의 일측 출력단의 출력신호를 지연하여 출력신호(PU)를 출력하는 제 1지연부(2)와; 상기 입력부(1)의 타측 출력단의 출력신호를 지연하여 출력신호(PD)를 출력하는 제 2지연부(3)와; 상기 제 1지연부(2)와 제 2지연부(3)의 출력신호(PU),(PD)에 따라 출력데이터(DOUT)를 출력하는 출력부(4)로 구성된다.

상기 입력부(1)는 입력데이터(DIN)와 출력버퍼 인에이블신호(ODE)를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND1)와; 인버터(INV1)를 통해 상기 인에이블신호(ODE)를 입력받고, 상기 입력데이터(DIN)를 직접 입력받아 노아조합하여 출력하는 노아게이트(NOR1)로 구성된다.

상기 제 1지연부(2)는 상기 입력부(1)에 구비된 낸드게이트(NAND1)의 출력신호를 입력받아 지연하여 출력신호(PU)를 출력하도록 직렬접속된 인버터(INV2),(INV3)로 구성되고, 제 2지연부(3)는 상기 입력부(1)에 구비된 노아게이트(NOR1)의 출력신호를 입력받아 지연하여 출력신호(PD)를 출력하도록 직렬접속된 인버터(INV4,INV5)로 구성된다.

상기 출력부(4)는 전원전압(VCC)을 그 소스에 인가 받고, 상기 제 1지연부(2)의 출력신호(PU)에 따라 도통제어되는 피모스 트랜지스터(PM1)와; 상기 피모스 트랜지스터(PM1)의 드레인에 그 드레인이 접속되고, 상기 제 2지연부(2)의 출력신호(PD)에 따라 도통제어되는 엔모스 트랜지스터(NM1)와; 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접속점에 일측단이 접속되고, 타측단은 상기 엔모스 트랜지스터(NM1)의 소스와 함께 공통접지된 부하 캐패시터(CL1)로 구성된다.

이하, 상기와 같이 구성된 종래 출력버퍼회로의 동작을 설명한다.

먼저, 출력버퍼 인에이블신호(ODE)가 저전위로 입력되면, 이를 직접 및 인버터(INV1)를 통해 반전하여 입력받은 입력부(1)의 낸드게이트(NAND1)와 노아게이트(NOR1)는 각각의 타측입력단에 입력되는 입력데이터(DIN)의 값에 관계없이 각각 고전위와 저전위의 출력신호를 출력한다.

그 다음, 상기 낸드게이트(NAND1)의 고전위 출력신호를 입력받은 제 1지연부(2)는 외부 회로(도면 미도시)의 타이밍에 부합하도록 낸드게이트(NAND1)의 고전위 출력신호를 지연한 출력신호(PU)를 출력한다.

이와 동시에 상기 노아게이트(NOR1)의 저전위 출력신호를 인가 받은 제 2지연부(3)는 역시 노아게이트(NOR1)의 저전위 출력신호를 소정시간 지연한 출력신호(PD)를 출력한다.

그 다음, 상기 제 1지연부(2)의 고전위 출력신호(PU)를 게이트에 인가 받은 출력부(4)의 피모스 트랜지스터(PM1)는 턴오프되고, 상기 제 2지연부(2)의 저전위 출력신호(PD)를 게이트에 인가 받은 엔모스 트랜지스터(NM1)도 턴오프 되어 상기 피모스 트랜지스터(PM1)와 엔모스 트랜지스터(NM1)의 접속점에서 출력되는 출력데이터(DOUT)는 트라이 스테이트가 된다.

그 다음, 상기 출력버퍼 인에이블신호(ODE)가 저전위로 입력되면 입력부(1)의 낸드게이트(NAND1)와 노아게이트(NOR1)는 입력데이터(DIN)를 출력한다.

그 다음, 상기 낸드게이트(NAND1)와 노아게이트(NOR1)의 출력신호인 입력데이터(DIN)를 지연하는 제 1 및 제 2지연부(2),(3)는 각각 지연된 입력데이터(DIN)를 출력신호(PU),(PD)로 하여 출력한다.

그 다음, 상기 제 1 및 제 2지연부(2),(3)의 출력신호(PU),(PD)를 입력받은 출력부(4)는 그 입력데이터(DIN)의 값에 따라 전원전압(VCC) 또는 접지전압(VSS)값의 출력데이터(DOUT)를 출력한다.

그러나, 상기한 바와 같이 종래 출력버퍼회로는 출력부에 인가되는 전원전압의 값이 증가하면 피모스 및 엔모스 트랜지스터를 통해 부하 캐패시터 또는 접지로 흐르는 전류의 값이 증가하여 시간당 흐르는 전류의 값이 커지게 됨으로써, 출력데이터에 노이즈가 발생하는 문제점이 있었다.

이와 같은 문제점을 감안한 본 발명은 전원전압의 값이 커져도 출력데이터에 노이즈가 발행하지 않는 출력버퍼회로의 제공에 그 목적이 있다.

도1은 종래 출력버퍼회로도.

도2는 본 발명 출력버퍼회로의 블록도.

도3은 도2에 있어서, 인에이블신호 발생부의 회로도.

도4는 도2에 있어서, 출력버퍼부의 회로도.

도5는 도2에 입력되는 두 전압검출신호가 모두 고전위인 경우 주요부분 파형도.

도6은 도2에 입력되는 두 전압검출신호가 각각 고전위와 저전위인 경우 주요부분 파형도.

***도면의 주요 부분에 대한 부호의 설명***

100:인에이블신호 발생부 200:출력버퍼부

110,120,130:제 1 내지 제 3출력버퍼 인에이블신호 발생부

210:입력부 220:출력부

상기와 같은 목적은 전원전압의 값에 따라 각기 다른 지연경로를 통해 다수의 출력버퍼 인에이블신호를 발생하는 인에이블신호 발생부와; 상기 다수의 출력버퍼 인에이블신호를 입력받아 순차적으로 도통제어되는 출력부를 구비하여 천이되는 구간에서 시간에 대한 전류의 변화 값이 작은 출력데이터를 출력하는 출력버퍼부로 구성하여, 출력단에 피크전류를 줄임으로써 달성되는 것으로 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.

도2는 본 발명 출력버퍼회로의 블록도로서, 이에 도시한 바와 같이 제어신호(CTL)와 입력신호(/OE, /WE, /CS) 및 전원전압 검출신호(DV1),(DV2)를 입력받아 소정의 조합과 서로 다른 지연경로를 통해 서로 다른 지연시간을 갖는 출력버퍼 인에이블신호(ODE1),(ODE2),(ODE3)를 출력하는 인에이블신호 발생부(100)와; 상기 인에이블신호 발생부(100)의 출력버퍼 인에이블신호(ODE1),(ODE1),(ODE2)와 입력데이터(DIN)를 입력받아 순차적으로 출력단을 인에이블시켜 시간당 전류변화량이 작은 출력데이터(DOUT)를 출력하는 출력버퍼부(200)로 구성된다.

도3은 상기 인에이블신호 발생부(100)의 회로도로서, 이에 도시한 바와 같이 입력신호(/OE, /WE, /CS) 및 제어신호(CTL)를 입력받아 소정의 조합을 통해 출력버퍼 인에이블신호(ODE1)를 출력하는 제 1출력버퍼 인에이블신호 발생부(110)와; 입력되는 전원전압 검출신호(DV1),(DV2)에 따라 상기 제 1출력버퍼 인에이블신호 발생부(110)의 출력버퍼 인에이블신호(ODE1)를 지연하여 출력버퍼 인에이블신호(ODE2)를 출력하는 제 2출력버퍼 인에이블신호 발생부(120)와; 입력되는 전원전압 검출신호(DV1),(DV2)에 따라 상기 제 2출력버퍼 인에이블신호 발생부(120)의 출력버퍼 인에이블신호(ODE2)를 지연하여 출력버퍼 인에이블신호(ODE3)를 출력하는 제 3출력버퍼 인에이블신호 발생부(130)로 구성된다.

상기 제 1출력버퍼 인에이블신호 발생부(110)는 각각 인버터(INV1,INV2)를 통해 반전되어 입력되는 입력신호(/OE, /CS)와 직접 입력되는 입력신호(/WE)를 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 인버터(INV3)를 통해 입력받고, 제어신호(CTL)를 직접 입력받아 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호 반전하여 출력버퍼 인에이블신호(ODE1)를 출력하는 인버터(INV4)로 구성된다.

상기 제 2출력버퍼 인에이블신호 발생부(120)는 상기 제 1출력버퍼 인에이블신호 발생부(110)의 낸드게이트(NAND2)의 출력신호를 지연하는 지연부(DL1)와; 인버터(INV5)를 통해 입력되는 전원전압 검출신호(DV1)와 상기 지연부(DL1)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND3)와; 상기 낸드게이트(NAND3)의 출력신호를 인버터(INV7)를 통해 입력받아 지연출력하는 지연부(DL2)와; 상기 지연부(DL2)의 출력신호와 인버터(INV6)를 통해 입력되는 전원전압 검출신호(DV2)를 낸드조합하여 출력하는 낸드게이트(NAND4)와; 상기 낸드게이트(NAND4)의 출력신호를 인버터(INV8)를 통해 인가 받아 지연출력하는 지연부(DL3)와; 상기 제 1출력버퍼 인에이블신호 발생부(110)에 구비된 낸드게이트(NAND2)의 출력신호와 각 지연부(DL1),(DL2),(DL3)의 출력신호를 노아조합하여 출력버퍼 인에이블신호(ODE2)를 출력하는 노아게이트(NOR1)로 구성된다.

상기 제 3출력버퍼 인에이블신호 발생부(130)는 상기 출력버퍼 인에이블신호(ODE2)를 인버터(INV9)를 통해 입력받아 지연출력하는 지연부(DL4)와; 인버터(INV5)를 통해 입력되는 전원전압 검출신호(DV1)와 상기 지연부(DL4)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND5)와; 상기 낸드게이트(NAND5)의 출력신호를 인버터(INV10)를 통해 입력받아 지연출력하는 지연부(DL5)와; 상기 지연부(DL5)의 출력신호와 인버터(INV6)를 통해 입력되는 전원전압 검출신호(DV2)를 낸드조합하여 출력하는 낸드게이트(NAND6)와; 상기 낸드게이트(NAND6)의 출력신호를 인버터(INV11)를 통해 인가 받아 지연출력하는 지연부(DL6)와; 상기 인버터(INV9)를 통해 반전된 출력버퍼 인에이블신호(ODE2)와 각 지연부(DL1),(DL2),(DL3)의 출력신호를 노아조합하여 출력버퍼 인에이블신호(ODE3)를 출력하는 노아게이트(NOR2)로 구성된다.

상기 출력버퍼부(200)는 상기 인에이블신호 발생부(100)의 출력버퍼 인에이블신호(ODE1~ODE3)와 입력데이터(DIN)를 입력받아 소정의 조합을 통해 출력신호(PU1~PU3),(PD1~PD3)를 출력하는 입력부(210)와; 상기 입력부(210)의 출력신호(PU1~PU3),(PD1~PD3)에 따라 순차적으로 도통제어되는 출력단을 구비하여 출력데이터(DOUT)를 출력하는 출력부(220)로 구성된다.

상기 입력부(210)는 인버터(INV12~INV14)를 통해 출력버퍼 인에이블신호(ODE1~ODE3)를 각각의 일측입력단에 입력받고, 타측입력단에 인버터(INV15)를 통해 반전된 입력데이터(DIN)를 입력받아 노아조합하는 노아게이트(NOR3~NOR5)와; 상기 노아게이트(NOR3~NOR5)의 출력신호를 반전하여 각각 출력신호(PU1~PU3)를 출력하는 인버터(INV16~INV18)와; 인버터(INV12~INV14)를 통해 출력버퍼 인에이블신호(ODE1~ODE3)를 각각의 일측입력단에 입력받고, 타측입력단에 입력데이터(DIN)를 직접 입력받아 낸드조합하는 낸드게이트(NAND7~NAND9)와; 상기 낸드게이트(NAND7~NAND9)의 출력신호를 반전하여 각각 출력신호(PD1~PD3)를 출력하는 인버터(INV19~INV21)로 구성된다.

상기 출력부(220)는 각각의 소스에 전원전압(VCC)을 인가 받고, 각각의 드레인이 공통접속되며, 각각의 게이트에 인가되는 상기 인버터(INV16~INV18)의 출력신호(PU1~PU3)에 따라 도통제어되는 피모스 트랜지스터(PM1~PM3)와; 상기 피모스 트랜지스터(PM1~PM3)의 드레인에 각각의 드레인이 공통접속되고, 각 소스가 접지 되며 각각의 게이트에 인가되는 상기 인버터(INV21~INV19)의 출력신호(PD3~PD1)에 따라 도통제어되는 엔모스 트랜지스터(NM1~NM3)와; 상기 엔모스 트랜지스터(NM1~NM3)와 피모스 트랜지스터(PM1~PM3)의 공통접속점에 일측단이 접속되고 타측단이 접지 된 부하 캐패시터(CL1)로 구성된다.

이하, 상기와 같이 구성된 본 발명 출력버퍼회로의 동작을 설명한다.

먼저, 전원전압 검출신호(DV1)(DV2)는 서로 다른 기준전압(V1,V2)과 전원전압(VCC)의 값의 관계에 따라 아래의 표1에 기재한 바와 같이 입력된다. 이때 기준전압(V2)은 기준전압(V1)보다 크다.

〈표1〉

	VCC〈V1	V1〈VCC〈V2	V2〈VCC
DV1	고전위	저전위	저전위
DV2	고전위	고전위	저전위

이와 같이 전원전압 값에 따라 다르게 인가되는 전원전압 검출신호(DV1),(DV2)가 모두 고전위로 인가되는 경우, 즉 전원전압(VCC)의 값이 작은 기준전압(V1)보다 작은 경우에, 인에이블신호 발생부(100)에 구비된 제 1출력버퍼 인에이블신호 발생부(110)에 입력신호(/WE)가 고전위, 입력신호(/OE)(/CS)가 저전위로 입력되고, 제어신호(CTL)가 저전위로 입력된다고 가정하면, 상기 저전위 입력신호(/OE)(/CS)를 인버터(INV1)(INV2)를 통해 입력받고, 고전위 입력신호(/WE)를 직접 입력받은 낸드게이트(NAND1)는 저전위 출력신호를 출력하고, 상기 낸드게이트(NAND1)의 저전위 출력신호를 인버터(INV3)를 통해 입력받은 낸드게이트(NAND2)는 제어신호(CTL)를 반전하여 출력한다. 즉, 제어신호(CTL)가 저전위로 인가된다고 가정하였으므로, 고전위신호를 출력한다. 이에 따라 상기 낸드게이트(NAND2)의 출력신호를 반전하는 인버터(INV4)의 출력신호인 출력버퍼 인에이블신호(ODE1)는 저전위로 출력된다.

그 다음, 상기 낸드게이트(NAND2)의 고전위 출력신호는 제 2출력버퍼 인에이블신호 발생부(120)의 노아게이트(NOR1)의 입력단자(A)에 입력됨과 아울러 지연부(DL1)를 통해 입력단자(B)에 입력되고, 상기 입력단자(B)에 입력되는 고전위신호는 인버터(INV5)를 통해 저전위로 반전된 전원전압 검출신호(DV1)와 낸드게이트(NAND3)에 입력되어 낸드조합된 후, 인버터(INV8)와 지연부(DL2)를 통해 상기 노아게이트(NOR1)의 세 번째 입력단자(C)에 저전위로 입력된다.

그 다음, 상기 노아게이트(NOR1)의 세 번째 입력단자(C)에 입력되는 저전위의 신호는 다시 인버터(INV6)를 통해 저전위로 반전된 전원전압 검출신호(DV2)와 낸드게이트(NAND3)에서 고전위로 낸드조합된 후, 인버터(INV8)와 지연부(DL3)를 통해 노아게이트(NOR1)의 네 번째 입력단(D)에 저전위로 입력된다. 이와 같이 입력단(A,B)에 고전위 신호를 인가 받고, 입력단(C,D)에 저전위신호를 입력받은 노아게이트(NOR1)는 그 출력신호인 출력버퍼 인에이블신호(ODE2)를 저전위로 출력한다.

그 다음, 상기 저전위의 출력버퍼 인에이블신호(ODE2)는 인버터(INV9)를 통해 제 3출력버퍼 인에이블신호 발생부(130)에 구비된 노아게이트(NOR2)의 첫 번째 입력단(A')에 인가된다. 또한 그 첫 번째 입력단에 입력되는 고전위신호는 지연부(DL4)를 통해 두 번째 입력단(B')에 입력되며, 그 두 번째 입력단(B')에 입력되는 고전위신호는 인버터(INV6)를 통해 저전위로 반전된 전원전압 검출신호(DV2)와 낸드게이트(NAND5)에서 낸드조합되고, 인버터(INV10)와 지연부(DL5)를 통해 저전위신호로 세 번째 입력단(C')에 입력된다. 그리고, 상기 노아게이트(NOR2)의 세 번째 입력단(C')에 입력되는 저전위신호는 다시 인버터(INV5)를 통해 저전위로 반전된 전원전압 검출신호(DV1)와 낸드게이트(NAND6)에서 낸드조합되고, 그 결과는 인버터(INV11)와 지연부(DL6)를 통해 저전위신호로 노아게이트(NOR2)의 네 번째 입력신호로 입력된다. 이와 같이 입력단(A',B')에 고전위신호를 입력받고, 입력단(C',D')에 저전위신호를 입력받은 노아게이트(NOR2)는 저전위의 제 3출력버퍼 인에이블신호(ODE3)를 출력한다.

이때, 상기 제어신호(CTL)가 고전위로 입력되면, 상기 제 1출력버퍼 인에이블신호 발생부(110)에 구비된 낸드게이트(NAND2)의 출력신호는 저전위로 출력되고, 이를 인버터(INV4)를 통해 반전한 제 1출력버퍼 인에이블신호(ODE1)는 고전위로 출력된다.

상기 낸드게이트(NAND2)의 저전위 출력신호는 제 2출력버퍼 인에이블신호 발생부(120)에 구비된 노아게이트(NOR1)의 첫 번째 입력단(A)에 입력되고, 지연부(DL1)를 통해 두 번째 입력단(B)에 입력된다. 이때, 상기 노아게이트(NOR1)의 다른 입력단(C,D)에는 이미 저전위의 신호가 입력되는 상태이므로, 그 노아게이트(NOR1)의 출력신호인 제 2출력버퍼 인에이블신호(ODE2)는 고전위로 출력된다. 이와 같이 도5의 (b)에 도시한 바와 같이 저전위에서 고전위로 천이 하는 제어신호(CTL)를 입력받은 제 2출력버퍼 인에이블신호 발생부(120)의 출력신호인 제 2출력버퍼 인에이블신호(ODE2)는 도5의 (c)에 도시한 바와 같이 제 1출력버퍼 인에이블신호(ODE1)보다 지연부(DL1)의 지연시간인 TD1만큼 지연되어 출력된다.

그 다음, 상기 고전위의 제 2출력버퍼 인에이블신호(ODE2)를 인버터(INV9)를 통해 반전하여 그 첫 번째 입력단(A')에 인가 받고, 그 첫 번째 입력단(A')에 인가되는 저전위신호를 지연부(DL4)를 통해 그 두 번째 입력단(B')에 입력받은 제 3출력버퍼 인에이블신호 발생부(130)에 구비된 노아게이트(NOR2)는 그 다른 입력단(C',D')에 저전위의 신호가 입력되는 상태이므로, 도5의 (c)에 도시한 바와 같이 상기 제 2출력버퍼 인에이블신호(ODE2)보다 지연부(DL4)의 지연시간인 TD1만큼 지연된 제 3출력버퍼 인에이블신호(ODE3)를 출력한다.

즉, 상기 전원전압 검출신호(DV1,DV2)가 모두 고전위로 입력되면 지연부(DL2,DL3,DL5,DL6)는 회로의 동작에 영향을 미치지 않게 된다.

이와 같은 동작으로, 전원전압(VCC)이 낮은 기준전압(V1)보다 낮은 경우 제 1출력버퍼 인에이블신호(ODE1)보다 TD1만큼의 지연시간을 갖는 제 2출력버퍼 인에이블신호(ODE2)와, 그 제 2출력버퍼 인에이블신호(ODE2)보다 TD1만큼 지연된 제 3출력버퍼 인에이블신호(ODE3)를 발생시킨다. 이와 같은 출력버퍼 인에이블신호(ODE1~ODE2)와 입력데이터(DIN)는 출력버퍼부(200)에 입력되어 그 입력데이터(DIN)를 외부로 출력시킨다. 즉, 도4에 도시한 바와 같이 각 출력버퍼 인에이블신호(ODE1~ODE3)와 입력데이터(DIN)는 인버터(INV12~INV15)에 의해 반전되고, 그 반전된 출력버퍼 인에이블신호(ODE1~ODE3)는 반전된 입력데이터(DIN)와 각각 노아게이트(NOR3~NOR5)에서 노아조합되며, 낸드게이트(NAND7~NAND9)에서 낸드조합된다.

그 다음, 상기 노아게이트(NOR1~NOR3) 각각의 출력신호는 인버터(INV16~INV18)에 의해 반전되어 각각 출력신호(PU1~PU3)로 출력된다. 이때 노아게이트(NOR1~NOR3)의 출력신호는 상기 각 출력버퍼 인에이블신호(ODE1~ODE3)가 고전위로 인가되는 구간에서는 입력데이터(DIN)와 동일한 전위로 출력되며, 이를 반전한 출력신호(PU1~PU3)는 상기 입력데이터(DIN)와 위상이 다른 값으로 출력된다. 이때, 상기 각 출력버퍼 인에이블신호(ODE1~ODE3)의 지연시간 차로 인해 도5의 (F)에 도시한 바와 같이 출력신호(PU1)보다 출력신호(PU2)는 TD1만큼 지연되어 출력되며, 출력신호(PU3)는 출력신호(PU2)보다 TD1만큼 지연된다. 그리고, 이와 같이 낸드게이트(NAND7~NAND9)의 출력신호를 각각 반전하는 인버터(INV19~21)의 출력신호(PD1~PD3)는 도5의 (E)에 도시한 바와 같이 입력데이터(DIN)의 저전위 구간에서 고전위로 출력되며, 역시 각 출력신호(PD1~PD3)는 TD1의 지연시간을 갖는다.

상기한 바와 같이 출력신호(PU1~PU3),(PD1~PD3)가 모두 저전위로 인가되는 구간에서는 피모스 트랜지스터(PM1~PM3)가 TD1의 지연시간을 갖고 순차적으로 도통되고, 엔모스 트랜지스터(NM1~NM3)가 모두 턴오프 되어, 출력데이터(DOUT)는 도5의 (G)에 도시한 바와 같이 일정한 기울기를 갖고 고전위로 출력되며, 출력신호(PU1~PU3),(PD1~PD3)가 모두 고전위로 출력되는 구간에서는 피모스 트랜지스터(PM1~PM3)가 순차적으로 턴오프되고, 엔모스 트랜지스터(NM1~NM3)가 순차적으로 도통되어 출력데이터(DOUT)를 저전위로 출력한다. 이때 역시 천이구간은 완만한 기울기를 갖는다. 이때, 도5의 (H)에 도시한 바와 같이 피크전류(IP)는 상기 피모스 트랜지스터(PM1~PM3)또는 엔모스 트랜지스터(NM1~NM3)가 순차적으로 도통 또는 턴오프 됨에 따라 감소하게 되고, 이에 따라 출력데이터(DOUT)의 잡음특성도 향상된다.

이때, 상기 제어신호(CTL)가 다시 저전위로 입력되면, 상기 노아게이트(NOR1,NOR2)의 각 첫 번째 입력단(A,A')에 고전위신호가 입력되고, 이에 따라 각 출력버퍼 인에이블신호(ODE1~ODE3)는 동시에 저전위가 되며, 이를 인가 받아 생성한 출력신호(PD1~PD3),(PU1~PU3)를 입력받은 엔모스 트랜지스터(NM1~NM3) 및 피모스 트랜지스터(PM1~PM3)는 모두 동시에 턴오프 되어 출력단을 트라이 스테이트로 만든다.

그 다음, 상기 전원전압(VCC)의 값이 증가하여 두 기준전압(V1,V2)의 사이 값이 되면, 이를 검출한 전원전압 검출신호(DV1,DV2)는 각각 저전위와 고전위로 입력된다.

이와 같이 도6의 (A) 및 (B)에 도시한 바와 같이 검출신호(DV1)가 저전위, 검출신호(DV2)가 고전위로 입력되고, 제어신호(CTL)가 저전위로 입력되면, 상기 제 2출력버퍼 인에이블신호 발생부(120)에 구비된 노아게이트(NOR1)의 세 입력단(A,B,C)에는 고전위의 신호가 입력되고, 다른 입력단(D)에는 저전위의 신호가 입력되며, 제 3출력버퍼 인에이블신호 발생부(130)에 구비된 노아게이트(NOR2)의 세 입력단(A',B',C')에는 고전위 신호가 입력되고, 다른 입력단(D')에는 저전위의 신호가 입력된다.

이때, 상기 제어신호(CTL)가 고전위로 입력되면, 상기 노아게이트(NOR1)의 세 번째 입력단(C)에 지연부(DL1)와 지연부(DL2)를 통해 TD1+TD2만큼의 지연시간을 갖는 저전위의 신호가 입력될 때, 제 2출력버퍼 인에이블신호(ODE2)가 고전위로 출력되며, 노아게이트(NOR2)또한 그 세 번째 입력단(C')에 지연부(DL4,DL5)를 통해 TD1+TD2의 지연시간을 갖는 저전위신호가 입력되는 순간 제 3출력버퍼 인에이블신호(ODE3)를 고전위로 출력한다.

즉, 도6의 (C)에 도시한 바와 같이 전원전압 검출신호(DV1)가 저전위, 전원전압 검출신호(DV2)가 고전위로 입력될 때 지연부(DL3),(DL6)는 회로의 동작에 영향을 주지 않게 되며, 이에 따라 제 2출력버퍼 인에이블신호(ODE2)는 제 1출력버퍼 인에이블신호(ODE1)보다 TD1+TD2의 지연시간을 갖고 출력되며, 제 3출력버퍼 인에이블신호(ODE3)는 제 2출력버퍼 인에이블신호(ODE2)보다 TD1+TD2만큼 지연되어 출력된다.

그 다음, 상기 각 출력버퍼 인에이블신호(ODE1~ODE3)를 반전하여 반전된 입력데이터(DIN)와 노아조합한 후, 반전하여 생성한 출력신호(PU1~PU3)는 각각 TD1+TD2의 지연시간을 갖게 되고, 출력버퍼 인에이블신호(ODE1~ODE3)를 반전하여 반전된 입력데이터(DIN)와 낸드조합한 후, 반전하여 생성한 출력신호(PD1~PD3)또한 각각 TD1+TD2의 지연시간을 갖게 된다.

도6의 (E)에 도시한 바와 같은 출력신호(PD1~PD3),(PU1~PU3)를 인가 받아 도통제어되는 엔모스 트랜지스터(NM1~NM3) 및 피모스 트랜지스터(PM1~PM3)는 TD1+TD2의 지연시간을 갖고 순차적으로 도통제어되어 전원전압(VCC)의 증가에 의한 피크전류의 증가를 방지하여 출력데이터(DOUT)의 잡음특성을 향상시킨다.

그 다음, 상기 제어신호(CTL)가 다시 저전위로 입력되면, 각 모스 트랜지스터(NM1~NM3,PM1~PM3)가 동시에 턴오프 되어 출력단을 트라이 스테이트로 만든다.

그 다음, 상기 전원전압(VCC)이 점점 더 증가하여 높은 기준전압(V2)보다 높아지면 전원전압 검출신호(DV1,DV2)가 모두 저전위로 입력된다.

이와 같이, 전원전압 검출신호(DV1,DV2)가 모두 저전위로 입력되고, 제어신호(CTL)가 저전위로 입력되는 경우, 제 2 및 제 3출력버퍼 인에이블신호 발생부(120),(130)에 구비된 노아게이트(NOR1),(NOR2)의 모든 입력단에는 고전위의 신호가 입력된다. 이때 상기 제어신호(CTL)가 고전위로 천이 되어 입력되면, 제 1출력버퍼 인에이블신호(ODE1)는 고전위로 출력되고, 상기 노아게이트(NOR1)의 네 번째 입력단(D)에 지연부(DL1,DL2,DL3)를 통해 상기 제 1출력버퍼 인에이블신호(ODE1)보다 TD1+TD2+TD3만큼의 지연시간을 갖는 저전위신호가 입력될 때, 제 2출력버퍼 인에이블신호(ODE2)가 고전위로 출력되며, 상기 노아게이트(NOR2)의 네 번째 입력단(D')에 지연부(DL4,DL5,DL6)를 통해 상기 제 2출력버퍼 인에이블신호(ODE2)보다 TD1+TD2+TD3만큼의 지연시간을 갖는 저전위시호가 입력될 때, 제 3출력버퍼 인에이블신호(ODE3)가 출력된다. 이와 같이 지연시간이 더 긴 신호를 입력받은 출력버퍼부(200)의 입력부(210)는 각각 TD1+TD2+TD3의 지연시간을 갖는 출력신호(PU1~PU3,PD1~PD3)를 출력하고, 이를 입력받은 출력부(220)는 그 피모스 트랜지스터(PM1~PM3) 및 엔모스 트랜지스터(NM1~NM3)를 각각 순차적으로 도통 또는 턴오프 시켜 출력데이터(DOUT)를 출력시킨다.

상기한 바와 같이 본 발명 출력버퍼회로는 전원전압의 값에 따라 고전위 또는 저전위로 입력되는 전원전압 검출신호에 따라 각기 다른 지연경로를 통해 다수의 출력버퍼 인에이블신호를 발생시키고, 그 다수의 출력버퍼 인에이블신호를 사용하여 출력단을 순차적으로 인에이블 시킴으로써, 그 출력단에서의 시간당 전류의 변화 값을 줄여 전원전압의 증가에 따른 피크전류의 증가로 인해 출력데이터에 잡음이 발생하는 것을 방지하여 잡음특성을 향상시키는 효과가 있다.

Claims

전원전압 검출신호(DV1),(DV2)에 따라 입력되는 제어신호(CTL)와 입력신호(/OE, /WE, /CS)를 소정조합한 후, 서로 다른 지연경로를 통해 다수의 출력버퍼 인에이블신호(ODE1),(ODE2),(ODE3)를 발생시키는 인에이블신호 발생부(100)와; 상기 각 출력버퍼 인에이블신호(ODE1),(ODE2),(ODE3)와 입력데이터(DIN) 각각을 조합한 후, 그 조합한 신호에 따라 순차적으로 출력단을 인에이블시켜 천이되는 구간에의 시간당 전류의 변화량이 작은 출력데이터(DOUT)를 출력하는 출력버퍼부(200)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 1항에 있어서, 상기 인에이블신호 발생부(100)는 입력신호(/OE, /WE, /CS) 및 제어신호(CTL)를 입력받아 소정의 조합을 통해 출력버퍼 인에이블신호(ODE1)를 출력하는 제 1출력버퍼 인에이블신호 발생부(110)와; 입력되는 전원전압 검출신호(DV1),(DV2)에 따라 상기 제 1출력버퍼 인에이블신호 발생부(110)의 출력버퍼 인에이블신호(ODE1)를 각기 다른 지연경로를 통해 지연하여 출력버퍼 인에이블신호(ODE2)를 출력하는 제 2출력버퍼 인에이블신호 발생부(120)와; 입력되는 전원전압 검출신호(DV1),(DV2)에 따라 상기 제 2출력버퍼 인에이블신호 발생부(120)의 출력버퍼 인에이블신호(ODE2)를 각기 다른 지연경로를 통해 지연하여 출력버퍼 인에이블신호(ODE3)를 출력하는 제 3출력버퍼 인에이블신호 발생부(130)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 2항에 있어서, 상기 제 1출력버퍼 인에이블신호 발생부(110)는 각각 인버터(INV1,INV2)를 통해 반전되어 입력되는 입력신호(/OE, /CS)와 직접 입력되는 입력신호(/WE)를 낸드조합하여 출력하는 낸드게이트(NAND1)와; 상기 낸드게이트(NAND1)의 출력신호를 인버터(INV3)를 통해 입력받고, 제어신호(CTL)를 직접 입력받아 낸드조합하여 출력하는 낸드게이트(NAND2)와; 상기 낸드게이트(NAND2)의 출력신호 반전하여 출력버퍼 인에이블신호(ODE1)를 출력하는 인버터(INV4)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 2항에 있어서, 상기 제 2출력버퍼 인에이블신호 발생부(120)는 상기 제 1출력버퍼 인에이블신호 발생부(110)에 구비된 낸드게이트(NAND2)의 출력신호를 지연하는 지연부(DL1)와; 인버터(INV5)를 통해 입력되는 전원전압 검출신호(DV1)와 상기 지연부(DL1)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND3)와; 상기 낸드게이트(NAND3)의 출력신호를 인버터(INV7)를 통해 입력받아 지연출력하는 지연부(DL2)와; 상기 지연부(DL2)의 출력신호와 인버터(INV6)를 통해 입력되는 전원전압 검출신호(DV2)를 낸드조합하여 출력하는 낸드게이트(NAND4)와; 상기 낸드게이트(NAND4)의 출력신호를 인버터(INV8)를 통해 인가 받아 지연출력하는 지연부(DL3)와; 상기 제 1출력버퍼 인에이블신호 발생부(110)에 구비된 낸드게이트(NAND2)의 출력신호와 각 지연부(DL1),(DL2),(DL3)의 출력신호를 노아조합하여 출력버퍼 인에이블신호(ODE2)를 출력하는 노아게이트(NOR1)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 2항에 있어서, 상기 제 3출력버퍼 인에이블신호 발생부(130)는 상기 출력버퍼 인에이블신호(ODE2)를 인버터(INV9)를 통해 입력받아 지연출력하는 지연부(DL4)와; 인버터(INV5)를 통해 입력되는 전원전압 검출신호(DV1)와 상기 지연부(DL4)의 출력신호를 입력받아 낸드조합하여 출력하는 낸드게이트(NAND5)와; 상기 낸드게이트(NAND5)의 출력신호를 인버터(INV10)를 통해 입력받아 지연출력하는 지연부(DL5)와; 상기 지연부(DL5)의 출력신호와 인버터(INV6)를 통해 입력되는 전원전압 검출신호(DV2)를 낸드조합하여 출력하는 낸드게이트(NAND6)와; 상기 낸드게이트(NAND6)의 출력신호를 인버터(INV11)를 통해 인가 받아 지연출력하는 지연부(DL6)와; 상기 인버터(INV9)를 통해 반전된 출력버퍼 인에이블신호(ODE2)와 각 지연부(DL1),(DL2),(DL3)의 출력신호를 노아조합하여 출력버퍼 인에이블신호(ODE3)를 출력하는 노아게이트(NOR2)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 1항에 있어서, 상기 출력버퍼부(200)는 상기 인에이블신호 발생부(100)의 출력버퍼 인에이블신호(ODE1~ODE3)와 입력데이터(DIN)를 입력받아 소정의 조합을 통해 출력신호(PU1~PU3),(PD1~PD3)를 출력하는 입력부(210)와; 상기 입력부(210)의 출력신호(PU1~PU3),(PD1~PD3)에 따라 순차적으로 도통제어되어 소정의 기울기를 갖고 천이하는 출력데이터(DOUT)를 출력하는 출력부(220)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 6항에 있어서, 상기 입력부(210)는 인버터(INV12~INV14)를 통해 출력버퍼 인에이블신호(ODE1~ODE3)를 각각의 일측입력단에 입력받고, 타측입력단에 인버터(INV15)를 통해 반전된 입력데이터(DIN)를 입력받아 노아조합하는 노아게이트(NOR3~NOR5)와; 상기 노아게이트(NOR3~NOR5)의 출력신호를 반전하여 각각 출력신호(PU1~PU3)를 출력하는 인버터(INV16~INV18)와; 인버터(INV12~INV14)를 통해 출력버퍼 인에이블신호(ODE1~ODE3)를 각각의 일측입력단에 입력받고, 타측입력단에 입력데이터(DIN)를 직접 입력받아 낸드조합하는 낸드게이트(NAND7~NAND9)와; 상기 낸드게이트(NAND7~NAND9)의 출력신호를 반전하여 각각 출력신호(PD1~PD3)를 출력하는 인버터(INV19~INV21)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.
제 6항에 있어서, 상기 출력부(220)는 각각의 소스에 전원전압(VCC)을 인가 받고, 각각의 드레인이 공통접속되며, 각각의 게이트에 인가되는 상기 입력부(210)에 구비된 인버터(INV16~INV18)의 출력신호(PU1~PU3)에 따라 도통제어되는 피모스 트랜지스터(PM1~PM3)와; 상기 피모스 트랜지스터(PM1~PM3)의 드레인에 각각의 드레인이 공통접속되고, 각 소스가 접지 되며 각각의 게이트에 인가되는 상기 입력부(210)에 구비된 인버터(INV21~INV19)의 출력신호(PD3~PD1)에 따라 도통제어되는 엔모스 트랜지스터(NM1~NM3)와; 상기 엔모스 트랜지스터(NM1~NM3)와 피모스 트랜지스터(PM1~PM3)의 공통접속점에 일측단이 접속되고 타측단이 접지 된 부하 캐패시터(CL1)로 구성하여 된 것을 특징으로 하는 출력버퍼회로.