KR100346948B1 - 씨모스 출력 버퍼 회로 - Google Patents

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Abstract

본 발명은 반도체 장치의 씨모스 출력 버퍼 회로에 있어서, 출력단의 구동 트랜지스터를 각각 분리하여 시간적 차이를 두고 순차적으로 구동함으로써 피크 전류를 감소시키는 씨모스 출력 버퍼 회로에 관한 것으로, 출력 단자로 전원전압을 공급하도록 병렬접속된 제 1 및 제 2 풀업 구동부와, 상기 출력 단자로 접지전압을 공급하도록 병렬접속된 제 1 및 제 2 풀다운 구동부로 구성된 구동 수단과, 제어 신호와 센스 앰프로부터 출력된 데이터 신호를 입력하여 논리 연산한 신호를 출력하는 입력 수단과, 상기 입력 수단으로 부터의 출력 신호를 이용하여 초기 동작시 상기 제 1 풀업 구동부 또는 제 2 풀다운 구동부와 함께 동작되도록 상기 제 2 풀업 구동부 또는 제 2 풀다운 구동부의 동작을 제어하는 제어 수단을 포함하여 이루어진 것을 특징으로 한다.

Description

씨모스 출력 버퍼 회로{CMOS output buffer}
본 발명은 반도체 장치의 CMOS(Complementary Metal Oxide Semiconductor)출력 버퍼 회로(Output Buffer Circuit)에 관한 것으로서, 보다 구체적으로는 출력단의 구동 트랜지스터(Transistor)를 각각 분리하여 시간적 차이를 두고 순차적으로 구동함으로써 피크 전류(Peak Current)를 감소시키는 CMOS 출력 버퍼 회로에 관한 것이다.
일반적으로 CMOS 출력 버퍼 회로는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진 다수의 CMOS 트랜지스터가 병렬로 연결되어 있다. 이와 같은 CMOS 출력 버퍼 회로에 있어서, 출력단의 구동 트랜지스터는 구동 능력이 큰 트랜지스터를 사용하기 때문에, 입력 신호에 따라 출력단의 CMOS 트랜지스터가 턴-온되어 출력 신호를 발생하는 경우에 CMOS 트랜지스터를 통하여 흐르는 구동 전류는 큰 피크 값을 갖게 된다.
도 1은 종래의 CMOS 출력 버퍼 회로를 도시한 것이다. 도 1을 참조하면, 종래의 CMOS 출력 버퍼 회로는 데이터 신호(saout)와 인버터(NOT1)를 통해 인에이블(Enable) 신호(oeb)를 입력으로 받는 NAND 게이트(NA1)와, 인에이블 신호(oeb)와 데이터 신호(saout)를 입력으로 받는 NOR 게이트(NOR1)로 이루어진 입력부(10)와, 상기 NAND 게이트(NA1) 및 NOR 게이트(NOR1)의 출력 신호를 각각 제공받아 출력 신호(dout1)를 발생하기 위한 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)로 구성된 출력부(20)로 이루어진다.
상기한 바와 같은 종래의 CMOS 출력 버퍼 회로는 인에이블 신호(oeb)가 로우(Low) 상태로 인가되는 경우에 데이터 신호(saout)에 따라 출력 신호(dout1)가발생한다. 즉, 데이터 신호(saout)가 하이(High) 상태로 인가되는 경우에 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 입력 노드(dp1, dn1)는 로우 상태로 되고, PMOS 트랜지스터(P1)가 턴-온(Turn-On)되어 하이 상태의 출력 신호(dout1)가 발생한다.
반면에, 데이터 신호(saout)가 로우 상태로 인가되는 경우에는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 입력 노드(dp1, dn1)는 하이 상태로 되고, NMOS 트랜지스터(N1)가 턴-온되어 로우 상태의 출력 신호(dout1)가 발생된다.
그러나, 인에이블 신호(oeb)가 하이 상태로 인가되는 경우에는 PMOS 트랜지스터(P1) 및 NMOS 트랜지스터(N1)의 입력 노드(dp1, dn1)에는 각각 하이 상태와 로우 상태의 신호가 인가되고, 상기 PMOS 트랜지스터(P1)와 NMOS 트랜지스터(N1)는 모두 턴-오프(Turn-Off)되어 버퍼 동작을 수행하지 않게 된다.
그러나, 상기와 같은 CMOS 출력 버퍼 회로는 일반적으로 구동 능력이 큰 PMOS 트랜지스터와 NMOS 트랜지스터를 출력단에 사용하기 때문에, 상기 PMOS 트랜지스터 또는 NMOS 트랜지스터가 턴-온되어 출력 신호를 발생시키는 경우에는 큰 피크 값을 갖는 구동 전류가 흐르게 되는데, 이러한 피크 전류는 노이즈를 발생하게 되고, 회로의 오동작을 야기시키는 원인이 된다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 출력단의 구동 트랜지스터를 각각 분리하여 시간적인 간격을 두고 순차적으로 구동함으로써 피크 전류를 감소시키는 CMOS 출력 버퍼 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 CMOS 출력 버퍼 회로,
도 2는 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로,
도 3은 종래의 CMOS 출력 버퍼 회로와, 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로에 있어서, 입력 신호에 따른 출력 전압의 파형을 나타낸 도면,
도 4는 종래의 CMOS 출력 버퍼 회로와, 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로에 있어서, 입력 신호에 따른 구동 전류를 나타낸 도면.
(도면의 주요 부분에 대한 부호의 명칭)
10: 입력부 20, 30: 출력부
40: 제어부 31, 32: 구동 수단
NOT1, ... , NOT3: 인버터 NA1, ... , NA3: NAND 게이트
NOR1, ... , NOR3: NOR 게이트 P1, P2, P3: PMOS 트랜지스터
N1, N2, N3: NMOS 트랜지스터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명에 의한 씨모스 출력 버퍼 회로는,출력 단자로 전원전압을 공급하도록 병렬접속된 제 1 및 제 2 풀업 구동부와, 상기 출력 단자로 접지전압을 공급하도록 병렬접속된 제 1 및 제 2 풀다운 구동부로 구성된 구동 수단과,제어 신호와 센스 앰프로부터 출력된 데이터 신호를 입력하여 논리 연산한 신호를 출력하는 입력 수단과,상기 입력 수단으로 부터의 출력 신호를 이용하여 초기 동작시 상기 제 1 풀업 구동부 또는 제 2 풀다운 구동부와 함께 동작되도록 상기 제 2 풀업 구동부 또는 제 2 풀다운 구동부의 동작을 제어하는 제어 수단을 포함하여 이루어진 것을 특징으로 한다.상기 출력부는 종래의 PMOS 트랜지스터 보다 구동 능력이 작은 PMOS 트랜지스터가 병렬로 연결된 제 1 구동 수단과, 종래의 NMOS 트랜지스터 보다 구동 능력이 작은 NMOS 트랜지스터가 병렬로 연결된 제 2 구동 수단으로 이루어져서, 상기 PMOS 트랜지스터가 시간적 간격을 두고 순차적으로 구동되든가 또는 NMOS 트랜지스터가 시간적 간격을 두고 순차적으로 구동되는 것을 특징으로 한다.상기 제어부는 출력부의 출력 신호와 입력부의 출력 신호에 따라 상기 제 1 및 제 2 구동 수단의 구동 트랜지스터를 순차적으로 턴-온시키기 위한 제 1 및 제 2 제어 수단을 포함하는 것을 특징으로 한다.이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 2는 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로를 도시한 것이다. 도 2를 참조하면, 본 발명은 인에이블 신호(oeb)와 데이터 신호(saout)를 입력받아 출력부(30)를 구동하기 위한 신호를 발생하는 입력부(10); 상기 입력부(10)에서 제공되는 신호에 따라 출력 신호(dout2)를 발생하는 출력부(30); 및, 입력부(10)의출력 신호(dp2, dn2)와 출력부(30)의 출력 신호(dout2)를 이용하여 상기 출력부(30)의 구동 트랜지스터를 순차적으로 구동하기 위한 제어부(40)로 이루어진다.
상기 입력부(10)의 구성 및 동작은 도 1에 도시된 종래의 CMOS 출력 버퍼 회로에서 입력부(10)의 구성 및 동작과 동일하다.
상기 출력부(30)는 입력부(10)의 NAND 게이트(NA1)의 출력 신호(dp2)를 입력으로 하고, 소오스가 전원 전압에 연결된 제 2 및 제 3 PMOS 트랜지스터(P2, P3)가 병렬로 이루어진 제 1 구동 수단(31)과, 입력부(10)의 NOR 게이트(NOR1)의 출력 신호(dn2)를 입력으로 하고, 소오스가 접지 전원에 연결된 제 2 및 제 3 NMOS 트랜지스터(N2, N3)가 병렬로 이루어진 제 2 구동 수단(32)으로 이루어진다. 제 2 및 제 3 PMOS 트랜지스터(P2, P3)의 드레인과 제 2 및 제 3 NMOS 트랜지스터(N2, N3)의 드레인은 서로 연결되어 출력 신호(dout2)를 발생한다.
이 때, 상기 제 2 및 제 3 PMOS 트랜지스터(P2, P3)는 종래의 CMOS 출력 버퍼 회로에서 출력단을 구성하는 하나의 PMOS 트랜지스터 보다 구동 능력이 작은 PMOS 트랜지스터로 구성된다. 상기 제 2 및 제 3 NMOS 트랜지스터의 경우도 마찬가지로와 종래의 CMOS 출력 버퍼 회로에서 출력단을 구성하는 하나의 NMOS 트랜지스터 보다 구동 능력이 작은 NMOS 트랜지스터로 이루어진다.
상기 출력부(30)에서 제 1 구동 수단(31)에 의해 출력 신호(dout2)가 발생되는 경우에는, 제 2 PMOS 트랜지스터(P2)가 먼저 턴-온된 후에 시간적 간격을 두고 제 3 PMOS 트랜지스터(P3)가 턴-온되고, 제 2 구동 수단(32)에 의해 출력신호(dout2)가 발생되는 경우에는, 제 2 NMOS 트랜지스터(N2)가 먼저 턴-온된 후에 제 3 NMOS 트랜지스터(N3)가 턴-온된다.
상기 제어부(40)는 출력 신호(dout2)와 입력부(10)의 출력 신호(dp2, dn2)를 이용하여 출력부(30)의 제 1 및 제 2 구동 수단(31, 32)을 각각 제어하기 위한 제 1 및 제 2 제어 수단(41, 42)으로 이루어진다.
상기 제 1 제어 수단(41)은 출력 신호(dout2) 및 입력부(10) NOR 게이트(NOR1)의 출력 신호(dn2)를 입력으로 하는 제 2 NOR 게이트(NOR2)와, 입력부(10) NAND 게이트(NA1)의 출력 신호(dp2) 및 상기 제 2 NOR 게이트(NOR2)의 출력 신호(ph)를 입력으로 하는 제 3 NOR 게이트(NOR3)와, 상기 제 3 NOR 게이트(NOR3)의 출력 신호를 반전시켜서, 제 1 구동 수단(31)의 제 3 PMOS 트랜지스터(P3)의 게이트(pl)로 인가하기 위한 인버터(NOT2)로 이루어진다.
입력부(10)에서 로우 상태의 신호가 출력되어 제 1 구동 수단(31)의 제 2 PMOS 트랜지스터(P2)가 턴-온되는 경우에는 상기 제 1 제어 수단(41)을 통하여 전달된 신호가 일정 시간 후에 제 3 PMOS 트랜지스터(P3)를 턴-온시킴으로써 구동 전류의 제어가 가능하다.
상기 제 2 제어 수단(42)은 출력 신호(dout2) 및 입력부(10) NAND 게이트(NA1)의 출력 신호(dp2)를 입력으로 하는 제 2 NAND 게이트(NA2)와, 상기 제 2 NAND 게이트(NA2)의 출력 신호(nl) 및 입력부(10) NOR 게이트(NOR1)의 출력 신호(dn2)를 입력으로 하는 제 3 NAND 게이트(NA3)와, 상기 제 3 NAND 게이트(NA3)의 출력 신호를 반전시켜서 제 2 구동 수단(32)의 제 3 NMOS 트랜지스터(N3)의 게이트(nh)에 인가하기 위한 인버터(NOT3)로 이루어진다.
입력부(10)의 출력 신호(dp2, dn2)가 하이 상태가 되어 출력부(30)에서 로우 상태의 출력 신호(dout2)를 발생하는 경우에, 제 3 NMOS 트랜지스터(N3)는 제 2 NMOS 트랜지스터(N2)가 턴-온되고 나서, 일정 시간 후에 턴-온됨으로써 구동 전류가 제어된다.
상기한 바와 같은 본 발명의 실시예에 따른 CMOS 출력 버퍼 회로의 동작을 자세히 설명하면 다음과 같다.
먼저, 인에이블 신호(oeb)가 로우 상태로 인가되는 경우에는 상기 CMOS 출력 버퍼 회로가 인에이블되어 정상적인 버퍼 동작을 수행하고, 하이 상태로 인가되는 경우에는 CMOS 출력 버퍼 회로가 디스에이블되어 버퍼 동작을 수행하지 않게 된다.
즉, 인에이블 신호(oeb)가 하이 상태로 인가되는 경우에는 데이터 신호(saout)에 관계없이 제 1 NAND 게이트(NA1)와 제 1 NOR 게이트(NOR1)에서는 각각 하이 상태의 신호(dp2)와 로우 상태의 신호(dn2)가 출력되어 출력부(30)의 제 2 PMOS 트랜지스터(P2) 및 제 2 NMOS 트랜지스터(N2)를 턴-오프시켜서, 상기 CMOS 출력 버퍼 회로는 디스에이블된다.
반대로, 인에이블 신호(oeb)가 로우 상태로 인가되는 경우에는 상기 CMOS 출력 버퍼 회로가 정상적인 동작을 수행하는데, 이 때, 데이터 신호(saout)가 하이 상태로 인가되면, 입력부(10)에서는 로우 상태의 출력 신호(dp2, dn2)가 발생하고, 데이터 신호(saout)가 로우 상태로 인가되면, 입력부(10)에서는 하이 상태의 출력 신호(dp2, dn2)가 발생한다.
데이터 신호(saout)가 하이 상태로 인가되어 입력부(10)에서 로우 상태의 출력 신호(dp2, dn2)가 발생하는 경우를 살펴보면, 상기 로우 상태의 출력 신호(dp2, dn2)에 의해 제 2 NMOS 트랜지스터(N2)는 턴-오프되고, 제 2 PMOS 트랜지스터(P2)는 턴-온되어 출력부(30)에서는 하이 상태의 출력 신호(dout2)가 발생한다. 이 때, 제 2 PMOS 트랜지스터(P2)는 하나의 PMOS 트랜지스터(P1)를 사용하여 구동하는 종래의 CMOS 출력 버퍼 회로의 경우보다 구동 능력이 작기 때문에 제 2 PMOS 트랜지스터(P2)를 통하여 흐르는 구동 전류는 종래의 CMOS 출력 버퍼 회로에 비해서 감소하게 된다.
출력부(30)의 출력 신호(dout2)가 하이 상태로 천이하면, 하이 상태의 출력 신호(dout2)와 제 1 NOR 게이트(NOR1)의 로우 상태의 출력 신호(dn2)에 의해서 제 2 NOR 게이트(NOR2)는 로우 상태의 신호(ph)를 출력한다. 제 3 NOR 게이트(NOR3)는 상기 제 2 NOR 게이트(NOR2)의 로우 상태의 출력 신호(ph)와 제 1 NAND 게이트(NA1)의 로우 상태의 출력 신호(dp2)에 의해 하이 상태의 출력 신호를 발생하고, 이 신호는 인버터(NOT2)를 통하여 반전되어 제 3 PMOS 트랜지스터(P3)를 턴-온시키게 된다.
따라서, 제 2 PMOS 트랜지스터(P2)만 턴-온되는 초기 구동 상태에서는 상기 제 2 PMOS 트랜지스터(P2)의 구동 능력이 종래의 CMOS 출력 버퍼 회로에 사용되는 PMOS 트랜지스터(P1)의 구동 능력 보다 작기 때문에 구동 전류의 피크값이 감소하게 된다. 결국, 구동 트랜지스터가 동작되는 초기에 나타나는 피크 전류가 감소되어 그로 인한 노이즈(Noise) 및 회로의 오동작을 방지할 수 있게 된다.
데이터 신호(saout)가 로우 상태로 인가되어 입력부(10)에서 하이 상태의 신호가 출력되는 경우에는 제 2 NMOS 트랜지스터(N2)가 초기에 턴-온되어 로우 상태의 출력 신호(dout2)가 발생한다. 상기 로우 상태의 출력 신호(dout2)와 하이 상태의 제 1 NAND 게이트(NA1)의 출력 신호(dp2)에 의해 제 2 NAND 게이트(NA2)에서는 하이 상태의 신호(nl)가 발생된다. 제 3 NAND 게이트(NA3)에서는 하이 상태의 제 2 NAND 게이트(NA2)의 출력 신호(nl)와 하이 상태의 제 1 NOR 게이트(NOR1)의 출력 신호(dn2)에 의해서 로우 상태의 신호를 발생하고, 인버터(NOT3)를 통하여 반전된 신호는 제 3 NMOS 트랜지스터(N3)를 턴-온시키게 된다.
따라서, 제 2 NMOS 트랜지스터(N2)가 턴-온되는 구동 초기에는 상기 제 2 NMOS 트랜지스터(N2)의 구동 능력이 종래의 CMOS 출력 버퍼 회로에서 사용되는 하나의 NMOS 트랜지스터(N1)의 구동 능력 보다 작기 때문에 구동 전류의 피크값이 감소하게 된다.
도 3a 및 도 3b에는 종래의 CMOS 출력 버퍼 회로와 본 발명에 따른 CMOS 출력 버퍼 회로에 있어서, 인에이블 신호(oeb)와 데이터 신호(saout)에 따른 각 노드의 출력 전압의 파형을 도시한 것이다.
도 3b를 참조하면, 제 1 구동 수단(31)이 턴-온되는 경우에는 제 2 PMOS 트랜지스터(P2)가 턴-온(10.4 ns: 1)되고 나서 3.8 ns 뒤에 제 3 PMOS 트랜지스터(P3)가 턴-온(14.2 ns: 2)되며, 제 2 구동 수단(32)이 턴-온되는 경우에는 제 2 NMOS 트랜지스터(N2)가 턴-온(60.4 ns: 3)되고 나서 3.8 ns 뒤에 제 3 NMOS 트랜지스터(N3)가 턴-온(64.2 ns: 4)되는 것을 볼 수 있다.
도 4는 종래의 CMOS 출력 버퍼 회로와 본 발명에 따른 CMOS 출력 버퍼 회로에 있어서, 구동 전류를 도시한 것이다.
도 4를 참조하면, 종래의 CMOS 출력 버퍼 회로에 있어서는, PMOS 트랜지스터(P1)가 턴-온될 때 흐르는 피크 전류(5)와 NMOS 트랜지스터(N1)가 턴-온될 때 흐르는 피크 전류(6) 값이 각각 29.74 mA와 33.9 mA이지만, 본 발명에 따른 CMOS 출력 버퍼 회로에 있어서는 출력부(30)가 동작되는 초기에는 제 2 PMOS 트랜지스터(P2) 또는 제 2 NMOS 트랜지스터(N2)만 턴-온되기 때문에 구동 전류의 피크 값(7, 8)이 각각 21.5 mA, 23.7 mA로 감소되는 것을 볼 수 있다.
이상에서, 자세히 설명된 바와 같이 본 발명의 CMOS 출력 버퍼 회로에 따르면, 구동 능력이 작은 구동 트랜지스터를 병렬로 연결하여 시간적 간격을 두고 턴-온시킴으로써, 구동 초기에 나타나는 피크 전류를 감소시키고, 그에 따른 노이즈 및 회로의 오동작을 방지할 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (6)

  1. (정정) 씨모스 출력 버퍼 회로에 있어서,
    출력 단자로 전원전압을 공급하도록 병렬접속된 제 1 및 제 2 풀업 구동부와, 상기 출력 단자로 접지전압을 공급하도록 병렬접속된 제 1 및 제 2 풀다운 구동부로 구성된 구동 수단과,
    제어 신호와 센스 앰프로부터 출력된 데이터 신호를 입력하여 논리 연산한 신호를 출력하는 입력 수단과,
    상기 입력 수단으로 부터의 출력 신호를 이용하여 초기 동작시 상기 제 1 풀업 구동부 또는 제 2 풀다운 구동부와 함께 동작되도록 상기 제 2 풀업 구동부 또는 제 2 풀다운 구동부의 동작을 제어하는 제어 수단을 포함하여 이루어진 것을 특징으로 하는씨모스출력 버퍼 회로.
  2. (정정) 제 1 항에 있어서,상기 입력 수단은,
    상기 데이터 신호와 상기 제어 신호의 반전 신호를입력으로 받는 NAND 게이트와,
    상기 제어 신호와 상기데이터 신호를 입력으로 받는 NOR 게이트로 이루어지는 것을 특징으로 하는씨모스출력 버퍼 회로.
  3. (정정) 제 1 항에 있어서,
    상기 제 1 및 제 2 풀업 구동부는 PMOS 트랜지스터이고,
    상기 제 1 및 제 2 풀다운 구동부는 NMOS 트랜지스터인 것을특징으로 하는 씨모스 출력 버퍼 회로.
  4. (정정) 제 1 항에 있어서, 상기 제어 수단은,
    상기 출력 수단의 출력 신호와 상기 입력 수단의출력 신호를 이용하여 제 1 구동부의 제 1 및 제 2 PMOS 트랜지스터를 순차적으로 턴-온시키기 위한 제 1제어부와,
    상기 출력 수단의 출력 신호와 상기 입력 수단의출력 신호를 이용하여 제 2 구동부의 제 1 및 제 2 NMOS 트랜지스터를 순차적으로 턴-온시키기 위한 제 2 제어부으로 이루어지는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  5. (정정) 제 4 항에 있어서,
    상기 제 1 제어 수단은,
    상기 출력 수단의 출력 신호 및 상기 입력 수단의 출력 신호를 입력으로하는 제 1 NOR 게이트와, 상기 제 1 NOR 게이트의 출력 신호 및상기 입력 수단의 출력 신호를입력으로 하는 제 2 NOR 게이트와,상기 제 2 NOR 게이트의 출력 신호를 반전시켜 상기 제 2 풀업 구동부의 게이트단으로 출력하는인버터로 구성되며,
    상기 제 2 제어 수단은,
    상기 출력 수단의 출력 신호 및 상기 입력 수단의 출력 신호를 입력으로하는 제 1 NAND 게이트와, 상기 제 1 NAND 게이트의 출력 신호 및상기 입력 수단의 출력 신호를 입력으로 하는 제 2 NAND 게이트와,상기 제 2 NAND 게이트의 출력 신호를 반전시켜 상기 제 2 풀다운 구동부의 게이트단으로 출력하는인버터로 이루어지는 것을 특징으로 하는 CMOS 출력 버퍼 회로.
  6. (삭제)
KR1019990024613A 1999-06-28 1999-06-28 씨모스 출력 버퍼 회로 KR100346948B1 (ko)

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