JPH0786897A - バッファ回路 - Google Patents
バッファ回路Info
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- JPH0786897A JPH0786897A JP5224384A JP22438493A JPH0786897A JP H0786897 A JPH0786897 A JP H0786897A JP 5224384 A JP5224384 A JP 5224384A JP 22438493 A JP22438493 A JP 22438493A JP H0786897 A JPH0786897 A JP H0786897A
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Abstract
(57)【要約】
【目的】 駆動能力が高く貫通電流が小さな出力バッフ
ァ回路を提供する。 【構成】 Ｐチャネル及びＮチャネルＦＥＴから成るイ
ンバータに、このインバータの出力がＬレベルからＨレ
ベルに変化するときに、所定期間オンして出力ラインを
駆動してその信号変化を速める第２のＰチャネルＦＥＴ
と、インバータの出力がＨレベルからＬレベルに変化す
るときに、所定期間オンして出力ラインを駆動してその
信号変化を速める第２のＮチャネルＦＥＴを設ける。貫
通電流を減らし集積回路の高速作動を可能にする。所定
期間は遅延回路により、或いは、出力をフィードバック
することにより得る。
ァ回路を提供する。 【構成】 Ｐチャネル及びＮチャネルＦＥＴから成るイ
ンバータに、このインバータの出力がＬレベルからＨレ
ベルに変化するときに、所定期間オンして出力ラインを
駆動してその信号変化を速める第２のＰチャネルＦＥＴ
と、インバータの出力がＨレベルからＬレベルに変化す
るときに、所定期間オンして出力ラインを駆動してその
信号変化を速める第２のＮチャネルＦＥＴを設ける。貫
通電流を減らし集積回路の高速作動を可能にする。所定
期間は遅延回路により、或いは、出力をフィードバック
することにより得る。
Description
【０００１】
【産業上の利用分野】本発明は、バッファ回路に関し、
特に、半導体集積回路装置に設けられる、２段の出力構
成を有し出力が共通とされているＰチャネルＦＥＴ及び
ＮチャネルＦＥＴを有するバッファ回路に関する。
特に、半導体集積回路装置に設けられる、２段の出力構
成を有し出力が共通とされているＰチャネルＦＥＴ及び
ＮチャネルＦＥＴを有するバッファ回路に関する。
【０００２】
【従来の技術】半導体集積回路装置では、出力バッファ
等のバッファ回路として、２段の出力構成を有し出力が
共通とされている一対のＰチャネルＭＯＳＦＥＴ及びＮ
チャネルＭＯＳＦＥＴから構成される回路が一般的に採
用される。このようなバッファ回路では、出力電圧がＬ
レベルからＨレベルに移行するときに、ＮチャネルＭＯ
ＳＦＥＴがオン状態からオフ状態に移行し、Ｐチャネル
ＭＯＳＦＥＴがオフ状態からオン状態に移行する。その
移行の途中でＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとが同時にオンとなる瞬間がある。
等のバッファ回路として、２段の出力構成を有し出力が
共通とされている一対のＰチャネルＭＯＳＦＥＴ及びＮ
チャネルＭＯＳＦＥＴから構成される回路が一般的に採
用される。このようなバッファ回路では、出力電圧がＬ
レベルからＨレベルに移行するときに、ＮチャネルＭＯ
ＳＦＥＴがオン状態からオフ状態に移行し、Ｐチャネル
ＭＯＳＦＥＴがオフ状態からオン状態に移行する。その
移行の途中でＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとが同時にオンとなる瞬間がある。
【０００３】逆に出力がＨレベルからＬレベルに移行す
るときに、ＰチャネルＭＯＳＦＥＴがオン状態からオフ
状態に移行し、ＮチャネルＭＯＳＦＥＴがオフ状態から
オン状態に移行する。その移行の途中でＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとが同時にオンとな
る瞬間がある。このように、ＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴとが同時にオンとなる瞬間に
は、電源からＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとを経由してＧＮＤに向けて貫通電流が流れ
る。貫通電流は、半導体集積回路の電源やＧＮＤライン
にノイズを引き起こし、また、デバイス特性の劣化や回
路の誤動作を招く。このような欠点を克服するため、従
来から種々のバッファ回路が考案されている。
るときに、ＰチャネルＭＯＳＦＥＴがオン状態からオフ
状態に移行し、ＮチャネルＭＯＳＦＥＴがオフ状態から
オン状態に移行する。その移行の途中でＰチャネルＭＯ
ＳＦＥＴとＮチャネルＭＯＳＦＥＴとが同時にオンとな
る瞬間がある。このように、ＰチャネルＭＯＳＦＥＴと
ＮチャネルＭＯＳＦＥＴとが同時にオンとなる瞬間に
は、電源からＰチャネルＭＯＳＦＥＴとＮチャネルＭＯ
ＳＦＥＴとを経由してＧＮＤに向けて貫通電流が流れ
る。貫通電流は、半導体集積回路の電源やＧＮＤライン
にノイズを引き起こし、また、デバイス特性の劣化や回
路の誤動作を招く。このような欠点を克服するため、従
来から種々のバッファ回路が考案されている。
【０００４】図４は、従来のバッファ回路の第１の例を
示す。このバッファ回路は、一方の入力が信号入力端
（入力端）１に夫々接続されると共に他方の入力が遅延
回路１１を介して入力端１に夫々接続されるＮＡＮＤ回
路８及びＮＯＲ回路９と、ゲートがＮＡＮＤ回路８の出
力に接続されると共にドレインが信号出力端（出力端）
２に接続されるＰチャネルＭＯＳＦＥＴ３と、ゲートが
ＮＯＲ回路９の出力に接続されると共にドレインが出力
端２に接続されたＮチャネルＭＯＳＦＥＴ４とから構成
されている。
示す。このバッファ回路は、一方の入力が信号入力端
（入力端）１に夫々接続されると共に他方の入力が遅延
回路１１を介して入力端１に夫々接続されるＮＡＮＤ回
路８及びＮＯＲ回路９と、ゲートがＮＡＮＤ回路８の出
力に接続されると共にドレインが信号出力端（出力端）
２に接続されるＰチャネルＭＯＳＦＥＴ３と、ゲートが
ＮＯＲ回路９の出力に接続されると共にドレインが出力
端２に接続されたＮチャネルＭＯＳＦＥＴ４とから構成
されている。
【０００５】図４に示したバッファ回路の各部の信号”
ａ１”〜”ｅ１”のタイムチャートを図５に示す。Ｐチ
ャネルＭＯＳＦＥＴ３のゲートには、入力端１に印加さ
れた入力信号”ａ１”と、入力信号”ａ１”から所定時
間遅延させた遅延信号”ｂ１”とのＮＡＮＤをとった信
号”ｃ１”が印加される。一方、ＮチャネルＭＯＳＦＥ
Ｔ４のゲートには、入力信号”ａ１”と遅延信号”ｂ
１”とのＮＯＲをとった信号”ｄ１”が印加される。
ａ１”〜”ｅ１”のタイムチャートを図５に示す。Ｐチ
ャネルＭＯＳＦＥＴ３のゲートには、入力端１に印加さ
れた入力信号”ａ１”と、入力信号”ａ１”から所定時
間遅延させた遅延信号”ｂ１”とのＮＡＮＤをとった信
号”ｃ１”が印加される。一方、ＮチャネルＭＯＳＦＥ
Ｔ４のゲートには、入力信号”ａ１”と遅延信号”ｂ
１”とのＮＯＲをとった信号”ｄ１”が印加される。
【０００６】上記構成により、出力端２がＨレベルから
Ｌレベルに移行するときには、ＰチャネルＭＯＳＦＥＴ
３がオフとなってから、遅延回路１１で設定された時間
だけ遅れてＮチャネルＭＯＳＦＥＴ４がオンとなる。一
方出力端２がＬレベルからＨレベルに移行するときに
は、ＮチャネルＭＯＳＦＥＴ４がオフとなってから、遅
延回路１１で設定される時間だけ遅れてＰチャネルＭＯ
ＳＦＥＴ３がオンとなる。このように、出力信号がＬレ
ベルからＨレベルに、又はＨレベルからＬレベルに移行
する際に、ＰチャネルＭＯＳＦＥＴ３とＮチャネルＭＯ
ＳＦＥＴ４とが同時にオンとなることがないので、これ
らを貫通電流が流れることはない。
Ｌレベルに移行するときには、ＰチャネルＭＯＳＦＥＴ
３がオフとなってから、遅延回路１１で設定された時間
だけ遅れてＮチャネルＭＯＳＦＥＴ４がオンとなる。一
方出力端２がＬレベルからＨレベルに移行するときに
は、ＮチャネルＭＯＳＦＥＴ４がオフとなってから、遅
延回路１１で設定される時間だけ遅れてＰチャネルＭＯ
ＳＦＥＴ３がオンとなる。このように、出力信号がＬレ
ベルからＨレベルに、又はＨレベルからＬレベルに移行
する際に、ＰチャネルＭＯＳＦＥＴ３とＮチャネルＭＯ
ＳＦＥＴ４とが同時にオンとなることがないので、これ
らを貫通電流が流れることはない。
【０００７】
【発明が解決しようとする課題】上記第１の従来例にお
いては、出力端２の状態が変化するときには、遅延回路
１１によって設定される時間だけＰチャネルＭＯＳＦＥ
Ｔ３とＮチャネルＭＯＳＦＥＴ４とが共にオフとなる期
間がある。この期間中には、出力端２がハイインピーダ
ンス状態となるので、その電圧レベルが不安定になると
いう欠点がある。また、この期間中は出力端２を駆動す
るトランジスタが存在しないので、出力端２における信
号変化が、遅延回路１１によって設定される時間だけ遅
延するという欠点もある。
いては、出力端２の状態が変化するときには、遅延回路
１１によって設定される時間だけＰチャネルＭＯＳＦＥ
Ｔ３とＮチャネルＭＯＳＦＥＴ４とが共にオフとなる期
間がある。この期間中には、出力端２がハイインピーダ
ンス状態となるので、その電圧レベルが不安定になると
いう欠点がある。また、この期間中は出力端２を駆動す
るトランジスタが存在しないので、出力端２における信
号変化が、遅延回路１１によって設定される時間だけ遅
延するという欠点もある。
【０００８】図６は、特公平５−４８５１号公報に記載
されている、上記欠点を克服する第２の従来例のバッフ
ァ回路を示す。この公報記載のバッファ回路は、ゲート
が共通に、且つインバータ７を介して入力端１に接続さ
れると共にドレインが出力端２に接続された第１のＰチ
ャネルＭＯＳＦＥＴ３及び第１のＮチャネルＭＯＳＦＥ
Ｔ４と、第１のＰチャネルＭＯＳＦＥＴ３のサイズより
も大きなサイズを有し、ゲートが第１の遅延回路１１ａ
に接続されると共にドレインが出力端２に接続された第
２のＰチャネルＭＯＳＦＥＴ５と、第１のＮチャネルＭ
ＯＳＦＥＴ４のサイズよりも大きなサイズを有し、ゲー
トが第２の遅延回路１１ｂを介して入力端１に接続され
ると共にドレインが出力端２に接続された第２のＮチャ
ネルＭＯＳＦＥＴ６とから構成される。
されている、上記欠点を克服する第２の従来例のバッフ
ァ回路を示す。この公報記載のバッファ回路は、ゲート
が共通に、且つインバータ７を介して入力端１に接続さ
れると共にドレインが出力端２に接続された第１のＰチ
ャネルＭＯＳＦＥＴ３及び第１のＮチャネルＭＯＳＦＥ
Ｔ４と、第１のＰチャネルＭＯＳＦＥＴ３のサイズより
も大きなサイズを有し、ゲートが第１の遅延回路１１ａ
に接続されると共にドレインが出力端２に接続された第
２のＰチャネルＭＯＳＦＥＴ５と、第１のＮチャネルＭ
ＯＳＦＥＴ４のサイズよりも大きなサイズを有し、ゲー
トが第２の遅延回路１１ｂを介して入力端１に接続され
ると共にドレインが出力端２に接続された第２のＮチャ
ネルＭＯＳＦＥＴ６とから構成される。
【０００９】図７は、上記公報記載のバッファ回路の各
部の信号”ａ１”〜”ｉ”のタイムチャートを示す。遅
延回路１１ａは、その入力”ａ１”がＬレベルからＨレ
ベルに立ち上がるときにその出力”ｇ１”が所定時間遅
れて立ち下り、その入力”ａ１”がＨレベルからＬレベ
ルに立ち下がるときにその出力”ｇ１”が同時に立ち上
がる特性を有する。また、遅延回路１１ｂは、その入
力”ａ１”がＬレベルからＨレベルに立ち上がるときに
その出力”ｈ１”が同時に立ち下り、その入力”ａ１”
がＨレベルからＬレベルに立ち下がるときにその出力”
ｈ１”が所定時間遅れて立ち上がる特性を有する。
部の信号”ａ１”〜”ｉ”のタイムチャートを示す。遅
延回路１１ａは、その入力”ａ１”がＬレベルからＨレ
ベルに立ち上がるときにその出力”ｇ１”が所定時間遅
れて立ち下り、その入力”ａ１”がＨレベルからＬレベ
ルに立ち下がるときにその出力”ｇ１”が同時に立ち上
がる特性を有する。また、遅延回路１１ｂは、その入
力”ａ１”がＬレベルからＨレベルに立ち上がるときに
その出力”ｈ１”が同時に立ち下り、その入力”ａ１”
がＨレベルからＬレベルに立ち下がるときにその出力”
ｈ１”が所定時間遅れて立ち上がる特性を有する。
【００１０】入力信号”ａ１”がＬレベルからＨレベル
に移行するときには、遅延回路１１ｂの出力”ｈ１”は
同時にＨレベルからＬレベルに移行し、第１のＮチャネ
ルＭＯＳＦＥＴ４及び第２のＮチャネルＭＯＳＦＥＴ６
が同時にオン状態からオフ状態に移行し、また、第１の
ＰチャネルＭＯＳＦＥＴ３がオフ状態からオン状態に移
行する。次いで、第１の遅延回路１１ａによって設定さ
れた期間の経過後、第２のＰチャネルＭＯＳＦＥＴ５が
オンとなる。
に移行するときには、遅延回路１１ｂの出力”ｈ１”は
同時にＨレベルからＬレベルに移行し、第１のＮチャネ
ルＭＯＳＦＥＴ４及び第２のＮチャネルＭＯＳＦＥＴ６
が同時にオン状態からオフ状態に移行し、また、第１の
ＰチャネルＭＯＳＦＥＴ３がオフ状態からオン状態に移
行する。次いで、第１の遅延回路１１ａによって設定さ
れた期間の経過後、第２のＰチャネルＭＯＳＦＥＴ５が
オンとなる。
【００１１】逆に、入力信号”ａ１”がＨレベルからＬ
レベルに移行するときには、遅延回路１１ａの出力”ｇ
１”は同時にＬレベルからＨレベルに移行し、第１のＰ
チャネルＭＯＳＦＥＴ３および第２のＰチャネルＭＯＳ
ＦＥＴ５が同時にオン状態からオフ状態に移行し、第１
のＮチャネルＭＯＳＦＥＴ４が同時にオフ状態からオン
状態に移行する。次いで、第２の遅延回路１１ｂによっ
て設定された期間の経過後に、第２のＮチャネルＭＯＳ
ＦＥＴ６がオンとなる。
レベルに移行するときには、遅延回路１１ａの出力”ｇ
１”は同時にＬレベルからＨレベルに移行し、第１のＰ
チャネルＭＯＳＦＥＴ３および第２のＰチャネルＭＯＳ
ＦＥＴ５が同時にオン状態からオフ状態に移行し、第１
のＮチャネルＭＯＳＦＥＴ４が同時にオフ状態からオン
状態に移行する。次いで、第２の遅延回路１１ｂによっ
て設定された期間の経過後に、第２のＮチャネルＭＯＳ
ＦＥＴ６がオンとなる。
【００１２】上記公報記載のバッファ回路では、出力端
２の状態が変化するとき、まずサイズの小さいトランジ
スタがオンとなり、遅延回路で設定された期間の経過
後、サイズの大きなトランジスタがオンとなる。即ち、
出力端２がＬレベルからＨレベルに移行する途中では、
第１のＮチャネルＭＯＳＦＥＴ４及び第２のＭＯＳＦＥ
Ｔ６と第１のＰチャネルＭＯＳＦＥＴ３が同時にオン
し、電源ラインからＧＮＤラインに貫通電流が流れる
が、第１のＰチャネルＭＯＳＦＥＴ３のトランジスタサ
イズが第２のＰチャネルＭＯＳＦＥＴ５に比べ小さく設
定してあるので、貫通電流は第１のＰチャネルＭＯＳＦ
ＥＴ３のトランジスタサイズに依存して小さく抑えられ
る。
２の状態が変化するとき、まずサイズの小さいトランジ
スタがオンとなり、遅延回路で設定された期間の経過
後、サイズの大きなトランジスタがオンとなる。即ち、
出力端２がＬレベルからＨレベルに移行する途中では、
第１のＮチャネルＭＯＳＦＥＴ４及び第２のＭＯＳＦＥ
Ｔ６と第１のＰチャネルＭＯＳＦＥＴ３が同時にオン
し、電源ラインからＧＮＤラインに貫通電流が流れる
が、第１のＰチャネルＭＯＳＦＥＴ３のトランジスタサ
イズが第２のＰチャネルＭＯＳＦＥＴ５に比べ小さく設
定してあるので、貫通電流は第１のＰチャネルＭＯＳＦ
ＥＴ３のトランジスタサイズに依存して小さく抑えられ
る。
【００１３】同様に、出力端１がＨレベルからＬレベル
に移行する途中では、第１のＰチャネルＭＯＳＦＥＴ３
及び第２のＰチャネルＭＯＳＦＥＴ５と第１のＮチャネ
ルＭＯＳＦＥＴ４とが同時にオンとなる期間があり、電
源ラインからＧＮＤに貫通電流が流れるが、第１のＮチ
ャネルＭＯＳＦＥＴ４のトランジスタサイズが第２のＮ
チャネルＭＯＳＦＥＴ６に比べ小さく設定してあるの
で、貫通電流は第１のＮチャネルＭＯＳＦＥＴ４のトラ
ンジスタサイズに依存して小さく抑えられる。
に移行する途中では、第１のＰチャネルＭＯＳＦＥＴ３
及び第２のＰチャネルＭＯＳＦＥＴ５と第１のＮチャネ
ルＭＯＳＦＥＴ４とが同時にオンとなる期間があり、電
源ラインからＧＮＤに貫通電流が流れるが、第１のＮチ
ャネルＭＯＳＦＥＴ４のトランジスタサイズが第２のＮ
チャネルＭＯＳＦＥＴ６に比べ小さく設定してあるの
で、貫通電流は第１のＮチャネルＭＯＳＦＥＴ４のトラ
ンジスタサイズに依存して小さく抑えられる。
【００１４】上記の如く、前記公報記載のバッファ回路
においては、出力端２の状態が変化するときに、遅延回
路１１ａ又は１１ｂによって設定される期間中トランジ
スタサイズの小さいトランジスタがオンとなるため、信
号変化の途中で出力端２がハイインピーダンス状態にな
ることがない。
においては、出力端２の状態が変化するときに、遅延回
路１１ａ又は１１ｂによって設定される期間中トランジ
スタサイズの小さいトランジスタがオンとなるため、信
号変化の途中で出力端２がハイインピーダンス状態にな
ることがない。
【００１５】ところが、上記公報記載のバッファ回路で
は、遅延回路によって設定される期間中は、出力端を駆
動するトランジスタのサイズが小さいので、第一の従来
例に比べれば幾分は改善されるものの、この期間中は出
力端２を駆動する駆動能力が小さい。従って、この小さ
な駆動能力のために出力端の信号変化が遅れることとな
り、出力負荷容量の大きな回路では特に、半導体集積回
路装置の高速化が図れないという問題がある。
は、遅延回路によって設定される期間中は、出力端を駆
動するトランジスタのサイズが小さいので、第一の従来
例に比べれば幾分は改善されるものの、この期間中は出
力端２を駆動する駆動能力が小さい。従って、この小さ
な駆動能力のために出力端の信号変化が遅れることとな
り、出力負荷容量の大きな回路では特に、半導体集積回
路装置の高速化が図れないという問題がある。
【００１６】本発明は、上記従来のバッファ回路の問題
に鑑み、所望により貫通電流が小さく抑えられ且つ高速
作動も可能であり、出力バッファ回路として好適なバッ
ファ回路を提供することを目的とする。
に鑑み、所望により貫通電流が小さく抑えられ且つ高速
作動も可能であり、出力バッファ回路として好適なバッ
ファ回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】前記目的を達成するた
め、本発明の第一の視点におけるバッファ回路は、ゲー
トが共通に接続されて信号入力端を成し、ドレインが共
通に接続されて信号出力端を成す第１のＰチャネルＦＥ
Ｔ及び第１のＮチャネルＦＥＴと、前記信号入力端に印
加される信号がＨレベルからＬレベルに移行するときに
所定の期間Ｌレベルが出力される第１の制御出力端と、
前記信号入力端に印加される信号がＬレベルからＨレベ
ルに移行するときに所定の期間Ｈレベルが出力される第
２の制御出力端とを有する制御回路と、ゲートが前記第
１の制御出力端に、ドレインが前記信号出力端に夫々接
続されて前記信号出力端がＬレベルからＨレベルに移行
することを補助する第２のＰチャネルＦＥＴと、ゲート
が前記第２の制御出力端に、ドレインが前記信号出力端
に夫々接続されて前記信号出力端がＨレベルからＬレベ
ルに移行することを補助する第２のＮチャネルＦＥＴと
を備えることを特徴とする。
め、本発明の第一の視点におけるバッファ回路は、ゲー
トが共通に接続されて信号入力端を成し、ドレインが共
通に接続されて信号出力端を成す第１のＰチャネルＦＥ
Ｔ及び第１のＮチャネルＦＥＴと、前記信号入力端に印
加される信号がＨレベルからＬレベルに移行するときに
所定の期間Ｌレベルが出力される第１の制御出力端と、
前記信号入力端に印加される信号がＬレベルからＨレベ
ルに移行するときに所定の期間Ｈレベルが出力される第
２の制御出力端とを有する制御回路と、ゲートが前記第
１の制御出力端に、ドレインが前記信号出力端に夫々接
続されて前記信号出力端がＬレベルからＨレベルに移行
することを補助する第２のＰチャネルＦＥＴと、ゲート
が前記第２の制御出力端に、ドレインが前記信号出力端
に夫々接続されて前記信号出力端がＨレベルからＬレベ
ルに移行することを補助する第２のＮチャネルＦＥＴと
を備えることを特徴とする。
【００１８】また、本発明の第二の視点におけるバッフ
ァ回路は、ゲートが共通に接続されて信号入力端を成
し、ドレインが共通に接続されて信号出力端を成す第１
のＰチャネルＦＥＴ及び第１のＮチャネルＦＥＴと、前
記信号出力端がＬレベルからＨレベルに移行する際に所
定期間オンとなって前記信号出力端のＬレベルからＨレ
ベルへの移行を補助する第２のＰチャネルＦＥＴと、前
記信号出力端がＨレベルからＬレベルに移行する際に所
定期間オンとなって前記信号出力端のＨレベルからＬレ
ベルへの移行を補助する第２のＮチャネルＦＥＴとを備
えることを特徴とする。
ァ回路は、ゲートが共通に接続されて信号入力端を成
し、ドレインが共通に接続されて信号出力端を成す第１
のＰチャネルＦＥＴ及び第１のＮチャネルＦＥＴと、前
記信号出力端がＬレベルからＨレベルに移行する際に所
定期間オンとなって前記信号出力端のＬレベルからＨレ
ベルへの移行を補助する第２のＰチャネルＦＥＴと、前
記信号出力端がＨレベルからＬレベルに移行する際に所
定期間オンとなって前記信号出力端のＨレベルからＬレ
ベルへの移行を補助する第２のＮチャネルＦＥＴとを備
えることを特徴とする。
【００１９】上記において、第２のＰチャネルＦＥＴ及
び第２のＮチャネルＦＥＴは夫々、第１のＰチャネルＦ
ＥＴ及び第１のＮチャネルＦＥＴよりも、トランジスタ
サイズを大きく形成することが好ましい。
び第２のＮチャネルＦＥＴは夫々、第１のＰチャネルＦ
ＥＴ及び第１のＮチャネルＦＥＴよりも、トランジスタ
サイズを大きく形成することが好ましい。
【００２０】
【作用】本発明のバッファ回路では、第１のＰチャネル
及びＮチャネルＦＥＴによる出力端の信号変化を、その
信号変化の際に所定期間オンとなる第２のＰチャネルＦ
ＥＴ又はＮチャネルＦＥＴにより補助するので、第１及
び第２のＰチャネル及びＮチャネルＦＥＴの各トランジ
スタサイズの選定に基づいて、小さな貫通電流及び大き
な駆動能力を所望により選択できる。
及びＮチャネルＦＥＴによる出力端の信号変化を、その
信号変化の際に所定期間オンとなる第２のＰチャネルＦ
ＥＴ又はＮチャネルＦＥＴにより補助するので、第１及
び第２のＰチャネル及びＮチャネルＦＥＴの各トランジ
スタサイズの選定に基づいて、小さな貫通電流及び大き
な駆動能力を所望により選択できる。
【００２１】第２のＰチャネル及びＮチャネルＦＥＴの
サイズを夫々、第１のＰチャネル及びＮチャネルＦＥＴ
のサイズよりも大きく選定する構成を採用すると、充分
に小さな貫通電流と充分に高速な作動の双方が容易に得
られる。
サイズを夫々、第１のＰチャネル及びＮチャネルＦＥＴ
のサイズよりも大きく選定する構成を採用すると、充分
に小さな貫通電流と充分に高速な作動の双方が容易に得
られる。
【００２２】
【実施例】図面を参照して本発明を更に説明する。図１
は、例えばメモリ集積回路装置の出力バッファ回路に採
用される、本発明の第１の実施例のバッファ回路を示
す。同図において、この実施例のバッファ回路は、イン
バータを構成する第１のＰチャネルＭＯＳＦＥＴ３及び
ＮチャネルＭＯＳＦＥＴ４と、第２のＰチャネルＭＯＳ
ＦＥＴ５と、第２のＮチャネルＭＯＳＦＥＴ６と、第２
のＰチャネルＭＯＳＦＥＴ５及び第２のＮチャネルＭＯ
ＳＦＥＴ６を制御する制御回路１２とから構成される。
第１のＰチャネルＭＯＳＦＥＴ３及び第１のＮチャネル
ＦＥＴ４は、ゲートが共通に、且つインバータ７を介し
て入力端１に接続され、ドレイン共通に、且つ出力端２
に接続されてインバータを構成している。
は、例えばメモリ集積回路装置の出力バッファ回路に採
用される、本発明の第１の実施例のバッファ回路を示
す。同図において、この実施例のバッファ回路は、イン
バータを構成する第１のＰチャネルＭＯＳＦＥＴ３及び
ＮチャネルＭＯＳＦＥＴ４と、第２のＰチャネルＭＯＳ
ＦＥＴ５と、第２のＮチャネルＭＯＳＦＥＴ６と、第２
のＰチャネルＭＯＳＦＥＴ５及び第２のＮチャネルＭＯ
ＳＦＥＴ６を制御する制御回路１２とから構成される。
第１のＰチャネルＭＯＳＦＥＴ３及び第１のＮチャネル
ＦＥＴ４は、ゲートが共通に、且つインバータ７を介し
て入力端１に接続され、ドレイン共通に、且つ出力端２
に接続されてインバータを構成している。
【００２３】制御回路１２は、ＮＡＮＤ回路８、ＮＯＲ
回路９、インバータ１０、及び、遅延回路１１から構成
される。ＮＡＮＤ回路８及びＮＯＲ回路９は、一方の入
力が夫々入力端１に接続されると共に、他方の入力がイ
ンバータ１０及び遅延回路１１を介して夫々入力端１に
接続される。第２のＰチャネルＭＯＳＦＥＴ５は、ゲー
トがＮＡＮＤ回路８の出力に接続されると共に、ドレイ
ンが出力端２に接続される。また、第２のＮチャネルＭ
ＯＳＦＥＴ６は、ゲートがＮＯＲ回路９の出力に接続さ
れると共に、ドレインが出力端２に接続される。
回路９、インバータ１０、及び、遅延回路１１から構成
される。ＮＡＮＤ回路８及びＮＯＲ回路９は、一方の入
力が夫々入力端１に接続されると共に、他方の入力がイ
ンバータ１０及び遅延回路１１を介して夫々入力端１に
接続される。第２のＰチャネルＭＯＳＦＥＴ５は、ゲー
トがＮＡＮＤ回路８の出力に接続されると共に、ドレイ
ンが出力端２に接続される。また、第２のＮチャネルＭ
ＯＳＦＥＴ６は、ゲートがＮＯＲ回路９の出力に接続さ
れると共に、ドレインが出力端２に接続される。
【００２４】図２は、上記実施例のバッファ回路の各部
の信号”ａ”〜”ｅ”のタイムチャートを示す。入力端
１に印加された入力信号”ａ”は、ＮＡＮＤ回路８及び
ＮＯＲ回路９の一方の入力に印加されると共に、遅延回
路１１及びインバータ１０を介して信号”ｂ”となり、
この信号”ｂ”がＮＡＮＤ回路８およびＮＯＲ回路９の
他方の入力に印加される。このため、ＮＡＮＤ回路８の
出力には、入力信号”ａ”が立ち上がる際に、その立ち
上り時点から遅延回路１１で設定される期間中Ｌレベル
となる信号”ｃ”が出力される。また、ＮＯＲ回路９の
出力には、入力信号”ａ”が立ち下がる際に、その立ち
下り時点から遅延回路１１で設定される期間中Ｈレベル
になる信号”ｄ”が出力される。
の信号”ａ”〜”ｅ”のタイムチャートを示す。入力端
１に印加された入力信号”ａ”は、ＮＡＮＤ回路８及び
ＮＯＲ回路９の一方の入力に印加されると共に、遅延回
路１１及びインバータ１０を介して信号”ｂ”となり、
この信号”ｂ”がＮＡＮＤ回路８およびＮＯＲ回路９の
他方の入力に印加される。このため、ＮＡＮＤ回路８の
出力には、入力信号”ａ”が立ち上がる際に、その立ち
上り時点から遅延回路１１で設定される期間中Ｌレベル
となる信号”ｃ”が出力される。また、ＮＯＲ回路９の
出力には、入力信号”ａ”が立ち下がる際に、その立ち
下り時点から遅延回路１１で設定される期間中Ｈレベル
になる信号”ｄ”が出力される。
【００２５】入力信号”ａ”がＬレベルからＨレベルに
移行するときには、ＮＡＮＤ回路８の出力”ｃ”の立ち
下りが、第２のＰチャネルＭＯＳＦＥＴ５のゲートに印
加されるので、第１のＰチャネルＭＯＳＦＥＴ３に加え
て第２のＰチャネルＭＯＳＦＥＴ５がオンとなり、ま
た、このとき第１のＮチャネルＭＯＳＦＥＴ４がオフと
なる。このように、トランジスタサイズの大きな第２の
ＰチャネルＭＯＳＦＥＴがオンとなるため、出力端２の
信号”ｅ”がＬレベルからＨレベルに高速に引き上げら
れる。次に、遅延回路１１で設定された期間経過後に第
２のＰチャネルＭＯＳＦＥＴ５がオフとなり、出力端２
は第１のＰチャネルＭＯＳＦＥＴ３のみでＨレベルに保
持される。
移行するときには、ＮＡＮＤ回路８の出力”ｃ”の立ち
下りが、第２のＰチャネルＭＯＳＦＥＴ５のゲートに印
加されるので、第１のＰチャネルＭＯＳＦＥＴ３に加え
て第２のＰチャネルＭＯＳＦＥＴ５がオンとなり、ま
た、このとき第１のＮチャネルＭＯＳＦＥＴ４がオフと
なる。このように、トランジスタサイズの大きな第２の
ＰチャネルＭＯＳＦＥＴがオンとなるため、出力端２の
信号”ｅ”がＬレベルからＨレベルに高速に引き上げら
れる。次に、遅延回路１１で設定された期間経過後に第
２のＰチャネルＭＯＳＦＥＴ５がオフとなり、出力端２
は第１のＰチャネルＭＯＳＦＥＴ３のみでＨレベルに保
持される。
【００２６】上記の如く、出力端２がＬレベルからＨレ
ベルに移行するとき、第１のＮチャネルＭＯＳＦＥＴ４
がオン状態からオフ状態に移行し、逆に第１及び第２の
ＰチャネルＭＯＳＦＥＴ３、５がオフ状態からオン状態
に移行する。この移行の途中で第１のＰチャネルＭＯＳ
ＦＥＴ３及び第２のＰチャネルＭＯＳＦＥＴ５と、第１
のＮチャネルＭＯＳＦＥＴ４とが同時にオンとなる瞬間
があり、これらを通って貫通電流が流れる。しかし、第
１のＮチャネルＭＯＳＦＥＴ４のトランジスタサイズを
第２のＮチャネルＭＯＳＦＥＴ６に比べ小さく設定して
あるので、貫通電流は第１のＮチャネルＭＯＳＦＥＴ４
のトランジスタサイズに依存して小さく抑えられる。
ベルに移行するとき、第１のＮチャネルＭＯＳＦＥＴ４
がオン状態からオフ状態に移行し、逆に第１及び第２の
ＰチャネルＭＯＳＦＥＴ３、５がオフ状態からオン状態
に移行する。この移行の途中で第１のＰチャネルＭＯＳ
ＦＥＴ３及び第２のＰチャネルＭＯＳＦＥＴ５と、第１
のＮチャネルＭＯＳＦＥＴ４とが同時にオンとなる瞬間
があり、これらを通って貫通電流が流れる。しかし、第
１のＮチャネルＭＯＳＦＥＴ４のトランジスタサイズを
第２のＮチャネルＭＯＳＦＥＴ６に比べ小さく設定して
あるので、貫通電流は第１のＮチャネルＭＯＳＦＥＴ４
のトランジスタサイズに依存して小さく抑えられる。
【００２７】また、入力信号”ａ”がＨレベルからＬレ
ベルに移行するときには、ＮＯＲ回路９の出力”ｄ”の
立ち上り信号が、第２のＮチャネルＭＯＳＦＥＴ６のゲ
ートに印加されるので、第１のＮチャネルＭＯＳＦＥＴ
４に加えて第２のＮチャネルＭＯＳＦＥＴ６がオンとな
り、また、第１のＰチャネルＭＯＳＦＥＴ３がオンから
オフに移行する。第２のＮチャネルＭＯＳＦＥＴ３のオ
ンにより、出力端２の信号”ｅ”がＨレベルからＬレベ
ルに急速に引き下げられる。次に、遅延回路１１で設定
された期間経過後に、第２のＮチャネルＭＯＳＦＥＴ６
がオフとなり、出力端２は第１のＮチャネルＭＯＳＦＥ
Ｔ４のみにより、Ｌレベルに保持される。
ベルに移行するときには、ＮＯＲ回路９の出力”ｄ”の
立ち上り信号が、第２のＮチャネルＭＯＳＦＥＴ６のゲ
ートに印加されるので、第１のＮチャネルＭＯＳＦＥＴ
４に加えて第２のＮチャネルＭＯＳＦＥＴ６がオンとな
り、また、第１のＰチャネルＭＯＳＦＥＴ３がオンから
オフに移行する。第２のＮチャネルＭＯＳＦＥＴ３のオ
ンにより、出力端２の信号”ｅ”がＨレベルからＬレベ
ルに急速に引き下げられる。次に、遅延回路１１で設定
された期間経過後に、第２のＮチャネルＭＯＳＦＥＴ６
がオフとなり、出力端２は第１のＮチャネルＭＯＳＦＥ
Ｔ４のみにより、Ｌレベルに保持される。
【００２８】上記の如く、入力信号”ａ”がＨレベルか
らＬレベルに移行するときには、第１のＰチャネルＭＯ
ＳＦＥＴ３がオン状態からオフ状態に移行し、逆に第１
ＮチャネルＭＯＳＦＥＴ４及び第２のＮチャネルＭＯＳ
ＦＥＴ４６がオフ状態からオン状態に移行する。この途
中で第１のＮチャネルＭＯＳＦＥＴ４及び第２のＮチャ
ネルＭＯＳＦＥＴ６と第１のＰチャネルＭＯＳＦＥＴ３
とが同時にオンとなる瞬間があり、これらを通って貫通
電流が流れる。しかし、第１のＰチャネルＭＯＳＦＥＴ
３のトランジスタサイズが、第２のＰチャネルＭＯＳＦ
ＥＴ５に比べ小さく設定してあるので、貫通電流は第１
のＰチャネルＭＯＳＦＥＴ３のトランジスタサイズに依
存して小さく抑えられる。
らＬレベルに移行するときには、第１のＰチャネルＭＯ
ＳＦＥＴ３がオン状態からオフ状態に移行し、逆に第１
ＮチャネルＭＯＳＦＥＴ４及び第２のＮチャネルＭＯＳ
ＦＥＴ４６がオフ状態からオン状態に移行する。この途
中で第１のＮチャネルＭＯＳＦＥＴ４及び第２のＮチャ
ネルＭＯＳＦＥＴ６と第１のＰチャネルＭＯＳＦＥＴ３
とが同時にオンとなる瞬間があり、これらを通って貫通
電流が流れる。しかし、第１のＰチャネルＭＯＳＦＥＴ
３のトランジスタサイズが、第２のＰチャネルＭＯＳＦ
ＥＴ５に比べ小さく設定してあるので、貫通電流は第１
のＰチャネルＭＯＳＦＥＴ３のトランジスタサイズに依
存して小さく抑えられる。
【００２９】図３は、本発明の第２の実施例のバッファ
回路を示す。この実施例においては、図１に示した、遅
延回路１１及びインバータ１０の出力をＮＡＮＤ回路及
びＮＯＲ回路の他方の入力に印加する制御回路に代え
て、このバッファ回路の出力信号をフィードバックし、
インバータ１０を介してＮＡＮＤ回路８及びＮＯＲ回路
９の各他方の入力に印加する制御回路１２ａを有する。
その他の構成は図１のバッファ回路と同様である。
回路を示す。この実施例においては、図１に示した、遅
延回路１１及びインバータ１０の出力をＮＡＮＤ回路及
びＮＯＲ回路の他方の入力に印加する制御回路に代え
て、このバッファ回路の出力信号をフィードバックし、
インバータ１０を介してＮＡＮＤ回路８及びＮＯＲ回路
９の各他方の入力に印加する制御回路１２ａを有する。
その他の構成は図１のバッファ回路と同様である。
【００３０】図３のバッファ回路において、入力信号が
ＬレベルからＨレベルに立ち上がるとき、インバータ７
の出力変化により、第１のＰチャネルＭＯＳＦＥＴ３が
オフ状態からオン状態に移行し、第１のＮチャネルＭＯ
ＳＦＥＴ４がオン状態からオフ状態に移行する。このと
き、出力端２はまだＬレベルにあるので、インバータ１
０の出力はＨレベルである。このため、ＮＡＮＤ回路８
の出力がＬレベルからＨレベルに移行し、第２のＰチャ
ネルＭＯＳＦＥＴ５はオフ状態からオン状態に移行す
る。出力端２の電圧レベルが上昇し、インバータ１０の
スレッシュホールド電圧を越えると、ＮＡＮＤ回路８の
出力がＬレベルに移行するので、第２のＰチャネルＭＯ
ＳＦＥＴ５は、このバッファ回路の出力変化に従ってオ
フとなる。
ＬレベルからＨレベルに立ち上がるとき、インバータ７
の出力変化により、第１のＰチャネルＭＯＳＦＥＴ３が
オフ状態からオン状態に移行し、第１のＮチャネルＭＯ
ＳＦＥＴ４がオン状態からオフ状態に移行する。このと
き、出力端２はまだＬレベルにあるので、インバータ１
０の出力はＨレベルである。このため、ＮＡＮＤ回路８
の出力がＬレベルからＨレベルに移行し、第２のＰチャ
ネルＭＯＳＦＥＴ５はオフ状態からオン状態に移行す
る。出力端２の電圧レベルが上昇し、インバータ１０の
スレッシュホールド電圧を越えると、ＮＡＮＤ回路８の
出力がＬレベルに移行するので、第２のＰチャネルＭＯ
ＳＦＥＴ５は、このバッファ回路の出力変化に従ってオ
フとなる。
【００３１】逆に、入力信号がＨレベルからＬレベルに
立ち下がるとき、インバータ７の出力変化により、第１
のＮチャネルＭＯＳＦＥＴ４がオフ状態からオン状態に
移行し、第１のＰチャネルＭＯＳＦＥＴ３がオン状態か
らオフ状態に移行する。このとき、出力端２はまだＨレ
ベルにあるので、インバータ１０の出力はＬレベルであ
る。このため、ＮＯＲ回路９の出力がＨレベルに移行
し、第２のＮチャネルＭＯＳＦＥＴ６はオフ状態からオ
ン状態に移行する。出力端２の電圧レベルが下降し、イ
ンバータ１０のスレッシュホールド電圧を下回ると、第
２のＮチャネルＭＯＳＦＥＴ６がオフとなる。以上の如
く、図３に示した第２の実施例のバッファ回路は、図１
のバッファ回路と同様に、第２のＰチャネル及びＮチャ
ネルＦＥＴにより、出力レベルの変化の際にその変化を
補助して移行速度を高める。
立ち下がるとき、インバータ７の出力変化により、第１
のＮチャネルＭＯＳＦＥＴ４がオフ状態からオン状態に
移行し、第１のＰチャネルＭＯＳＦＥＴ３がオン状態か
らオフ状態に移行する。このとき、出力端２はまだＨレ
ベルにあるので、インバータ１０の出力はＬレベルであ
る。このため、ＮＯＲ回路９の出力がＨレベルに移行
し、第２のＮチャネルＭＯＳＦＥＴ６はオフ状態からオ
ン状態に移行する。出力端２の電圧レベルが下降し、イ
ンバータ１０のスレッシュホールド電圧を下回ると、第
２のＮチャネルＭＯＳＦＥＴ６がオフとなる。以上の如
く、図３に示した第２の実施例のバッファ回路は、図１
のバッファ回路と同様に、第２のＰチャネル及びＮチャ
ネルＦＥＴにより、出力レベルの変化の際にその変化を
補助して移行速度を高める。
【００３２】第２の実施例のバッファ回路では、遅延回
路が不要になると同時に、サイズの大きな第２のＰチャ
ネルＭＯＳＦＥＴ５又は第２のＮチャネルＭＯＳＦＥＴ
６を出力端２の状態変化に応じて制御できるという長所
がある。この場合、出力信号の電圧レベルの移行速度に
依存して第２のＰチャネルＭＯＳＦＥＴ５又は第２のＮ
チャネルＭＯＳＦＥＴ６のＯＮ期間が異なることにな
る。このため、特に、出力端２に大きな負荷容量が接続
され、出力端２の電圧レベルの移行速度が遅いときに
は、第２のＰチャネル又はＮチャネルＦＥＴのオン期間
が長くなるという利点がある。
路が不要になると同時に、サイズの大きな第２のＰチャ
ネルＭＯＳＦＥＴ５又は第２のＮチャネルＭＯＳＦＥＴ
６を出力端２の状態変化に応じて制御できるという長所
がある。この場合、出力信号の電圧レベルの移行速度に
依存して第２のＰチャネルＭＯＳＦＥＴ５又は第２のＮ
チャネルＭＯＳＦＥＴ６のＯＮ期間が異なることにな
る。このため、特に、出力端２に大きな負荷容量が接続
され、出力端２の電圧レベルの移行速度が遅いときに
は、第２のＰチャネル又はＮチャネルＦＥＴのオン期間
が長くなるという利点がある。
【００３３】以上説明したように、上記各実施例のバッ
ファ回路では、入力端の電圧レベルが（従って、出力端
の電圧レベルが）移行するときに、第１のＮチャネルＭ
ＯＳＦＥＴ又はＰチャネルＭＯＳＦＥＴよりもトランジ
スタサイズが大きな第２のＮチャネルＭＯＳＦＥＴ又は
ＰチャネルＭＯＳＦＥＴにより出力端を駆動し、所定期
間経過後又は所定の条件成立後に、トランジスタサイズ
が大きな第２のＮチャネルＭＯＳＦＥＴ又はＰチャネル
ＭＯＳＦＥＴをオフとする。このため、信号変化に際し
て出力端の電圧レベルの移行速度を大きくすることが出
来る。
ファ回路では、入力端の電圧レベルが（従って、出力端
の電圧レベルが）移行するときに、第１のＮチャネルＭ
ＯＳＦＥＴ又はＰチャネルＭＯＳＦＥＴよりもトランジ
スタサイズが大きな第２のＮチャネルＭＯＳＦＥＴ又は
ＰチャネルＭＯＳＦＥＴにより出力端を駆動し、所定期
間経過後又は所定の条件成立後に、トランジスタサイズ
が大きな第２のＮチャネルＭＯＳＦＥＴ又はＰチャネル
ＭＯＳＦＥＴをオフとする。このため、信号変化に際し
て出力端の電圧レベルの移行速度を大きくすることが出
来る。
【００３４】また、この電圧レベルの移行に際して、第
１のＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥ
Ｔがオン状態からオフ状態に移行するが、トランジスタ
サイズが大きな第２のＰチャネルＭＯＳＦＥＴ又はＮチ
ャネルＭＯＳＦＥＴは既にオフ状態にあるため、貫通電
流は第１のＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯ
ＳＦＥＴのトランジスタサイズに依存して小さく抑えら
れる。このため、半導体集積回路における電源又はＧＮ
Ｄラインのノイズを小さく抑えることができ、また、デ
バイスの特性劣化や回路の誤動作を防止できる。
１のＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯＳＦＥ
Ｔがオン状態からオフ状態に移行するが、トランジスタ
サイズが大きな第２のＰチャネルＭＯＳＦＥＴ又はＮチ
ャネルＭＯＳＦＥＴは既にオフ状態にあるため、貫通電
流は第１のＰチャネルＭＯＳＦＥＴ又はＮチャネルＭＯ
ＳＦＥＴのトランジスタサイズに依存して小さく抑えら
れる。このため、半導体集積回路における電源又はＧＮ
Ｄラインのノイズを小さく抑えることができ、また、デ
バイスの特性劣化や回路の誤動作を防止できる。
【００３５】なお、上記各実施例の構成は単に例示であ
り、本発明は上記実施例の構成にのみ限定されるもので
はなく、上記実施例の構成から種々の修正及び変更が可
能である。
り、本発明は上記実施例の構成にのみ限定されるもので
はなく、上記実施例の構成から種々の修正及び変更が可
能である。
【００３６】
【発明の効果】以上説明したように、本発明のバッファ
回路によると、貫通電流が小さく抑えられ、且つ、出力
信号の状態変化が高速になるので、本発明は、信頼性が
高く高速作動が可能な半導体集積回路装置を実現可能と
した顕著な効果を奏する。
回路によると、貫通電流が小さく抑えられ、且つ、出力
信号の状態変化が高速になるので、本発明は、信頼性が
高く高速作動が可能な半導体集積回路装置を実現可能と
した顕著な効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施例のバッファ回路を示す回
路図。
路図。
【図２】図１のバッファ回路の各部の信号波形を示すタ
イムチャート。
イムチャート。
【図３】本発明の第２の実施例のバッファ回路を示す回
路図。
路図。
【図４】第１の従来例のバッファ回路の回路図。
【図５】図４のバッファ回路の各部の信号波形を示すタ
イムチャート。
イムチャート。
【図６】第２の従来例のバッファ回路の回路図。
【図７】図６のバッファ回路の各部の信号波形を示すタ
イムチャート。
イムチャート。
【符号の説明】 １ 入力端 ２ 出力端 ３ 第１のＰチャネルＭＯＳＦＥＴ ４ 第１のＮチャネルＭＯＳＦＥＴ ５ 第２のＰチャネルＭＯＳＦＥＴ ６ 第２のＮチャネルＭＯＳＦＥＴ ７ インバータ ８ ＮＡＮＤ回路 ９ ＮＯＲ回路 １０ インバータ １１ 遅延回路 １２、１２ａ 制御回路
Claims (3)
- 【請求項１】 ゲートが共通に接続されて信号入力端を
成し、ドレインが共通に接続されて信号出力端を成す第
１のＰチャネルＦＥＴ及び第１のＮチャネルＦＥＴと、 前記信号入力端に印加される信号がＨレベルからＬレベ
ルに移行するときに所定の期間Ｌレベルが出力される第
１の制御出力端と、前記信号入力端に印加される信号が
ＬレベルからＨレベルに移行するときに所定の期間Ｈレ
ベルが出力される第２の制御出力端とを有する制御回路
と、 ゲートが前記第１の制御出力端に、ドレインが前記信号
出力端に夫々接続されて前記信号出力端がＬレベルから
Ｈレベルに移行することを補助する第２のＰチャネルＦ
ＥＴと、 ゲートが前記第２の制御出力端に、ドレインが前記信号
出力端に夫々接続されて前記信号出力端がＨレベルから
Ｌレベルに移行することを補助する第２のＮチャネルＦ
ＥＴとを備えることを特徴とするバッファ回路。 - 【請求項２】ゲートが共通に接続されて信号入力端を成
し、ドレインが共通に接続されて信号出力端を成す第１
のＰチャネルＦＥＴ及び第１のＮチャネルＦＥＴと、 前記信号出力端がＬレベルからＨレベルに移行する際に
所定期間オンとなって前記信号出力端のＬレベルからＨ
レベルへの移行を補助する第２のＰチャネルＦＥＴと、 前記信号出力端がＨレベルからＬレベルに移行する際に
所定期間オンとなって前記信号出力端のＨレベルからＬ
レベルへの移行を補助する第２のＮチャネルＦＥＴとを
備えることを特徴とするバッファ回路。 - 【請求項３】前記第２のＰチャネルＦＥＴ及び第２のＮ
チャネルＦＥＴが夫々、前記第１のＰチャネルＦＥＴ及
び第１のＮチャネルＦＥＴよりもトランジスタサイズが
大きく形成されることを特徴とする請求項１又は２に記
載のバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224384A JPH0786897A (ja) | 1993-09-09 | 1993-09-09 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5224384A JPH0786897A (ja) | 1993-09-09 | 1993-09-09 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0786897A true JPH0786897A (ja) | 1995-03-31 |
Family
ID=16812909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5224384A Pending JPH0786897A (ja) | 1993-09-09 | 1993-09-09 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0786897A (ja) |
Cited By (7)
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-
1993
- 1993-09-09 JP JP5224384A patent/JPH0786897A/ja active Pending
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| CN108305584B (zh) * | 2017-01-12 | 2022-01-04 | 株式会社日本有机雷特显示器 | 驱动电路 |
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