JP2000295087A - バッファ回路 - Google Patents
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- H03K19/017—Modifications for accelerating switching in field-effect transistor circuits
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- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/094—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using field-effect transistors
- H03K19/09425—Multistate logic
- H03K19/09429—Multistate logic one of the states being the high impedance or floating state
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Abstract
(57)【要約】
【課題】 レベル制御の制約や消費電力の増大が無く、
困難な容量設計を必要とせず、また、チップ面積の拡大
を招く抵抗を設けることなく、信号遷移を高速化するこ
とができるバッファ回路を提供する。 【解決手段】 高インピーダンスファンクションモード
を有するバッファ回路において、高インピーダンスファ
ンクションモードとなる前の一瞬間、現在ドライブして
いるバッファ出力電位とは逆側の電位にドライブしてバ
ッファ出力するようにする、ＯＲゲート１２及びインバ
ータ１３からなるワンショットパルス出力制御手段を有
する。
困難な容量設計を必要とせず、また、チップ面積の拡大
を招く抵抗を設けることなく、信号遷移を高速化するこ
とができるバッファ回路を提供する。 【解決手段】 高インピーダンスファンクションモード
を有するバッファ回路において、高インピーダンスファ
ンクションモードとなる前の一瞬間、現在ドライブして
いるバッファ出力電位とは逆側の電位にドライブしてバ
ッファ出力するようにする、ＯＲゲート１２及びインバ
ータ１３からなるワンショットパルス出力制御手段を有
する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】この発明は、バッファ回路に
関し、特に、より高速なインタフェースを可能とするバ
ッファ回路に関する。
関し、特に、より高速なインタフェースを可能とするバ
ッファ回路に関する。
【０００２】
【従来の技術】従来、出力電位が、ローレベル（Ｌ）と
ハイレベル（Ｈ）の他に、高インピーダンス（Ｈiz）の
３つの状態を有するバッファ回路が知られている。
ハイレベル（Ｈ）の他に、高インピーダンス（Ｈiz）の
３つの状態を有するバッファ回路が知られている。
【０００３】図４は、従来のトライステートバッファ回
路の構成を示し、（ａ）は回路構成図、（ｂ）は信号対
応関係を表で示す説明図である。
路の構成を示し、（ａ）は回路構成図、（ｂ）は信号対
応関係を表で示す説明図である。
【０００４】図４（ａ）に示すように、従来のトライス
テートバッファ回路１は、ＮＡＮＤゲート２、ＮＯＲゲ
ート３、ＰチャネルトランジスタＰ１、及びＮチャネル
トランジスタＮ１を有している。
テートバッファ回路１は、ＮＡＮＤゲート２、ＮＯＲゲ
ート３、ＰチャネルトランジスタＰ１、及びＮチャネル
トランジスタＮ１を有している。
【０００５】このトライステートバッファ回路１におい
ては、イネーブル信号ＥＮを“Ｌ”にすることで、Ｐチ
ャネルのドライブトランジスタＰ１のゲートを“Ｈ”
に、ＮチャネルのドライブトランジスタＮ１のゲートを
“Ｌ”に、それぞれ固定する。これにより、入力がどの
ようなものであっても、出力信号ＯＵＴを“Ｈiz”にす
る（図４（ｂ）参照）。この“Ｈiz”は、出力が１でも
０でもない第３の状態（トライステート）、即ち、回路
接続が絶たれた状態を指す。
ては、イネーブル信号ＥＮを“Ｌ”にすることで、Ｐチ
ャネルのドライブトランジスタＰ１のゲートを“Ｈ”
に、ＮチャネルのドライブトランジスタＮ１のゲートを
“Ｌ”に、それぞれ固定する。これにより、入力がどの
ようなものであっても、出力信号ＯＵＴを“Ｈiz”にす
る（図４（ｂ）参照）。この“Ｈiz”は、出力が１でも
０でもない第３の状態（トライステート）、即ち、回路
接続が絶たれた状態を指す。
【０００６】図５は、従来のＮチャネルオープンドレイ
ンバッファ回路の構成図である。図５に示すように、従
来のＮチャネルオープンドレインバッファ回路４は、イ
ンバータ５及びＮチャネルトランジスタＮ２を有してい
る。このＮチャネルオープンドレインバッファ回路４に
おいては、入力信号ＩＮを“Ｈ”にすることで、Ｎチャ
ネルのドライブトランジスタＮ２のゲートを“Ｌ”に
し、出力信号ＯＵＴを“Ｈiz”にする。
ンバッファ回路の構成図である。図５に示すように、従
来のＮチャネルオープンドレインバッファ回路４は、イ
ンバータ５及びＮチャネルトランジスタＮ２を有してい
る。このＮチャネルオープンドレインバッファ回路４に
おいては、入力信号ＩＮを“Ｈ”にすることで、Ｎチャ
ネルのドライブトランジスタＮ２のゲートを“Ｌ”に
し、出力信号ＯＵＴを“Ｈiz”にする。
【０００７】ところで、従来のバッファ回路１，４にお
いては、出力信号ＯＵＴのネットにキャパシタンスＣが
存在するため、“Ｈiz”にした後も直ぐには遷移せず、
一定の期間その前のレベル（電位）状態が維持されてし
まう。このため、次に別のバッファ又は同じバッファで
逆側のレベル、例えば、“Ｈ”から“Ｌ”又は“Ｌ”か
ら“Ｈ”にドライブする場合、余分な時間がかかってし
まう。
いては、出力信号ＯＵＴのネットにキャパシタンスＣが
存在するため、“Ｈiz”にした後も直ぐには遷移せず、
一定の期間その前のレベル（電位）状態が維持されてし
まう。このため、次に別のバッファ又は同じバッファで
逆側のレベル、例えば、“Ｈ”から“Ｌ”又は“Ｌ”か
ら“Ｈ”にドライブする場合、余分な時間がかかってし
まう。
【０００８】これは、“Ｈiz”にした後も、その前の状
態にレベルが偏ってしまい、次のファンクションが逆側
のレベルの場合、チャージに時間がかかるためである。
態にレベルが偏ってしまい、次のファンクションが逆側
のレベルの場合、チャージに時間がかかるためである。
【０００９】ドライブに時間がかかってしまうことは、
動作速度の低下を招き、高速動作の実現を阻害すること
になる。このことは、信号制御の高速化が望まれる現在
の半導体装置にあって看過できないものであり、とりわ
け大きな改善要因である。
動作速度の低下を招き、高速動作の実現を阻害すること
になる。このことは、信号制御の高速化が望まれる現在
の半導体装置にあって看過できないものであり、とりわ
け大きな改善要因である。
【００１０】そこで、“Ｈiz”にした後、余分な時間が
かかることなく逆のレベルにドライブすることができる
バッファ回路が提案されている。
かかることなく逆のレベルにドライブすることができる
バッファ回路が提案されている。
【００１１】例えば、特開平７−３２１６３３号公報に
開示された出力バッファ回路は、“Ｈiz”にしたとき
に、レベル確定を高速化し低消費電力化するものであ
る。特開平５−３７３２１号公報に開示された出力回
路は、“Ｈiz”を出そうとしたとき、“Ｈiz”以外の期
間に容量に蓄えた電荷の移動により、中間レベルに持っ
ていくものである。
開示された出力バッファ回路は、“Ｈiz”にしたとき
に、レベル確定を高速化し低消費電力化するものであ
る。特開平５−３７３２１号公報に開示された出力回
路は、“Ｈiz”を出そうとしたとき、“Ｈiz”以外の期
間に容量に蓄えた電荷の移動により、中間レベルに持っ
ていくものである。
【００１２】また、特開昭６３−１１２８９３号公報に
開示された半導体集積回路は、中間電位設定回路を備
え、中間電位の設定を貫通電流を増大させることなく行
うものである。特開平４−２４５４７０号公報に開示さ
れたバッファ回路は、入力信号がディセーブル状態に
なったときに、一度出力を逆側の電位レベルにドライブ
して、その後出力を“Ｈiz”にするものである。
開示された半導体集積回路は、中間電位設定回路を備
え、中間電位の設定を貫通電流を増大させることなく行
うものである。特開平４−２４５４７０号公報に開示さ
れたバッファ回路は、入力信号がディセーブル状態に
なったときに、一度出力を逆側の電位レベルにドライブ
して、その後出力を“Ｈiz”にするものである。
【００１３】
【発明が解決しようとする課題】しかしながら、出力
バッファ回路においては、スイッチ手段によりプルアッ
プかプルダウン、即ち、“Ｈ”か“Ｌ”の何れか一方に
しか制御することができない。出力回路においては、
電荷を蓄える容量の設計が困難である。半導体集積回
路においては、出力段のインバータがショートした状態
となり、消費電力が大きい。バッファ回路において
は、プルダウン／プルアップ抵抗を必要とするが、半導
体集積回路上に抵抗を設けることはチップ面積の拡大を
招くため、より小型化が求められる現状では困難であ
る。
バッファ回路においては、スイッチ手段によりプルアッ
プかプルダウン、即ち、“Ｈ”か“Ｌ”の何れか一方に
しか制御することができない。出力回路においては、
電荷を蓄える容量の設計が困難である。半導体集積回
路においては、出力段のインバータがショートした状態
となり、消費電力が大きい。バッファ回路において
は、プルダウン／プルアップ抵抗を必要とするが、半導
体集積回路上に抵抗を設けることはチップ面積の拡大を
招くため、より小型化が求められる現状では困難であ
る。
【００１４】この発明の目的は、レベル制御の制約や消
費電力の増大が無く、困難な容量設計を必要とせず、ま
た、チップ面積の拡大を招く抵抗を設けることなく、信
号遷移を高速化することができるバッファ回路を提供す
ることである。
費電力の増大が無く、困難な容量設計を必要とせず、ま
た、チップ面積の拡大を招く抵抗を設けることなく、信
号遷移を高速化することができるバッファ回路を提供す
ることである。
【００１５】
【課題を解決するための手段】上記目的を達成するた
め、この発明に係るバッファ回路は、高インピーダンス
ファンクションモードを有するバッファ回路において、
前記高インピーダンスファンクションモードとなる前の
一瞬間、現在ドライブしているバッファ出力電位とは逆
側の電位にドライブしてバッファ出力するようにするワ
ンショットパルス出力制御手段を有することを特徴とす
る。
め、この発明に係るバッファ回路は、高インピーダンス
ファンクションモードを有するバッファ回路において、
前記高インピーダンスファンクションモードとなる前の
一瞬間、現在ドライブしているバッファ出力電位とは逆
側の電位にドライブしてバッファ出力するようにするワ
ンショットパルス出力制御手段を有することを特徴とす
る。
【００１６】上記構成を有することにより、高インピー
ダンスファンクションモードを有するバッファ回路にお
いて、ワンショットパルス出力制御手段が、高インピー
ダンスファンクションモードとなる前の一瞬間、現在ド
ライブしているバッファ出力電位とは逆側の電位にドラ
イブしてバッファ出力する。これにより、レベル制御の
制約や消費電力の増大が無く、困難な容量設計を必要と
せず、また、チップ面積の拡大を招く抵抗を設けること
なく、信号遷移を高速化することができる。
ダンスファンクションモードを有するバッファ回路にお
いて、ワンショットパルス出力制御手段が、高インピー
ダンスファンクションモードとなる前の一瞬間、現在ド
ライブしているバッファ出力電位とは逆側の電位にドラ
イブしてバッファ出力する。これにより、レベル制御の
制約や消費電力の増大が無く、困難な容量設計を必要と
せず、また、チップ面積の拡大を招く抵抗を設けること
なく、信号遷移を高速化することができる。
【００１７】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。
いて図面を参照して説明する。
【００１８】図１は、この発明の実施の形態に係るバッ
ファ回路の構成を示すブロック図である。図１に示すト
ライステートバッファ回路１０は、エクスクルーシブＮ
ＯＲ（Ｅｘ．ＮＯＲ）ゲート１１、ＯＲゲート１２、イ
ンバータ１３、ＮＡＮＤゲート１４、ＮＯＲゲート１
５、ＰチャネルトランジスタＰ１６、及びＮチャネルト
ランジスタＮ１７を有している。
ファ回路の構成を示すブロック図である。図１に示すト
ライステートバッファ回路１０は、エクスクルーシブＮ
ＯＲ（Ｅｘ．ＮＯＲ）ゲート１１、ＯＲゲート１２、イ
ンバータ１３、ＮＡＮＤゲート１４、ＮＯＲゲート１
５、ＰチャネルトランジスタＰ１６、及びＮチャネルト
ランジスタＮ１７を有している。
【００１９】Ｅｘ．ＮＯＲゲート１１には、入力信号Ｉ
Ｎと、ＯＲゲート１２の出力信号が入力し、ＯＲゲート
１２には、イネーブル信号ＥＮと、イネーブル信号ＥＮ
が入力したインバータ１３の出力信号が入力する。ＮＡ
ＮＤゲート１４には、Ｅｘ．ＮＯＲゲート１１の出力信
号が入力し、インバータ１３の出力信号が反転入力す
る。ＮＯＲゲート１５には、Ｅｘ．ＮＯＲゲート１１の
出力信号と、インバータ１３の出力信号が入力する。
Ｎと、ＯＲゲート１２の出力信号が入力し、ＯＲゲート
１２には、イネーブル信号ＥＮと、イネーブル信号ＥＮ
が入力したインバータ１３の出力信号が入力する。ＮＡ
ＮＤゲート１４には、Ｅｘ．ＮＯＲゲート１１の出力信
号が入力し、インバータ１３の出力信号が反転入力す
る。ＮＯＲゲート１５には、Ｅｘ．ＮＯＲゲート１１の
出力信号と、インバータ１３の出力信号が入力する。
【００２０】ＰチャネルトランジスタＰ１６のゲート電
極には、ＮＡＮＤゲート１４の出力信号が入力し、Ｎチ
ャネルトランジスタＮ１７のゲート電極には、ＮＯＲゲ
ート１５の出力信号が入力する。Ｐチャネルトランジス
タＰ１６のソース電極は、第１の電源に接続され、Ｎチ
ャネルトランジスタＮ１７のソース電極は、第２の電源
（例えばＧＮＤ）に接続される。Ｐチャネルトランジス
タＰ１６とＮチャネルトランジスタＮ１７の両ドレイン
電極は、共に出力端子に接続される。
極には、ＮＡＮＤゲート１４の出力信号が入力し、Ｎチ
ャネルトランジスタＮ１７のゲート電極には、ＮＯＲゲ
ート１５の出力信号が入力する。Ｐチャネルトランジス
タＰ１６のソース電極は、第１の電源に接続され、Ｎチ
ャネルトランジスタＮ１７のソース電極は、第２の電源
（例えばＧＮＤ）に接続される。Ｐチャネルトランジス
タＰ１６とＮチャネルトランジスタＮ１７の両ドレイン
電極は、共に出力端子に接続される。
【００２１】図２は、図１のトライステートバッファ回
路の信号出力動作を説明するタイミングチャートであ
る。図２に示すように、先ず、入力信号ＩＮが“Ｌ”で
イネーブル信号ＥＮが“Ｈ”のとき、ＯＲゲート１２に
は、“Ｈ”とインバータ１３の出力である“Ｌ”が入力
する。“Ｈ”と“Ｌ”が入力したＯＲゲート１２の出力
Ａは、“Ｈ”となる。
路の信号出力動作を説明するタイミングチャートであ
る。図２に示すように、先ず、入力信号ＩＮが“Ｌ”で
イネーブル信号ＥＮが“Ｈ”のとき、ＯＲゲート１２に
は、“Ｈ”とインバータ１３の出力である“Ｌ”が入力
する。“Ｈ”と“Ｌ”が入力したＯＲゲート１２の出力
Ａは、“Ｈ”となる。
【００２２】“Ｌ”と“Ｈ”が入力したＥｘ．ＮＯＲゲ
ート１１の出力Ｂは“Ｌ”となり、この“Ｌ”と、イン
バータ１３の出力が反転した“Ｈ”がＮＡＮＤゲート１
４に入力する。“Ｌ”と“Ｈ”が入力したＮＡＮＤゲー
ト１４の出力ＰＧは“Ｈ”となり、この“Ｈ”がＰチャ
ネルトランジスタＰ１６のゲート電極に入力する。
ート１１の出力Ｂは“Ｌ”となり、この“Ｌ”と、イン
バータ１３の出力が反転した“Ｈ”がＮＡＮＤゲート１
４に入力する。“Ｌ”と“Ｈ”が入力したＮＡＮＤゲー
ト１４の出力ＰＧは“Ｈ”となり、この“Ｈ”がＰチャ
ネルトランジスタＰ１６のゲート電極に入力する。
【００２３】また、Ｅｘ．ＮＯＲゲート１１の出力Ｂで
ある“Ｌ”と、インバータ１３の出力である“Ｌ”が入
力したＮＯＲゲート１５の出力ＮＧは“Ｈ”となり、こ
の“Ｈ”がＮチャネルトランジスタＮ１７のゲート電極
に入力する。
ある“Ｌ”と、インバータ１３の出力である“Ｌ”が入
力したＮＯＲゲート１５の出力ＮＧは“Ｈ”となり、こ
の“Ｈ”がＮチャネルトランジスタＮ１７のゲート電極
に入力する。
【００２４】従って、入力信号ＩＮが“Ｌ”でイネーブ
ル信号ＥＮが“Ｈ”のとき、ＮチャネルトランジスタＮ
１７を介し、出力信号ＯＵＴが“Ｌ”となる。
ル信号ＥＮが“Ｈ”のとき、ＮチャネルトランジスタＮ
１７を介し、出力信号ＯＵＴが“Ｌ”となる。
【００２５】次に、入力信号ＩＮが“Ｌ”のままで、イ
ネーブル信号ＥＮが“Ｈ”から“Ｌ”になると、ＯＲゲ
ート１２には、“Ｌ”とインバータ１３の出力である
“Ｈ”が入力することになる。しかしながら、インバー
タ１３の遅延効果により出力が遅延し、一瞬間、ＯＲゲ
ート１２には、“Ｌ”と、インバータ１３の従前の出力
である“Ｌ”が入力した状態となる。従って、ＯＲゲー
ト１２の出力Ａは“Ｌ”となる。
ネーブル信号ＥＮが“Ｈ”から“Ｌ”になると、ＯＲゲ
ート１２には、“Ｌ”とインバータ１３の出力である
“Ｈ”が入力することになる。しかしながら、インバー
タ１３の遅延効果により出力が遅延し、一瞬間、ＯＲゲ
ート１２には、“Ｌ”と、インバータ１３の従前の出力
である“Ｌ”が入力した状態となる。従って、ＯＲゲー
ト１２の出力Ａは“Ｌ”となる。
【００２６】“Ｌ”と“Ｌ”が入力したＥｘ．ＮＯＲゲ
ート１１の出力Ｂは“Ｈ”となり、この“Ｈ”と、イン
バータ１３の出力が反転した“Ｈ”がＮＡＮＤゲート１
４に入力する。“Ｈ”と“Ｈ”が入力したＮＡＮＤゲー
ト１４の出力ＰＧは“Ｌ”となり、この一瞬間の“Ｌ”
がＰチャネルトランジスタＰ１６のゲート電極に入力す
る。
ート１１の出力Ｂは“Ｈ”となり、この“Ｈ”と、イン
バータ１３の出力が反転した“Ｈ”がＮＡＮＤゲート１
４に入力する。“Ｈ”と“Ｈ”が入力したＮＡＮＤゲー
ト１４の出力ＰＧは“Ｌ”となり、この一瞬間の“Ｌ”
がＰチャネルトランジスタＰ１６のゲート電極に入力す
る。
【００２７】また、Ｅｘ．ＮＯＲゲート１１の出力Ｂで
ある“Ｈ”と、インバータ１３の出力である“Ｌ”が入
力したＮＯＲゲート１５の出力ＮＧは“Ｌ”となり、こ
の“Ｌ”がＮチャネルトランジスタＮ１７のゲート電極
に入力する。
ある“Ｈ”と、インバータ１３の出力である“Ｌ”が入
力したＮＯＲゲート１５の出力ＮＧは“Ｌ”となり、こ
の“Ｌ”がＮチャネルトランジスタＮ１７のゲート電極
に入力する。
【００２８】従って、入力信号ＩＮが“Ｌ”のままで、
イネーブル信号ＥＮが“Ｈ”から“Ｌ”に変わると、一
瞬間、現在のレベル（電位）とは逆側のレベルにドライ
ブされ、ワンショット出力“Ｌ”を出力する。
イネーブル信号ＥＮが“Ｈ”から“Ｌ”に変わると、一
瞬間、現在のレベル（電位）とは逆側のレベルにドライ
ブされ、ワンショット出力“Ｌ”を出力する。
【００２９】即ち、インバータ１３を備えたＯＲゲート
１２は、高インピーダンスファンクションモードとなる
前の一瞬間、現在ドライブしているバッファ出力電位と
は逆側の電位にドライブしてバッファ出力するようにす
るワンショットパルス出力制御手段として機能し、バッ
ファ出力をイネーブルするイネーブル信号がインアクテ
ィブとなったときに、ワンショットパルスを出力する。
１２は、高インピーダンスファンクションモードとなる
前の一瞬間、現在ドライブしているバッファ出力電位と
は逆側の電位にドライブしてバッファ出力するようにす
るワンショットパルス出力制御手段として機能し、バッ
ファ出力をイネーブルするイネーブル信号がインアクテ
ィブとなったときに、ワンショットパルスを出力する。
【００３０】この一瞬間の出力遅延の後、ＯＲゲート１
２には、“Ｌ”とインバータ１３の出力である“Ｈ”が
入力し、ＯＲゲート１２の出力Ａは“Ｈ”となる。
２には、“Ｌ”とインバータ１３の出力である“Ｈ”が
入力し、ＯＲゲート１２の出力Ａは“Ｈ”となる。
【００３１】“Ｌ”と“Ｈ”が入力したＥｘ．ＮＯＲゲ
ート１１の出力Ｂは“Ｌ”となり、この“Ｌ”と、イン
バータ１３の出力が反転した“Ｌ”がＮＡＮＤゲート１
４に入力する。“Ｌ”と“Ｌ”が入力したＮＡＮＤゲー
ト１４の出力ＰＧは“Ｈ”となり、この“Ｈ”がＰチャ
ネルトランジスタＰ１６のゲート電極に入力する。
ート１１の出力Ｂは“Ｌ”となり、この“Ｌ”と、イン
バータ１３の出力が反転した“Ｌ”がＮＡＮＤゲート１
４に入力する。“Ｌ”と“Ｌ”が入力したＮＡＮＤゲー
ト１４の出力ＰＧは“Ｈ”となり、この“Ｈ”がＰチャ
ネルトランジスタＰ１６のゲート電極に入力する。
【００３２】また、Ｅｘ．ＮＯＲゲート１１の出力Ｂで
ある“Ｌ”と、インバータ１３の出力である“Ｈ”が入
力したＮＯＲゲート１５の出力ＮＧは“Ｌ”となり、こ
の“Ｌ”がＮチャネルトランジスタＮ１７のゲート電極
に入力する。
ある“Ｌ”と、インバータ１３の出力である“Ｈ”が入
力したＮＯＲゲート１５の出力ＮＧは“Ｌ”となり、こ
の“Ｌ”がＮチャネルトランジスタＮ１７のゲート電極
に入力する。
【００３３】従って、一瞬間の出力遅延により、現在の
レベルとは逆側のレベルにドライブされた後は、出力信
号ＯＵＴが“Ｈiz”になる。
レベルとは逆側のレベルにドライブされた後は、出力信
号ＯＵＴが“Ｈiz”になる。
【００３４】次に、イネーブル信号ＥＮが“Ｌ”のまま
で入力信号ＩＮが“Ｈ”となった場合、ＯＲゲート１２
の出力Ａは“Ｈ”のままであるが、Ｅｘ．ＮＯＲゲート
１１の出力Ｂは“Ｈ”となる。ＮＡＮＤゲート１４の出
力ＰＧは、“Ｈ”のまま、ＰチャネルトランジスタＰ１
６のゲート電極に入力する。また、ＮＯＲゲート１５の
出力ＮＧは、“Ｌ”となり、ＮチャネルトランジスタＮ
１７のゲート電極に入力する。
で入力信号ＩＮが“Ｈ”となった場合、ＯＲゲート１２
の出力Ａは“Ｈ”のままであるが、Ｅｘ．ＮＯＲゲート
１１の出力Ｂは“Ｈ”となる。ＮＡＮＤゲート１４の出
力ＰＧは、“Ｈ”のまま、ＰチャネルトランジスタＰ１
６のゲート電極に入力する。また、ＮＯＲゲート１５の
出力ＮＧは、“Ｌ”となり、ＮチャネルトランジスタＮ
１７のゲート電極に入力する。
【００３５】次に、入力信号ＩＮが“Ｈ”で、イネーブ
ル信号ＥＮが“Ｌ”から“Ｈ”になると、ＯＲゲート１
２の出力Ａは“Ｈ”のまま、Ｅｘ．ＮＯＲゲート１１の
出力Ｂも“Ｈ”のままとなる。ＮＡＮＤゲート１４の出
力ＰＧは、“Ｌ”となり、ＰチャネルトランジスタＰ１
６のゲート電極に入力する。また、ＮＯＲゲート１５の
出力ＮＧは、“Ｌ”のまま、ＮチャネルトランジスタＮ
１７のゲート電極に入力する。
ル信号ＥＮが“Ｌ”から“Ｈ”になると、ＯＲゲート１
２の出力Ａは“Ｈ”のまま、Ｅｘ．ＮＯＲゲート１１の
出力Ｂも“Ｈ”のままとなる。ＮＡＮＤゲート１４の出
力ＰＧは、“Ｌ”となり、ＰチャネルトランジスタＰ１
６のゲート電極に入力する。また、ＮＯＲゲート１５の
出力ＮＧは、“Ｌ”のまま、ＮチャネルトランジスタＮ
１７のゲート電極に入力する。
【００３６】従って、入力信号ＩＮが“Ｈ”で、イネー
ブル信号ＥＮが“Ｌ”から“Ｈ”になると、そのタイミ
ングに合わせて、ＰチャネルトランジスタＰ１６を介
し、出力信号ＯＵＴが“Ｈ”となる。
ブル信号ＥＮが“Ｌ”から“Ｈ”になると、そのタイミ
ングに合わせて、ＰチャネルトランジスタＰ１６を介
し、出力信号ＯＵＴが“Ｈ”となる。
【００３７】次に、入力信号ＩＮが“Ｈ”で、イネーブ
ル信号ＥＮが“Ｈ”から“Ｌ”になると、インバータ１
３の遅延効果により出力が遅延し、一瞬間であるが、Ｏ
Ｒゲート１２の出力Ａは“Ｌ”となり、Ｅｘ．ＮＯＲゲ
ート１１の出力Ｂも“Ｌ”となる。ＮＡＮＤゲート１４
の出力ＰＧは、“Ｈ”となり、Ｐチャネルトランジスタ
Ｐ１６のゲート電極に入力する。また、ＮＯＲゲート１
５の出力ＮＧは、一瞬間だけ“Ｈ”となり、Ｎチャネル
トランジスタＮ１７のゲート電極に入力する。
ル信号ＥＮが“Ｈ”から“Ｌ”になると、インバータ１
３の遅延効果により出力が遅延し、一瞬間であるが、Ｏ
Ｒゲート１２の出力Ａは“Ｌ”となり、Ｅｘ．ＮＯＲゲ
ート１１の出力Ｂも“Ｌ”となる。ＮＡＮＤゲート１４
の出力ＰＧは、“Ｈ”となり、Ｐチャネルトランジスタ
Ｐ１６のゲート電極に入力する。また、ＮＯＲゲート１
５の出力ＮＧは、一瞬間だけ“Ｈ”となり、Ｎチャネル
トランジスタＮ１７のゲート電極に入力する。
【００３８】従って、入力信号ＩＮが“Ｈ”のままで、
イネーブル信号ＥＮが“Ｈ”から“Ｌ”に変わると、一
瞬間、現在のレベルとは逆側のレベルにドライブされ
る。
イネーブル信号ＥＮが“Ｈ”から“Ｌ”に変わると、一
瞬間、現在のレベルとは逆側のレベルにドライブされ
る。
【００３９】この一瞬間の出力遅延の後、ＯＲゲート１
２の出力Ａは“Ｈ”となり、Ｅｘ．ＮＯＲゲート１１の
出力Ｂも“Ｈ”となる。ＮＡＮＤゲート１４の出力ＰＧ
は、“Ｈ”のままＰチャネルトランジスタＰ１６のゲー
ト電極に入力し、ＮＯＲゲート１５の出力ＮＧは、
“Ｌ”となってＮチャネルトランジスタＮ１７のゲート
電極に入力する。
２の出力Ａは“Ｈ”となり、Ｅｘ．ＮＯＲゲート１１の
出力Ｂも“Ｈ”となる。ＮＡＮＤゲート１４の出力ＰＧ
は、“Ｈ”のままＰチャネルトランジスタＰ１６のゲー
ト電極に入力し、ＮＯＲゲート１５の出力ＮＧは、
“Ｌ”となってＮチャネルトランジスタＮ１７のゲート
電極に入力する。
【００４０】従って、一瞬間の出力遅延により、現在の
レベルとは逆側のレベルにドライブされた後は、出力信
号ＯＵＴが“Ｈiz”になる。
レベルとは逆側のレベルにドライブされた後は、出力信
号ＯＵＴが“Ｈiz”になる。
【００４１】このように、出力信号ＯＵＴは、入力信号
ＩＮが“Ｌ”のとき、ワンショット出力ＰＧにより高く
なり、入力信号ＩＮが“Ｈ”のとき、ワンショット出力
ＮＧにより低くなる。
ＩＮが“Ｌ”のとき、ワンショット出力ＰＧにより高く
なり、入力信号ＩＮが“Ｈ”のとき、ワンショット出力
ＮＧにより低くなる。
【００４２】図３は、この発明の他の実施の形態に係る
バッファ回路の構成を示すブロック図である。図３に示
す、ドレイン負荷抵抗が接続されないＮチャネルオープ
ンドレインバッファ回路２０は、ＮＡＮＤゲート２１、
インバータ２２、インバータ２３、Ｐチャネルトランジ
スタＰ２４、及びＮチャネルトランジスタＮ２５を有し
ている。ＰチャネルトランジスタＰ２４は、オープンド
レイン出力回路の出力線をプルアップするプルアップト
ランジスタである。
バッファ回路の構成を示すブロック図である。図３に示
す、ドレイン負荷抵抗が接続されないＮチャネルオープ
ンドレインバッファ回路２０は、ＮＡＮＤゲート２１、
インバータ２２、インバータ２３、Ｐチャネルトランジ
スタＰ２４、及びＮチャネルトランジスタＮ２５を有し
ている。ＰチャネルトランジスタＰ２４は、オープンド
レイン出力回路の出力線をプルアップするプルアップト
ランジスタである。
【００４３】ＮＡＮＤゲート２１には、入力信号ＩＮ
と、入力信号ＩＮが入力したインバータ２２の出力信号
が入力し、インバータ２３には、入力信号ＩＮが入力す
る。ＰチャネルトランジスタＰ２４のゲート電極には、
ＮＡＮＤゲート２１の出力信号が入力し、Ｎチャネルト
ランジスタＮ２５のゲート電極には、インバータ２３の
出力信号が入力する。
と、入力信号ＩＮが入力したインバータ２２の出力信号
が入力し、インバータ２３には、入力信号ＩＮが入力す
る。ＰチャネルトランジスタＰ２４のゲート電極には、
ＮＡＮＤゲート２１の出力信号が入力し、Ｎチャネルト
ランジスタＮ２５のゲート電極には、インバータ２３の
出力信号が入力する。
【００４４】ＰチャネルトランジスタＰ２４のソース電
極は、第１の電源に接続され、Ｎチャネルトランジスタ
Ｎ２５のソース電極は、第２の電源（例えばＧＮＤ）に
接続される。ＰチャネルトランジスタＰ２４とＮチャネ
ルトランジスタＮ２５の両ドレイン電極は、共に出力端
子に接続される。
極は、第１の電源に接続され、Ｎチャネルトランジスタ
Ｎ２５のソース電極は、第２の電源（例えばＧＮＤ）に
接続される。ＰチャネルトランジスタＰ２４とＮチャネ
ルトランジスタＮ２５の両ドレイン電極は、共に出力端
子に接続される。
【００４５】このＮチャネルオープンドレインバッファ
回路２０の場合、インバータ２２が、トライステートバ
ッファ回路１０（図１参照）のインバータ１３と同様に
機能する。
回路２０の場合、インバータ２２が、トライステートバ
ッファ回路１０（図１参照）のインバータ１３と同様に
機能する。
【００４６】従って、上述したトライステートバッファ
回路１０及びオープンドレインバッファ回路２０にあっ
ては、“Ｈiz”となるような動作、即ち、トライステー
トバッファ回路１０の場合はイネーブル信号ＥＮが
“Ｌ”になる動作、Ｎチャネルオープンドレインバッフ
ァ回路２０の場合は入力信号ＩＮが“Ｈ”になる動作、
をするとき、インバータ１３（図１参照）或いはインバ
ータ２２（図３参照）のために、ＯＲゲート１２或いは
ＮＡＮＤゲート２１の出力に、スパイク波形（図２、
Ａ，Ｂ，ＰＧ，ＮＧ参照）が出力する。
回路１０及びオープンドレインバッファ回路２０にあっ
ては、“Ｈiz”となるような動作、即ち、トライステー
トバッファ回路１０の場合はイネーブル信号ＥＮが
“Ｌ”になる動作、Ｎチャネルオープンドレインバッフ
ァ回路２０の場合は入力信号ＩＮが“Ｈ”になる動作、
をするとき、インバータ１３（図１参照）或いはインバ
ータ２２（図３参照）のために、ＯＲゲート１２或いは
ＮＡＮＤゲート２１の出力に、スパイク波形（図２、
Ａ，Ｂ，ＰＧ，ＮＧ参照）が出力する。
【００４７】このスパイク波形が、Ｐチャネルトランジ
スタＰ１６、ＮチャネルトランジスタＮ１７、及びＰチ
ャネルトランジスタＰ２４に伝わることにより、
“Ｈiz”となる前に、一瞬間、現在ドライブされている
レベル（電位）とは逆側のレベルにドライブされる。
スタＰ１６、ＮチャネルトランジスタＮ１７、及びＰチ
ャネルトランジスタＰ２４に伝わることにより、
“Ｈiz”となる前に、一瞬間、現在ドライブされている
レベル（電位）とは逆側のレベルにドライブされる。
【００４８】この逆側のレベルにドライブされる時間
は、インバータ１３或いはインバータ２２の遅延量によ
り調節可能であり、出力信号ＯＵＴに付くキャパシタン
スＣや、“Ｈiz”時に落ち着かせたいレベルに応じて変
更する。
は、インバータ１３或いはインバータ２２の遅延量によ
り調節可能であり、出力信号ＯＵＴに付くキャパシタン
スＣや、“Ｈiz”時に落ち着かせたいレベルに応じて変
更する。
【００４９】このように、この発明によれば、トライス
テートバッファ回路或いはＮチャネルオープンドレイン
バッファ回路等、高インピーダンス状態ファンクション
モードを有するバッファ回路において、出力を高インピ
ーダンス状態にする際に、今までのレベルとは逆側のレ
ベルに瞬間的にドライブすることにより、出力を、今ま
でドライブされていたレベルから中間電位に強制的に戻
している。
テートバッファ回路或いはＮチャネルオープンドレイン
バッファ回路等、高インピーダンス状態ファンクション
モードを有するバッファ回路において、出力を高インピ
ーダンス状態にする際に、今までのレベルとは逆側のレ
ベルに瞬間的にドライブすることにより、出力を、今ま
でドライブされていたレベルから中間電位に強制的に戻
している。
【００５０】即ち、ワンショットで一瞬間、逆側の電位
にドライブして中間電位に戻すことにより、出力の立ち
上がり或いは立ち下がりに要する時間を短縮して、次の
動作が“Ｈ”と“Ｌ”のどちらになる場合でも、早く伝
達することが可能になる。
にドライブして中間電位に戻すことにより、出力の立ち
上がり或いは立ち下がりに要する時間を短縮して、次の
動作が“Ｈ”と“Ｌ”のどちらになる場合でも、早く伝
達することが可能になる。
【００５１】この結果、高インピーダンス状態ファンク
ションを用いるときの遅延が少なくなり、高速動作が可
能になるので、半導体チップ間のバスにおいて、より高
速なインタフェースを可能とする外部バッファ回路を実
現することができる。
ションを用いるときの遅延が少なくなり、高速動作が可
能になるので、半導体チップ間のバスにおいて、より高
速なインタフェースを可能とする外部バッファ回路を実
現することができる。
【００５２】また、この発明に係るバッファ回路にあっ
ては、プルアップ或いはプルダウン、即ち、“Ｈ”か
“Ｌ”の何れにも制御することができ、容量に蓄えた電
荷の移動を要せず、出力段のインバータがショートした
状態となることもなく、更に、プルダウン／プルアップ
抵抗を必要としない。このため、レベル制御の制約や消
費電力の増大が無く、困難な容量設計を必要とせず、ま
た、チップ面積の拡大を招く抵抗を設けることなく、上
記高速動作が可能になる。
ては、プルアップ或いはプルダウン、即ち、“Ｈ”か
“Ｌ”の何れにも制御することができ、容量に蓄えた電
荷の移動を要せず、出力段のインバータがショートした
状態となることもなく、更に、プルダウン／プルアップ
抵抗を必要としない。このため、レベル制御の制約や消
費電力の増大が無く、困難な容量設計を必要とせず、ま
た、チップ面積の拡大を招く抵抗を設けることなく、上
記高速動作が可能になる。
【００５３】なお、トライステートバッファ回路１０の
場合は、出力が“Ｌ”から“Ｈiz”のとき、また、出力
が“Ｈ”から“Ｈiz”のときの両方において対応するこ
とができるが、オープンドレインバッファ回路２０の場
合は、出力が“Ｌ”から“Ｈ iz”のときのみ対応するこ
とができる。
場合は、出力が“Ｌ”から“Ｈiz”のとき、また、出力
が“Ｈ”から“Ｈiz”のときの両方において対応するこ
とができるが、オープンドレインバッファ回路２０の場
合は、出力が“Ｌ”から“Ｈ iz”のときのみ対応するこ
とができる。
【００５４】
【発明の効果】以上説明したように、この発明によれ
ば、高インピーダンスファンクションモードを有するバ
ッファ回路において、ワンショットパルス出力回路によ
り、高インピーダンスファンクションモードとなる前の
一瞬間、現在ドライブされている電位とは逆側の電位に
ドライブされるので、レベル制御の制約や消費電力の増
大が無く、困難な容量設計を必要とせず、また、チップ
面積の拡大を招く抵抗を設けることなく、信号遷移を高
速化することができる。
ば、高インピーダンスファンクションモードを有するバ
ッファ回路において、ワンショットパルス出力回路によ
り、高インピーダンスファンクションモードとなる前の
一瞬間、現在ドライブされている電位とは逆側の電位に
ドライブされるので、レベル制御の制約や消費電力の増
大が無く、困難な容量設計を必要とせず、また、チップ
面積の拡大を招く抵抗を設けることなく、信号遷移を高
速化することができる。
【図１】この発明の実施の形態に係るバッファ回路の構
成を示すブロック図である。
成を示すブロック図である。
【図２】図１のトライステートバッファ回路の信号出力
動作を説明するタイミングチャートである。
動作を説明するタイミングチャートである。
【図３】この発明の他の実施の形態に係るバッファ回路
の構成を示すブロック図である。
の構成を示すブロック図である。
【図４】従来のトライステートバッファ回路の構成を示
し、（ａ）は回路構成図、（ｂ）は信号対応関係を表で
示す説明図である。
し、（ａ）は回路構成図、（ｂ）は信号対応関係を表で
示す説明図である。
【図５】従来のＮチャネルオープンドレインバッファ回
路の構成図である。
路の構成図である。
１０ トライステートバッファ回路 １１ エクスクルーシブＮＯＲゲート １２ ＯＲゲート １３，２２，２３ インバータ １４，２１ ＮＡＮＤゲート １５ ＮＯＲゲート ２０ Ｎチャネルオープンドレインバッファ回路 Ｐ１６，Ｐ２４ Ｐチャネルトランジスタ Ｎ１７，Ｎ２５ Ｎチャネルトランジスタ ＥＮ イネーブル信号 ＩＮ 入力信号 ＯＵＴ 出力信号
Claims (6)
- 【請求項１】高インピーダンスファンクションモードを
有するバッファ回路において、 前記高インピーダンスファンクションモードとなる前の
一瞬間、現在ドライブしているバッファ出力電位とは逆
側の電位にドライブしてバッファ出力するようにするワ
ンショットパルス出力制御手段を有することを特徴とす
るバッファ回路。 - 【請求項２】前記ワンショットパルス出力制御手段は、
トライステート出力回路の出力段トランジスタゲートを
制御してワンショットパルスをバッファ出力させること
を特徴とする請求項１に記載のバッファ回路。 - 【請求項３】オープンドレイン出力回路の出力線をプル
アップするプルアップトランジスタを設け、前記ワンシ
ョットパルス出力制御手段によって前記プルアップトラ
ンジスタを一瞬間オン動作させることでワンショットパ
ルスをバッファ出力させることを特徴とする請求項１に
記載のバッファ回路。 - 【請求項４】前記ワンショットパルス出力制御手段は、 バッファ出力をイネーブルとするイネーブル信号がイン
アクティブとなったときにワンショットパルスを出力す
るものであることを特徴とする請求項２または３に記載
のバッファ回路。 - 【請求項５】前記入力信号、及び前記ワンショットパル
ス出力制御手段からの出力信号を入力するエクスクルー
シブＮＯＲゲートと、 前記エクスクルーシブＮＯＲゲートの出力信号、及び前
記イネーブル信号を遅延させた信号を入力するＮＡＮＤ
ゲートと、 前記エクスクルーシブＮＯＲゲートの出力信号、及び前
記イネーブル信号を反転させ且つ遅延させた信号を入力
するＮＯＲゲートと、 ゲート電極に前記ＮＡＮＤゲートの出力信号を入力し、
ソース電極を第１の電源に接続するＰチャネルトランジ
スタと、 ゲート電極に前記ＮＯＲゲートの出力信号を入力し、ド
レイン電極を前記Ｐチャネルトランジスタのドレイン電
極と共に出力端子に接続し、ソース電極を第２の電源に
接続するＮチャネルトランジスタとを有することを特徴
とする請求項４に記載のバッファ回路。 - 【請求項６】ゲート電極に前記ワンショットパルス出力
制御手段からの出力信号を入力し、ソース電極を第１の
電源に接続したＰチャネルトランジスタと、 ゲート電極に、前記入力信号を反転させ且つ遅延させた
信号を入力し、ドレイン電極を前記Ｐチャネルトランジ
スタのドレイン電極と共に出力端子に接続し、ソース電
極を第２の電源に接続したＮチャネルトランジスタとを
有することを特徴とする請求項４に記載のバッファ回
路。
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|---|---|---|---|
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| GB0008755A GB2348754B (en) | 1999-04-08 | 2000-04-10 | Buffer circuit capable of carrying out high-speed interfacing |
| US10/155,976 US6489808B2 (en) | 1999-04-08 | 2002-05-29 | Buffer circuit capable of carrying out interface with a high speed |
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|---|---|
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|---|---|---|---|
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1999
- 1999-04-08 JP JP10119699A patent/JP3425890B2/ja not_active Expired - Fee Related
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- 2002-05-29 US US10/155,976 patent/US6489808B2/en not_active Expired - Lifetime
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