KR20010006963A - 고속 인터페이스를 수행할 수 있는 버퍼 회로 - Google Patents

고속 인터페이스를 수행할 수 있는 버퍼 회로 Download PDF

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Abstract

버퍼 회로는 하이 임피던스 기능 모드를 갖는다. 버퍼 회로는 버퍼 출력 레벨을 출력하기 위한 것이다. 버퍼 회로는 버퍼 회로가 하이 임피던스 기능 모드로 되기 전에, 순간적으로 버퍼 출력 레벨을 반대 레벨로 제어하기 위한 버퍼 출력 제어부를 포함한다. 반대 레벨은 현재의 버퍼 레벨에 반대되는 레벨이다.

Description

고속 인터페이스를 수행할 수 있는 버퍼 회로{BUFFER CIRCUIT CAPABLE OF CARRYING OUT INTERFACE WITH A HIGH SPEED}
본 발명은 버퍼 회로에 관한 것으로, 특히 고속의 인터페이스를 수행할 수 있는 버퍼 회로에 관한 것이다.
일반적으로, 출력 전위가 제1 내지 제3 상태로 표시되는 트라이스테이트(tristate)를 갖는 버퍼 회로가 알려져 있다. 제1 상태에서, 버퍼 회로의 출력은 로우(L) 레벨이 된다. 제2 상태에서, 버퍼 회로의 출력은 하이(H) 레벨이 된다. 제3 상태에서, 버퍼 회로의 출력은 하이 임피던스(Hiz)가 된다. 이러한 버퍼 회로는 트라이스테이트 버퍼 회로(tri-state buffer circuit)로 칭할 수 있다.
제1 종래예의 트라이스테이트 버퍼 회로에서, 입력 신호가 로우 레벨 또는 하이 레벨인 경우에서도, 트라이스테이트 버퍼 회로의 출력은 하이 임피던스가 된다. 하이 임피던스의 상태는 출력값이 1도 아니고 0도 아님을 나타내는 제3 상태(트라이스테이트)를 나타낸다. 즉, 버퍼 회로는 제3 상태에서 비접속된다.
제2 종래예의 트라이스테이트 버퍼 회로에서, 입력 신호가 하이 레벨인 경우에도, 트라이스테이트 버퍼 회로의 출력은 하이 임피던스를 나타낸다.
그러나, 아래에 설명되는 바와 같이, 하나의 상태에서 다른 상태로 고속으로 전환하기가 어렵다.
상기와 같은 단점을 극복하기 위해, 트라이스테이트 버퍼 회로에 대한 제1 개선예가 일본 특허 공보 7-321633(321633/1995)에 개시되어 있다. 트라이스테이트 버퍼 회로의 제1 개선예에서는, 출력 상태가 하이 임피던스가 될 때, 고속으로 전위 레벨을 개선하고 소비 전력을 감소시키는 것이 가능하다.
또한, 트라이스테이트 버퍼 회로의 제2 개선예가 일본 특허 공보 5-37321(37321/1993)에 개시되어 있다. 트라이스테이트 버퍼 회로의 제2 개선예에서, 출력 상태가 하이 임피던스가 되면, 전위 레벨은 하이 임피던스를 제외한 전위 기간 동안 캐패시턴스에 저장된 전하의 이동에 의해 중간 레벨로 설정된다.
또한, 트라이스테이트 버퍼 회로의 제3 개선예가 일본 특허 공보 63-112893(112893/1988)에 개시되어 있다. 트라이스테이트 버퍼 회로의 제3 개선예는 중간 전위 설정 회로를 포함한다. 중간 전위 설정 회로에 의해, 관통 전류의 증가 없이 중간 전위가 설정된다.
마찬가지로, 트라이스테이트 버퍼 회로의 제4 개선예가 일본 특허 공보 4-245470(245470/1992)에 개시되어 있다. 트라이스테이트 버퍼 회로의 제4 개선예에서, 출력 상태는 일단 반대의 전위 레벨로 구동된 후, 입력 상태가 디스에이블 상태가 될 때 하이 임피던스로 설정된다.
그러나, 제1 개선예의 트라이스테이트 버퍼 회로에서는, 출력 상태를 하이 레벨 및 로우 레벨 중 어느 하나만으로 제어할 수가 없다. 제2 개선예의 트라이스테이트 버퍼 회로에서는, 전하가 저장되는 캐패시턴스를 설계하기가 어렵다. 제3 개선예의 트라이스테이트 버퍼 회로에서는, 출력단의 인버터가 단락되고, 소비 전력이 크다. 제4 개선예의 트라이스테이트 버퍼 회로에서는, 풀업/풀다운 저항이 필요하다. 제4 개선예의 트라이스테이트 버퍼 회로가 반도체 집적 회로인 경우, 반도체 집적 회로 상에 저항 소자를 설치하면 칩 면적이 증가하기 때문에, 집적 회로의 소형화가 요구되고 있는 현 추세에서는 곤란하다.
본 발명의 목적은 레벨 제어를 제한하거나 소비 전력을 증가시키지 않고서 고속의 인터페이스를 수행할 수 있는 버퍼 회로를 제공하는 것이다.
본 발명의 다른 목적은, 어려운 캐패시턴스 설계 및 칩 면적의 증가없이, 고속의 인터페이스를 수행할 수 있는 버퍼 회로를 제공하는 것이다.
본 발명의 다른 목적들은 아래의 설명들에 의해 명확해질 것이다.
본 발명의 요지에 관한 설명에 의해, 버퍼 회로가 하이 임피던스 기능 모드를 갖는다는 것을 이해할 수 있을 것이다. 버퍼 회로는 버퍼 출력 레벨을 출력하기 위한 것이다.
본 발명에 따르면, 버퍼 회로는, 버퍼 회로가 하이 임피던스 기능 모드가 되기 전에, 순간적으로 버퍼 출력 레벨을 반대의 레벨로 제어하기 위한 버퍼 출력 제어 수단을 포함한다.
도 1a는 제1 종래예의 버퍼 회로의 회로도.
도 1b는 신호들 간의 대응 관계를 도시하는 도면.
도 2는 제2 종래예의 버퍼 회로의 회로도.
도 3은 본 발명의 제1 실시예에 따른 버퍼 회로의 블록도.
도 4는 도 3에 도시된 버퍼 회로의 신호 출력 동작을 설명하기 위한 타이밍도.
도 5는 본 발명의 제2 실시예에 따른 버퍼 회로의 블록도.
＜도면의 주요 부분에 대한 부호의 설명＞
10 : 버퍼 회로
11 : NOR 게이트
12 : OR 게이트
13, 22, 23 : 인버터
14, 21 : NAND 게이트
15 : NOR 게이트
20 : N 채널 개방 드레인 버퍼 회로
본 발명의 이해를 돕기 위해, 도 1a 및 도 1b를 참조하여, 제1 종래예의 버퍼 회로가 먼저 설명될 것이다. 도 1a에 도시된 버퍼 회로(1)는 NAND 게이트(2), NOR 게이트(3), P 채널 트랜지스터(P1) 및 N 채널 트랜지스터(N1)를 포함한다.
버퍼 회로(1)에서, 인에이블 신호 EN이 로우 레벨인 경우, P 채널 트랜지스터(P1)의 게이트에는 하이 레벨이 고정적으로 인가되고, N 채널 트랜지스터(N1)의 게이트에는 로우 레벨이 고정적으로 인가된다. 도 1b에 도시된 바와 같이, 입력 신호가 하이 레벨 또는 로우 레벨과 같은 레벨인 경우에도, 버퍼 회로(1)의 출력은 하이 임피던스(Hiz)가 된다. 하이 임피던스(Hiz)의 상태는, 출력값이 1도 아니고 0도 아님을 표시하는 제3 상태(트라이스테이트)를 나타낸다. 버퍼 회로(1)는 회로 비접속의 상태를 나타낸다.
N 채널 개방 드레인 버퍼 회로인 제2 종래예의 버퍼 회로가 도 2를 참조하여 설명될 것이다. 버퍼 회로(4)는 인버터(5) 및 N 채널 트랜지스터(N2)를 포함한다. 버퍼 회로(4)에서, 입력 신호 IN이 하이 레벨인 경우, N 채널 구동 트랜지스터(N2)의 게이트에는 로우 레벨이 인가된다. 결과적으로, 버퍼 회로(1)의 출력은 하이 임피던스(Hiz)가 된다.
그러나, 버퍼 회로(1 및 4)가 캐패시턴스 C를 갖기 때문에, 하이 임피던스(Hiz)가 설정된 직후에 출력 신호 OUT을 전환하기가 어렵다. 따라서, 일정 시간동안 이전 레벨 (전위) 상태가 유지될 수 있다. "하이 레벨에서 로우 레벨로" 또는 "로우 레벨에서 하이 레벨로"와 같이 반대의 레벨로 전위 레벨을 구동하는 데에는 일정한 시간이 소요된다.
레벨은, 하이 임피던스(Hiz)가 설정된 후 이전의 상태로 변경되기 때문에, 후속 기능에서 반대의 레벨이 설정되는 경우, 캐패시턴스 C를 충전하는 데에는 시간이 소요된다. 전위 레벨을 반대의 레벨로 구동하는 데에는 긴 시간이 소요되기 때문에, 버퍼 회로(1 및 4) 각각에서 고속의 인터페이스를 수행하기가 어렵다.
본 발명의 제1 실시예에 따른 버퍼 회로가 도 3을 참조하여 설명될 것이다. 버퍼 회로(10)는 배타적 NOR(Ex.NOR) 게이트(11), OR 게이트(12), 인버터(13), NAND 게이트(14), NOR 게이트(15), P 채널 트랜지스터(P16) 및 N 채널 트랜지스터(N17)를 포함한다.
Ex.NOR 게이트(11)에는 입력 신호 IN 및 OR 게이트(12)의 출력 신호가 공급된다. OR 게이트(12)에는 인에이블 신호 EN 및 인에이블 신호 EN을 반전 신호로 반전시키는 인버터(13)의 출력 신호가 공급된다. NAND 게이트(14)에는 인버터(13)이 출력 신호를 반전시킨 신호가 공급된다. NAND 게이트(14)에는 Ex.NOR 게이트(11)의 출력 신호가 공급된다. 또한, NOR 게이트(15)에는 Ex.NOR 게이트(11)의 출력 신호 및 인버터(13)의 출력 신호가 공급된다.
P 채널 트랜지스터(P16)의 게이트 전극에는 NAND 게이트(14)의 출력 신호가 공급된다. N 채널 트랜지스터(N17)의 게이트 전극에는 NOR 게이트(15)의 출력 신호가 공급된다. P 채널 트랜지스터(16)의 소스 전극은 제1 전원에 접속된다. N 채널 트랜지스터(N17)의 소스 전극은 제2 전원(GND 등)에 접속된다. P 채널 트랜지스터(P16) 및 N 채널 트랜지스터(N17)의 드레인은 둘 다 출력 단자에 접속된다.
도 1 및 도 2를 참조하면, 입력 신호 IN이 로우 레벨이고 인에이블 신호 EN 이 하이 레벨인 경우, OR 게이트(12)에는 하이 레벨 신호와 인버터(13)로부터 출력된 로우 레벨 신호가 공급된다. 따라서, OR 게이트(12)의 출력 A는 하이 레벨이 된다.
로우 및 하이 레벨 신호가 공급되면, Ex.NOR 게이트(11)의 출력 B는 로우 레벨이 된다. NAND 게이트(14)에는 로우 레벨 신호 및 인버터(13)의 출력을 반전시킨 하이 레벨 신호가 공급된다. 로우 및 하이 레벨 신호가 공급되면, NAND 게이트(14)의 출력 PG는 P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 하이 레벨 신호가 된다.
또한, Ex.NOR 게이트(11)의 출력 B가 로우 레벨이고 인버터(13)의 출력이 로우 레벨인 경우, NOR 게이트(15)의 출력 NG는 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 하이 레벨이 된다.
상기의 설명으로부터도 쉽게 알 수 있는 바와 같이, 입력 신호 IN이 로우 레벨이고 인에이블 신호 EN이 하이 레벨인 경우, 출력 신호 OUT는 N 채널 트랜지스터(N17)에 의해 로우 레벨을 갖는다.
입력 신호 IN이 계속적으로 로우 레벨을 갖고, 인에이블 신호 EN은 하이 레벨에서 로우 레벨로 변하는 경우, OR 게이트(12)에는 로우 레벨 신호 및 인버터(13)로부터 출력된 하이 레벨 신호가 공급된다. 인버터(13)가 지연을 갖기 때문에, OR 게이트(12)에는 순간적으로 로우 레벨 신호 및 인버터(13)의 이전 출력인 로우 레벨 신호가 공급된다. 따라서, OR 게이트(12)의 출력 A는 순간적으로 로우 레벨이 된다.
2개의 로우 레벨 신호가 공급되면, Ex.NOR 게이트(11)의 출력 B는 하이 레벨이 된다. NAND 게이트(14)에는 하이 레벨 신호 및 인버터(13)의 출력을 반전시킨 하이 레벨 신호가 공급된다. 2개의 하이 레벨 신호가 공급되면, NAND 게이트(14)의 출력 PG는 순간적으로 P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 로우 레벨이 된다.
또한, Ex.NOR 게이트(11)의 출력 B가 하이 레벨이고 인버터(13)의 출력이 로우 레벨인 경우, NOR 게이트(15)의 출력 NG는 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 로우 레벨이 된다.
상기의 설명으로부터 쉽게 알 수 있는 바와 같이, 입력 신호 IN가 계속적으로 로우 레벨이고 인에이블 신호 EN이 하이 레벨에서 로우 레벨로 변하는 경우, 버퍼 회로(10)는 순간적으로 현재의 레벨에 반대되는 레벨(전위)로 구동되기 때문에, 로우 레벨의 일발 출력을 출력한다.
즉, 인버터(13)를 갖는 OR 게이트(12)는, OR 게이트(12)가 하이 임피던스 기능 모드가 되기 전에 순간적으로 현재 구동되는 버퍼 출력 전위에 반대되는 전위로 전위를 구동하기 위한 일발 펄스 출력 제어부의 역할을 한다. 인에이블 신호 EN이 인액티브로 되면, OR 게이트(12)는 일발 펄스를 출력한다.
순간적인 출력 지연 후, OR 게이트(12)에는 로우 레벨 신호 및 인버터(13)로부터 출력된 하이 레벨 신호가 공급된다. 따라서, OR 게이트(12)의 출력 A는 하이 레벨이 된다.
로우 레벨 신호 및 하이 레벨 신호가 공급되면, Ex.NOR 게이트(11)의 출력 B는 로우 레벨이 된다. NAND 게이트(14)에는 로우 레벨 신호 및 인버터(13)의 출력을 반전시킨 로우 레벨 신호가 공급된다. 2개의 로우 레벨 신호가 공급되면, NAND 게이트(14)의 출력 PG는 순간적으로 P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 하이 레벨이 된다.
또한, Ex.NOR 게이트의 출력 B가 로우 레벨이고 인버터(13)의 출력이 하이 레벨인 경우, NOR 게이트(15)의 출력 NG는 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 로우 레벨이 된다.
따라서, 일시적인 출력 지연이 현재 레벨에 반대되는 레벨로 전위를 구동시킨 후, 버퍼 회로(10)의 출력은 하이 임피던스(Hiz)의 상태를 갖는다.
입력 신호 IN이 하이 레벨이고 인에이블 신호 EN이 계속적으로 로우 레벨인 경우, OR 게이트(12)의 출력 A는 계속적으로 하이 레벨인 반면, Ex.NOR 게이트(11)의 출력 B는 하이 레벨이 된다. NAND 게이트(14)의 출력 PG는, P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 하이 레벨로 유지된다. NOR 게이트(15)의 출력 NG는 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 로우 레벨이 된다.
입력 신호 IN이 하이 레벨이고 인에이블 신호 EN이 로우 레벨에서 하이 레벨로 변하는 경우, OR 게이트(12)의 출력 A는 하이 레벨로 유지 된다. Ex.NOR 게이트(11)의 출력 B는 하이 레벨로 유지된다. 따라서, NAND 게이트(14)의 출력 PG는 P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 로우 레벨이 된다. NOR 게이트(15)의 출력 NG는 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 로우 레벨로 유지된다.
따라서, 입력 신호 IN이 하이 레벨이고 인에이블 신호 EN이 로우 레벨에서 하이 레벨로 변하는 경우, 출력 신호 OUT는 P 채널 트랜지스터(P16)에 의해 하이 레벨이 된다.
입력 신호 IN이 하이 레벨이 되고 인에이블 신호 EN이 하이 레벨에서 로우 레벨로 변하는 경우, 인버터(13)가 지연을 갖기 때문에, OR 게이트(12)의 출력 A는 로우 레벨이 되고, Ex.NOR 게이트(11)의 출력 B는 로우 레벨이 된다. NAND 게이트(14)의 출력 PG는 P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 하이 레벨이 된다. NOR 게이트(15)의 출력 NG는 순간적으로 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 하이 레벨이 된다.
따라서, 입력 신호 IN이 하이 레벨로 유지되고 인에이블 신호 EN이 하이 레벨에서 로우 레벨로 변하는 경우, 전위는 순간적으로 현재의 레벨에 반대되는 레벨로 구동된다.
일시적인 출력 지연 후, OR 게이트(12)의 출력 A는 하이 레벨이 되고, Ex.NOR 게이트(11)의 출력 B는 하이 레벨이 된다. NAND 게이트(14)의 출력 PG는 P 채널 트랜지스터(P16)의 게이트 전극에 공급되는 하이 레벨로 유지된다. NOR 게이트(15)의 출력 NG는 N 채널 트랜지스터(N17)의 게이트 전극에 공급되는 로우 레벨이 된다.
전술한 바와 같이, 일시적인 출력 지연이 현재의 레벨에 반대되는 레벨로 전위를 구동시킨 후, 버퍼 회로(10)의 출력은 하이 임피던스(Hiz)로 된다. 출력 신호 OUT에 대해, 입력 신호 IN이 로우 레벨인 경우, 레벨은 일발 출력 PG에 의해 증가된다. 입력 신호 IN이 하이 레벨인 경우, 레벨은 일발 출력 NG에 의해 감소된다.
도 5를 참조하여, 본 발명의 제2 실시예에 따른 버퍼 회로가 설명될 것이다. 도 5에서, 버퍼 회로(20)는 N 채널 개방 드레인 버퍼 회로이다. 드레인 부하 저항은 N 채널 개방 드레인 버퍼 회로(20)에 접속되지 않는다. N 채널 개방 드레인 버퍼 회로(20)는 NAND 게이트(21), 인버터(22), 인버터(23), P 채널 트랜지스터(P24) 및 N 채널 트랜지스터(N25)를 포함한다. P 채널 트랜지스터(P24)는 개방 드레인 출력 회로의 출력 라인을 풀업시키기 위한 풀업 트랜지스터이다.
NAND 게이트(21)에는 입력 신호 IN 및 입력 신호 IN이 공급되는 인버터(22)의 출력 신호가 공급된다. 입력 신호 IN은 인버터(23)에 공급된다. NAND 게이트(21)의 출력 신호는 P 채널 트랜지스터(P24)의 게이트 전극에 공급된다. 인버터(23)의 출력 신호는 N 채널 트랜지스터(N25)의 게이트 전극에 공급된다.
P 채널 트랜지스터(P24)의 소스 전극은 제1 전원에 접속된다. N 채널 트랜지스터(N25)의 소스 전극은 제2 전원(GND 등)에 접속된다. P 채널 트랜지스터(P24) 및 N 채널 트랜지스터(N25)의 드레인 전극은 둘 다 출력 단자에 접속된다.
N 채널 드레인 버퍼 회로(20)에서, 인버터(22)는 도 3에 도시된 트라이스테이트 버퍼 회로(10)의 인버터(13)와 유사한 기능을 한다.
도 3과 관련하여 설명한 바와 같이, 트라이스테이트 버퍼 회로(10)가 하이 임피던스(Hiz)가 되도록 동작하는 경우, OR 게이트는 스파이크 파형의 신호를 인버터(13)에 출력한다. 즉, 트라이스테이트 버퍼 회로(10)에서 인에이블 신호 EN이 로우 레벨이 되는 경우, OR 게이트는 스파이크 파형의 신호를 인버터(13)로 출력한다. 스파이크 파형의 신호는 P 채널 트랜지스터(P16) 및 N 채널 트랜지스터(N17)로 전달된다. 결과적으로, 트라이스테이트 버퍼 회로(10)가 하이 임피던스(Hiz)로 되기 전에, 출력 레벨(전위 레벨)은 순간적으로 현재 구동되고 있는 레벨에 반대되는 레벨로 구동된다.
마찬가지로, N 채널 개방 드레인 버퍼 회로(20)가 하이 임피던스(Hiz)가 되도록 동작할 때, NAND 게이트(21)는 스파이크 파형의 신호를 도 5의 인버터(22)로 출력한다. 즉, N 채널 개방 드레인 버퍼 회로(20)에서 입력 신호 IN이 하이 레벨이 되는 경우, NAND 게이트(21)는 스파이크 파형의 신호를 도 5의 인버터(22)에 출력한다. 스파이크 파형의 신호는 P 채널 트랜지스터(P24)에 전달된다. 결과적으로, N 채널 개방 드레인 버퍼 회로(20)가 하이 임피던스(Hiz)가 되기 전에, 출력 레벨(전위 레벨)은 순간적으로 현재 구동되고 있는 레벨에 반대되는 레벨로 구동된다.
인버터(13) 또는 인버터(22)의 지연에 기초하여, 반대 레벨에 대한 구동 지속 시간을 조절할 수 있다. 구동 지속 시간은 출력단의 캐패시턴스 C 및 하이 임피던스(Hiz)로 하고자 하는 레벨에 따라 변화된다.
전술한 바와 같이, 트라이스테이트 버퍼 회로 또는 N 채널 개방 드레인 버퍼 회로와 같이 하이 임피던스 상태 기능 모드를 갖는 버퍼 회로에서 출력 레벨이 하이 임피던스로 되는 경우, 출력 레벨(전위 레벨)은 순간적으로 현재의 레벨에 반대되는 레벨로 구동된다. 결과적으로, 출력 레벨은 강제적으로 현재의 레벨에서 중간 전위 레벨로 복귀한다.
즉, 출력 레벨을 중간 전위로 복귀시키기 위해, 출력 레벨은 일발에 의해 순간적으로 반대 전위로 구동된다. 결과적으로 출력 리딩(leading) 또는 출력 트레일링(trailing)에 요구되는 기간을 감소시킬 수 있다. 후속 동작에서 버퍼 회로의 출력 레벨이 로우 레벨 또는 하이 레벨이 되는 경우에도, 고속 전송을 수행할 수 있다.
상기의 설명으로부터 쉽게 알 수 있는 바와 같이, 하이 임피던스 상태 기능에서는 지연이 감소된다. 결과적으로, 버퍼 회로가 반도체 칩들 간의 버스에서 고속의 인터페이스를 수행하는 것이 가능하다.
본 발명의 버퍼 회로에 따르면, "풀-업" 상태 또는 "풀-다운" 상태를 제어하는 것이 가능하다. 즉, 하이 레벨 또는 로우 레벨을 제어할 수 있다. 따라서, 하이 레벨 캐패시턴스 내에 저장된 전하를 방전시킬 필요가 없다. 출력단의 인버터는 단락 상태가 되지 않는다. 또한, 풀업/풀다운 저항을 구비할 필요도 없다. 따라서, 레벨 제어를 위한 조절, 소비 전력의 증가, 캐패시턴스 설계의 어려움 및 칩 면적의 증가를 야기하는 저항 소자없이, 고속으로 동작할 수 있다.
트라이스테이트 버퍼 회로(10)는, 출력 레벨이 로우 레벨에서 하이 임피던스(Hiz)로 변하는 경우 및 출력 레벨이 하이 레벨에서 하이 임피던스(Hiz)로 변하는 경우에서, 고속으로 동작할 수 있다. 한편, 개방 드레인 버퍼 회로(20)는, 출력 레벨이 로우 레벨에서 하이 임피던스(Hiz)로 변하는 경우에서, 고속으로 동작할 수 있다.
본 발명이 그 바람직한 실시예와 관련하여 설명되었지만, 본 기술 분야의 숙련된 기술자라면, 본 발명이 다양한 방식으로 실현될 수 있음을 쉽게 이해할 수 있을 것이다.

Claims (10)

  1. 하이 임피던스 기능 모드를 가지며, 버퍼 출력 레벨을 출력하기 위한 버퍼 회로에 있어서,
    상기 버퍼 회로가 상기 하이 임피던스 기능 모드가 되기 전에, 순간적으로 상기 버퍼 출력 레벨을 반대 레벨로 제어하기 위한 버퍼 출력 제어 수단
    을 포함하는 버퍼 회로.
  2. 제1항에 있어서, 상기 반대 레벨은 현재의 버퍼 출력 레벨에 반대 레벨인 버퍼 회로.
  3. 제2항에 있어서,
    상기 버퍼 회로는 상기 버퍼 출력 레벨을 출력하기 위한 출력단 수단을 갖는 트라이스테이트 버퍼 회로(tri-state buffer circuit)이고,
    상기 버퍼 출력 제어 수단은 상기 출력단 수단을 제어하여, 상기 출력단 수단이 상기 버퍼 출력 레벨로서 일발 펄스(one-shot pulse)를 생성하게 하는 버퍼 회로.
  4. 제3항에 있어서,
    상기 버퍼 출력 제어 수단은, 인에이블 신호가 인액티브로 될 때에, 상기 출력단 수단이 상기 버퍼 출력 레벨로서 상기 일발 펄스를 생성하게 하는 버퍼 회로.
  5. 제4항에 있어서,
    상기 버퍼 출력 제어 수단은 상기 인에이블 신호에 따라 버퍼 제어 신호를 출력하고,
    상기 버퍼 회로는,
    입력 신호 및 상기 버퍼 제어 신호가 공급되어 배타적 NOR 신호를 생성하는 배타적 NOR 게이트;
    상기 배타적 NOR 신호 및 지연 신호가 공급되어 NAND 신호를 생성하는 NAND 게이트 -상기 지연 신호는 상기 인에이블 신호로부터 미리 정해진 시간 동안 지연됨-; 및
    상기 배타적 NOR 신호 및 반전 신호가 공급되어 NOR 신호를 생성하는 NOR 게이트 -상기 인에이블 신호는 상기 미리 정해진 지연 시간을 갖는 상기 반전 신호로 반전됨-
    를 더 포함하고,
    상기 출력단 수단은,
    상기 NAND 신호가 공급되는 P 채널 게이트 전극, 제1 전원에 접속된 P 채널 소스 전극 및 상기 버퍼 출력 레벨을 출력하기 위한 버퍼 회로 출력 단자에 접속된 P 채널 드레인 전극을 구비하는 P 채널 트랜지스터; 및
    상기 NOR 신호가 공급되는 N 채널 게이트 전극, 제2 전원에 접속된 N 채널 소스 전극, 및 상기 버퍼 회로 출력 단자에 접속된 N 채널 드레인 전극을 구비하는 N 채널 트랜지스터
    를 포함하는 버퍼 회로.
  6. 제5항에 있어서, 상기 버퍼 출력 제어 수단은,
    상기 인에이블 신호 및 상기 반전 신호가 공급되어, 상기 버퍼 제어 신호로서 OR 신호를 생성하는 OR 게이트; 및
    상기 인에이블 신호가 공급되어, 상기 인에이블 신호를 상기 반전 신호로 반전시키는 인버터
    를 포함하는 버퍼 회로.
  7. 제2항에 있어서,
    상기 버퍼 회로는 출력단 라인을 갖는 개방 드레인 버퍼 회로이고,
    상기 버퍼 회로는, 상기 출력단 라인이 풀업 상태가 되게 하는 출력단 수단을 포함하며,
    상기 버퍼 출력 제어 수단은 상기 출력단 수단이 순간적으로 온 상태가 되도록 제어하여, 상기 출력단 라인으로부터의 상기 버퍼 출력 레벨로서 일발 펄스를 생성하는 버퍼 회로.
  8. 제7항에 있어서, 인에이블 신호가 인액티브로 될 때에, 상기 버퍼 출력 제어 수단은 상기 출력단 라인으로부터의 상기 버퍼 출력 레벨로서 상기 일발 펄스를 생성하는 버퍼 회로.
  9. 제8항에 있어서,
    상기 버퍼 출력 제어 수단에는 상기 인에이블 신호로서 상기 입력 신호가 공급되어, 상기 인에이블 신호에 따라 버퍼 제어 신호가 출력되고,
    상기 출력단 수단은,
    상기 버퍼 제어 신호가 공급되는 P 채널 게이트 전극, 제1 전원에 접속된 P 채널 소스 전극 및 상기 버퍼 출력 레벨을 출력하기 위한 버퍼 회로 출력 단자에 접속된 P 채널 드레인 전극을 구비하는 P 채널 트랜지스터; 및
    상기 입력 신호를 반전시켜 상기 입력 신호로부터 미리 정해진 지연 시간동안 지연시킨 반전 신호가 공급되는 N 채널 게이트 전극, 제2 전원에 접속된 N 채널 소스 전극 및 상기 버퍼 회로 출력 단자에 접속된 N 채널 드레인 전극을 구비하는 N 채널 트랜지스터
    를 포함하는 버퍼 회로.
  10. 제9항에 있어서, 상기 버퍼 출력 제어 수단은,
    상기 입력 신호 및 상기 반전 신호가 공급되어, 상기 버퍼 제어 신호로서 NAND 신호를 생성하는 NAND 게이트; 및
    상기 입력 신호가 공급되어, 상기 입력 신호를 상기 반전 신호로 반전시키는 인버터
    를 포함하는 버퍼 회로.
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