JP5612185B2 - 半導体集積回路 - Google Patents
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Description
本発明の実施の形態1について図面を参照して説明する。なお本発明は、データ送信回路と、当該データ送信回路からのデータを受信するデータ受信回路と、を備え、制御信号によってデータ送信回路からのデータ送信が制御される回路に対して適用可能である。本実施の形態では、SoC(System On Chip)回路とSDRAM(Synchronous Dynamic Random Access Memory)回路とを備え、両回路間で双方向にデータ転送が行われる信号線(以下、単に双方向用信号線と称す)を介してデータ転送が行われる場合を例に説明する。
101 SDRAM回路
200 制御信号
201 外部端子
202 バッファ
203 データ出力回路
204 ターミネーション回路
205 制御回路
206 インバータ
207 抵抗
208 抵抗
209 スイッチ
210 スイッチ
230 制御信号
251 NAND回路
252 NOR回路
253 トランジスタ
254 トランジスタ
255 インバータ
Claims (6)
- データを送信するデータ送信回路を備えた半導体集積回路であって、
前記データ送信回路は、
前記データを出力するか、出力をハイインピーダンス状態にするか、が切り替わるデータ出力回路と、
データ送信時には前記データを出力し、データ送信後にさらに別のデータを送信する場合には、先のデータ送信後から別のデータ送信開始までのデータ送信間隔に基づいて、当該データ送信間隔の期間中、先のデータ送信時に最後に出力したデータを出力し続けるように、前記データ出力回路に対して制御信号を出力する制御回路と、を備え、
前記データ送信間隔は、前記データ送信回路がデータ送信のコマンドを出力後さらに別のデータ送信のコマンドを出力するまでの期間に基づいて決定される、半導体集積回路。 - 前記制御回路は、前記データ送信回路がデータ送信後にさらに別のデータを送信する場合において、前記データ送信間隔が閾値以下である場合にのみ、当該データ送信間隔の期間中、先のデータ送信時に最後に出力したデータを出力し続けるように、前記データ出力回路に対して前記制御信号を出力する、請求項1に記載の半導体集積回路。
- 前記制御回路は、前記データ送信回路がデータ送信後にさらに別のデータを送信する場合において、前記データ送信間隔が前記閾値を超える場合、当該データ送信間隔の期間中、前記データ出力回路の出力をハイインピーダンス状態とするように前記制御信号を出力する、請求項2に記載の半導体集積回路。
- 前記データ送信間隔は、前記データ送信回路がデータ送信のコマンドを出力してからデータ送信を開始するまでのレイテンシに基づいて決定される、請求項1〜3の何れか一項に記載の半導体集積回路。
- 前記データ送信間隔は、前記データ送信回路が送信するデータのバースト長に基づいて決定される、請求項1〜4の何れか一項に記載の半導体集積回路。
- 前記データ出力回路は、
Pチャネル及びNチャネルMOSトランジスタからなるインバータを有し、
前記データ出力回路の出力をハイインピーダンス状態にする場合には、Pチャネル及びNチャネルMOSトランジスタがオフするように制御され、前記データ出力回路から前記データを出力する場合には、当該データに応じてPチャネル及びNチャネルMOSトランジスタのいずれか一方がオンし他方がオフするように制御される、請求項1〜5のいずれか一項に記載の半導体集積回路。
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