JP5588053B2 - 半導体集積回路 - Google Patents
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Description
本発明の実施の形態1について図面を参照して説明する。なお本発明は、複数の信号線を介してパラレルに送信データを送信するデータ送信回路と、送信データを受信するデータ受信回路と、を備え、制御信号によってデータ送信回路からのデータ送信が制御される回路に対して適用可能である。本実施の形態では、SoC(System On Chip)回路とSDRAM(Synchronous Dynamic Random Access Memory)回路とを備え、両回路間で双方向にデータ転送が行われる信号線(以下、単に双方向用信号線と称す)を介してデータ転送が行われる場合を例に説明する。
100 SoC回路
101 SDRAM回路
200 制御信号
201 外部端子
202 バッファ
203 データ出力回路
204 ターミネーション回路
205 制御回路
206 インバータ
207 抵抗
208 抵抗
209 スイッチ
210 スイッチ
230 制御信号
231 制御信号
251 NAND回路
252 AND回路
253 トランジスタ
254 トランジスタ
255 インバータ
256 データ選択回路
257 レジスタ
258 セレクタ
Claims (7)
- 複数の信号線を介して、パラレルに送信データを送信するとともに、前記送信データに対応しかつ前記送信データに同期したストローブ信号を送信する、データ送信回路と、
前記複数の信号線にそれぞれ接続され、互いに隣接して配置される複数のパッドと、を備え、
前記データ送信回路は、
前記複数のパッドにそれぞれ接続され、前記送信データを前記複数のパッドに出力するためのデータ送信モードと、出力をハイインピーダンスにするためのハイインピーダンスモードと、が切り替わる複数のデータ出力回路と、
前記各データ出力回路に対して、前記送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路と、
前記各データ出力回路が、前記ハイインピーダンスモードから前記データ送信モードへモードが切り替わってから前記送信データの出力を開始するまでの間、前記固定データを出力するように制御する制御回路と、を備え、
前記複数のデータ出力回路から出力される複数の固定データは、一部がHレベルであり、残りの一部がLレベルである、半導体集積回路。 - 前記複数のパッドは、当該半導体集積回路の外枠に沿ってリング状に配置され、前記外枠の一辺に沿って互いに隣接して配置される、請求項1に記載の半導体集積回路。
- 前記複数のパッドのうち、前記複数のパッドの一端から見て奇数番目のパッドから出力される前記固定データと、前記複数のパッドの一端から見て偶数番目のパッドから出力される前記固定データとは、互いに異なる電位である、請求項2に記載の半導体集積回路。
- 前記データ選択回路は、
前記固定データを記憶するレジスタと、
前記レジスタに記憶された前記固定データと、前記送信データと、の何れかを、前記制御回路から出力された制御信号に基づいて選択し出力するセレクタと、を備えた、請求項1〜3の何れか一項に記載の半導体集積回路。 - 前記制御回路は、前記各データ出力回路のモードを前記ハイインピーダンスモード及び前記データ送信モードの何れかに切り替える、請求項1〜4の何れか一項に記載の半導体集積回路。
- 前記制御回路は、前記データ送信回路が前記送信データの送信を行う場合、前記各データ出力回路のモードを前記データ送信モードに切り替え、前記データ送信回路が前記送信データの送信を行わない場合、前記各データ出力回路のモードを前記ハイインピーダンスモードに切り替える、請求項1〜5の何れか一項に記載の半導体集積回路。
- 前記各データ出力回路は、
PチャネルMOSトランジスタ及びNチャネルMOSトランジスタによって構成されるインバータを有し、
前記PチャネルMOSトランジスタ及び前記NチャネルMOSトランジスタは、前記ハイインピーダンスモードの場合、何れもオフし、前記データ送信モードの場合、前記送信データ及び前記固定データの何れかに基づいて何れか一方がオン、他方がオフする、請求項1〜6の何れか一項に記載の半導体集積回路。
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