JP5759602B2 - 半導体集積回路 - Google Patents
半導体集積回路 Download PDFInfo
- Publication number
- JP5759602B2 JP5759602B2 JP2014150647A JP2014150647A JP5759602B2 JP 5759602 B2 JP5759602 B2 JP 5759602B2 JP 2014150647 A JP2014150647 A JP 2014150647A JP 2014150647 A JP2014150647 A JP 2014150647A JP 5759602 B2 JP5759602 B2 JP 5759602B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- circuit
- transmission
- output
- pads
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Logic Circuits (AREA)
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
Description
本発明の実施の形態1について図面を参照して説明する。なお本発明は、複数の信号線を介してパラレルに送信データを送信するデータ送信回路と、送信データを受信するデータ受信回路と、を備え、制御信号によってデータ送信回路からのデータ送信が制御される回路に対して適用可能である。本実施の形態では、SoC(System On Chip)回路とSDRAM(Synchronous Dynamic Random Access Memory)回路とを備え、両回路間で双方向にデータ転送が行われる信号線(以下、単に双方向用信号線と称す)を介してデータ転送が行われる場合を例に説明する。
100 SoC回路
101 SDRAM回路
200 制御信号
201 外部端子
202 バッファ
203 データ出力回路
204 ターミネーション回路
205 制御回路
206 インバータ
207 抵抗
208 抵抗
209 スイッチ
210 スイッチ
230 制御信号
231 制御信号
251 NAND回路
252 AND回路
253 トランジスタ
254 トランジスタ
255 インバータ
256 データ選択回路
257 レジスタ
258 セレクタ
Claims (5)
- 1つのチップ上に形成された半導体集積回路であって、
複数の信号線を介して、パラレルに送信データを送信するとともに、前記送信データの送信を外部に指示する書込要求信号、を送信するデータ送信回路と、
前記複数の信号線にそれぞれ接続され、互いに隣接して配置される複数のパッドと、を備え、
前記データ送信回路は、
前記複数のパッドにそれぞれ接続される複数のデータ出力回路と、
前記各データ出力回路に対して、前記送信データと予め設定された固定データとのいずれかを選択して出力するデータ選択回路と、をさらに備え、
前記複数のパッドのひとつである第1のパッドから前記書込要求信号を出力した時の時刻を第1の時刻とし、前記複数のパッドのひとつであり前記第1のパッドとは異なる第2のパッドから前記書込要求信号に応じた前記送信データを出力した時の時刻を第2の時刻とした時、前記データ選択回路は前記第1の時刻と前記第2の時刻の間にある第3の時刻で前記固定データを選択して出力し、第2の時刻で前記送信データを選択して出力し、
前記複数のデータ出力回路から出力される複数の前記固定データは、一部がHレベルであり、残りの一部がLレベルである、半導体集積回路。 - 前記データ送信回路は、前記送信データに対応しかつ前記送信データに同期したストローブ信号を送信する、請求項1に記載の半導体集積回路。
- 前記複数のパッドは、当該半導体集積回路の外枠に沿ってリング状に配置され、前記外枠の一辺に沿って互いに隣接して配置される、請求項1又は2に記載の半導体集積回路。
- 前記複数のパッドのうち、前記複数のパッドの一端から見て奇数番目のパッドから出力される前記固定データと、前記複数のパッドの一端から見て偶数番目のパッドから出力される前記固定データとは、互いに異なる電位である、請求項3に記載の半導体集積回路。
- 前記各データ出力回路は、
PチャネルMOSトランジスタ及びNチャネルMOSトランジスタによって構成されるインバータを有し、
前記PチャネルMOSトランジスタ及び前記NチャネルMOSトランジスタは、出力をハイインピーダンスにするためのハイインピーダンスモードの場合、何れもオフし、前記送信データを前記複数のパッドに出力するための送信モードの場合、前記送信データ及び前記固定データの何れかに基づいて何れか一方がオン、他方がオフする、請求項1〜4の何れか一項に記載の半導体集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014150647A JP5759602B2 (ja) | 2014-07-24 | 2014-07-24 | 半導体集積回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2014150647A JP5759602B2 (ja) | 2014-07-24 | 2014-07-24 | 半導体集積回路 |
Related Parent Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2013184009A Division JP5588053B2 (ja) | 2013-09-05 | 2013-09-05 | 半導体集積回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2014220838A JP2014220838A (ja) | 2014-11-20 |
JP5759602B2 true JP5759602B2 (ja) | 2015-08-05 |
Family
ID=51938847
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2014150647A Active JP5759602B2 (ja) | 2014-07-24 | 2014-07-24 | 半導体集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP5759602B2 (ja) |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09152923A (ja) * | 1995-11-29 | 1997-06-10 | Fujitsu Ltd | 信号電極の駆動方法、電子装置、および半導体装置 |
JPH11353228A (ja) * | 1998-06-10 | 1999-12-24 | Mitsubishi Electric Corp | メモリモジュールシステム |
JP2002222921A (ja) * | 2001-01-25 | 2002-08-09 | Mitsubishi Electric Corp | 半導体集積回路 |
KR100626375B1 (ko) * | 2003-07-21 | 2006-09-20 | 삼성전자주식회사 | 고주파로 동작하는 반도체 메모리 장치 및 모듈 |
KR100574989B1 (ko) * | 2004-11-04 | 2006-05-02 | 삼성전자주식회사 | 데이터 스트로브 버스라인의 효율을 향상시키는메모리장치 및 이를 구비하는 메모리 시스템, 및 데이터스트로브 신호 제어방법 |
JP2009171562A (ja) * | 2007-12-17 | 2009-07-30 | Seiko Epson Corp | 演算比較器、差動出力回路、および半導体集積回路 |
-
2014
- 2014-07-24 JP JP2014150647A patent/JP5759602B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2014220838A (ja) | 2014-11-20 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5363252B2 (ja) | 半導体集積回路 | |
JP5346259B2 (ja) | 半導体集積回路 | |
US6950370B2 (en) | Synchronous memory device for preventing erroneous operation due to DQS ripple | |
US10102890B2 (en) | Semiconductor device and semiconductor system | |
CN110574111B (zh) | 半频命令路径 | |
JP5390310B2 (ja) | 半導体集積回路 | |
KR100638748B1 (ko) | 반도체메모리소자 | |
JP5618772B2 (ja) | 半導体装置 | |
JP5759602B2 (ja) | 半導体集積回路 | |
JP5588053B2 (ja) | 半導体集積回路 | |
JP2011146101A (ja) | 半導体装置、データ伝送システム、及び半導体装置の制御方法 | |
JP5591387B2 (ja) | 記憶装置 | |
JP5793229B2 (ja) | 半導体集積回路 | |
JP5612185B2 (ja) | 半導体集積回路 | |
JP5775629B2 (ja) | 半導体集積回路 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20150306 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20150310 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20150427 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20150526 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20150605 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 5759602 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |