JPH0485791A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置さらには読出しデータの出力系
の改良技術に関し１例えばスタティック・ランダム・ア
クセス・メモリ（ＳＲＡＭと略記する）に適用して有効
な技術に関する。

〔従来の技術〕

ＳＲＡＭはダイナミックＲＡＭに比較して１／４の集積
度であり、１ビット当りのコストが高いという欠点があ
るものの、リフレッシュ動作が不要でメモリの動作タイ
ミングが容易なことなどからマイクロコンピュータや端
末メモリシステムなどに広く使用される。

ＳＲＡＭは、基本的にはマトリクス状に所定の容量で配
列されたメモリセルアレイと、任意のメモリセルを選択
するための行（ｒｏｗ）及び列（ｃ　ｏ　１　ｕｍｎ）
デコーダや、データの入出力系並びにその制御系などで
構成される。更にＳＲＡＭでは一般に入出力信号のレベ
ルがＴＴＬコンパチブルとされるため、ＴＴＬレベルを
ＭＯＳレベルに変換するためのバッファ回路が設けられ
る。

ところでこのようなＳＲＡＭにおいては、高速化及び出
力ノイズの低減のため、ＡＴＤパルス（アドレス信号の
変化を示す信号）により内部データのイコライズ及び出
力データのトライステートを行っている。すなわち第５
図に示されるように従来のＳＲＡＭでは、ＡＴＤパルス
に同期してセンスアンプ出力、メインアンプ出力がイコ
ライズされ、また出力回路（出力バッファ）のデータ出
力がトライステートされる。

尚、ＳＲＡＭについて記載された文献の例としては、昭
和５９年１１月３０日に株式会社オーム社より発行され
たｒＬＳＩハンドブック」がある。

〔発明が解決しようとする課題〕

しかしながら上記従来技術によれば、データ出力がトラ
イステートされるため、メモリ応用システムでのデータ
バスが一時的にフローティング状態とされる場合があり
、かかる場合に当該データバスにノイズが混入するとそ
れがデータバス上で異常レベルとなり、システム誤動作
を招来するという欠点があり、またそうかといって単に
データのトライステートを省略した場合には内部データ
のイコライズ期間において出力回路の出力状態が急激に
変化して所謂発振状態となってしまうことが、本発明者
により明らかにされた。

本発明の目的は１発信状態を招来することなく、データ
出力のトライステートを省略することによりメモリ応用
システムでの誤動作防止を図ることができる技術を提供
することにある。

本発明の前記並びにそのほかの目的と新規な特徴は本明
細書の記述及び添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば下記の通りである。

すなわち、アドレス信号の変化を示す信号に応じてアド
レス変化直前の増幅回路出力状態を保持するラッチ回路
を含んで半導体記憶装置を構成するものである。このラ
ッチ回路はトランスファゲートを介して上記増幅回路に
結合させることができ、この場合に上記ラッチ回路での
データ保持期間において増幅回路とラッチ回路との間が
高インピーダンスとされるように構成することができる
。

また半導体記憶装置においては、高速動作と耐ノイズ性
向上の見地から読出しデータの伝達を相補線によって行
うのが一般的であるが、このような場合に上記ラッチ回
路は、当該相補線に対応する一組のフリップフロップに
よって構成することができる。

〔作　用〕

上記した手段によれば、上記ラッチ回路はアドレス信号
の変化を示す信号に応じてアドレス変化直前の増幅回路
出力状態を保持し、この保持値がメモリ応用システムで
のデータバスに出力可能とされる。このことが、データ
出力のトライステートを省略しても発振状態を招来する
ことなく、メモリ応用システムでの誤動作を防止するよ
うに作用する。

〔実　施　例〕

第１０図には本発明の一実施例であるＳ　ＲＡＭが示さ
れる。同図に示されるＳＲＡＭは、特に制限されないが
、公知の半導体集積技術により単結晶シリコンなどの一
つの半導体基板に形成される。

第１０図に示されるＳＲＡＭは記憶部としてのメモリセ
ルアレイ１を有し、このメモリセルアレイ１は、データ
をスタティックに保持するための複数のメモリセルがア
レイ状に配列されて成り、特に制限されないが、動作時
の定常電流を低減するため、アドレス信号を作用するこ
とにより複数のメモリマットに分割可能とされる。複数
のメモリセルはワード線及びデータ線に結合される。

メモリセルアレイ１のワード線駆動は、Ｘアドレス（行
アドレス）デコーダ２の出力に基づいて行われる。この
Ｘデコーダ２はワードドライバを備え、前段のアドレス
バッファ４よりのアドレス信号Ａ、〜Ａｉの下位数ビッ
トをデコードしてワード線駆動信号を生成する６ メモリセルアレイ１のデータ線はＹアドレスデコーダ（
列デコーダ）３のデコード出力で制御される列選択スイ
ッチ７を介してメモリマット毎のコモンデータ線にまと
められ、メモリマットに対応して配置されたセンスアン
プ等を含む書込み読出し回路８に結合される。尚、上Ｒ
ｙアドレスデコーダ３はアドレスバッファ４よりのアド
レス信号Ａ０〜Ａｉの上位数ビットをデコードすること
により列選択スイッチ７の制御信号を生成する。

上記アドレスバッファ４よりのアドレス信号Ａ〜Ａｉは
アドレス変化検出（ＡＴＤと略記する）回路５へも伝達
される。このＡＴＤ回路５は、アドレス信号Ａ、〜Ａｉ
の変化を検出することにより当該アドレス信号に同期し
て内部タイミング信号を生成する機能を有する。このタ
イミング信号は、後段に配置されたコントローラ６に取
込まれるようになっている。またコントローラ６には、
外部から伝達されるライトイネーブル信号ＷＥやチップ
セレクト信号Ｃ８が取込まれ、当該コントローラ６は、
これら各種信号に基づいて本実施例ＳＲＡＭ各部の動作
を制御する。

第１図には、第１Ｏ図に示されるＳＲＡＭの読出しデー
タ出力系の詳細が示される。

同図に示されるように読出しデータ出力系には、センス
アンプ１０−１．１０−２．・・・、メインアンプ１２
、ラッチ回路１５、出力回路１６が含まれ、それらが相
補線（ｄ、ｄ）によって結合される。

センスアンプ１０−１．１０−２．・・・はメモリセル
アレイ１におけるメモリマット分割に対応して配置され
る。すなわちデータ線に読出された信号は列選択スイッ
チを介してコモンデータ線に伝達されるが、コモンデー
タ線の電位差は通常１ｖ以下と小さく、このためメモリ
マット毎に配置されたセンスアンプ１０−１．１０−２
．・・・で増幅された後に内部データバス１１に送出さ
れるようになっている。

センスアンプ１０−１．１０−２．・・・は同一構成と
され、上記コントローラ６からのセンスアンプコントロ
ール信号５ＡＣＩ、５ＡＣ２，・・がアサートされるこ
とにより個別的に活性化される。

例えばセンスアンプ１０−１は、特に制限されないが、
ＣＭＯＳタイプとされ、基本的にはＰチャンネルＭＯＳ
ＦＥＴＱＩ、Ｑ２．及びＱ６．Ｑ７を負荷とした２つの
電圧差動形増幅器より成る。

すなわち第１の増幅器はＰチャンネルＭＯ３ＦＥＴＱＩ
、Ｑ２及びＮチャンネルＭＯ３ＦＥＴＱ３゜Ｑ４．Ｑ５
より成り、また第２の増幅器はＰチャンネルＭＯ８ＦＥ
ＴＱ６．Ｑ７及びＮチャンネルＭ、０５ＦＥＴＱ８．Ｑ
９．ＱＩＯより成る。センスアンプコントロール信号５
ＡＣＩで制御されるＭＯ８ＦＥＴＱ５．ＱＩＯが定電流
素子を兼ねている。第１．第２の増幅器はシングルエン
ド形とされるため、２回路を並列に用いることにより一
対の相補出力（ｄ、ｄ）が得られ、それが内部データバ
ス１１に載せられるようになっている。

また内部データバス１１には相補線（ｃｌ、ｄ）を橋絡
するように、ＮチャンネルＭＯ８ＦＥＴＱ１１、Ｐチャ
ンネルＭＯ５ＦＥＴＱ１２より成るトランスファゲート
が結合され、このトランスファゲートにより上記センス
アンプ１０−１．１０−２．・・・の出力のイコライズ
が行われるようになっている。このイコライズのタイミ
ングは、上記コントローラ６より出力されるイコライズ
タイミング信号φＥＱ、、φＥＱ、によって制御される
。

更に上記内部データバス１１には、当該データバス１１
上のデータを増幅するメインアンプ１２が結合される。

このメインアンプ１２は特に制限されないが、上記セン
スアンプ１０−１や１０−２と同様に構成される。すな
わち、ＰチャンネルＭＯ８ＦＥＴＱ１３．Ｑ１４及びＱ
１８．Ｑ１９を負荷とした２つの電圧差動増幅器を含ん
でなる。

第１の増幅器はＰチャンネルＭＯＳＦＥＴＱＩ３゜Ｑ１
４及びＮチャンネルＭＯ８ＦＥＴＱ１５．Ｑ１６、Ｑ１
７より成り、第２の増幅器はＰチャンネルＭＯ５ＦＥＴ
Ｑ１８．Ｑ１９及びＮチャンネルＭＯ５ＦＥＴＱ２０．
Ｑ２１．Ｑ２２より成る。

ＭＯ５ＦＥＴＱ１７．、Ｑ２２は上記コントローラ６か
らのメインアンプコントロール信号ＭＡＣによって活性
化される。また第１．第２の増幅器が並列に用いられる
ことにより一対の相補出力（ｄ。

ｄ）が得られ、それが当該メインアンプの出力として後
段のインバータ１３．１４に伝達される。

そしてこのメインアンプ１２の相補出力線には上記コン
トローラ６からのメインアンプコントロール信号ＭＡＣ
によって駆動される。ＰチャンネルＭＯ５ＦＥＴＱ２３
及びＱ２４が結合される。このＭＯ８ＦＥＴＱ２３．Ｑ
２４のドレインには電源電圧Ｖｃｃが印加されるように
なっており、当該メインアンプ１２の非活性期間におい
て相補出力線（ｄ、ｄ）が電源電圧Ｖｃｃによってチャ
ージされるようになっている。

また上記メインアンプ１２の相補出力線（ｄ。

ｄ）を橋線するように、ＮチャンネルＭＯ８ＥＴＱＩ　
ＩＡ及びＰチャンネルＭＯ８ＦＥＴＱ１２Ａより成るト
ランスファゲートが配置され、このトランスファゲート
によってメインアンプ出力のイコライズが行われるよう
になっている。このイコライズのタイミングは、上記コ
ントローラ６より出力されるイコライズタイミング信号
φＥＱ、φＥＱによって制御される。

ここで上記メインアンプコントロール信号ＭＡＣは特に
制限されないが、上記コントローラ６において次のよう
な論理で生成される。

すなわち、第２図に示されるように、ライトイネーブル
信号ＷＥをインバータ２ｏで反転したものとチップセレ
クト信号Ｏ８との負論理和をノアゲート２１でとり、後
段のインバータ２２．２３で論理反転することにより、
若しくは第３図に示されるように、チップセレクト信号
Ｃ８をインバータ３０で反転したものとライトイネーブ
ル信号ＷＥとの負論理積をナントゲートでとり、インバ
ータ３２で論理反転することにより、メインアンプコン
トロール信号ＭＡＣを簡単に生成することができる。こ
のＭＡＣはリードサイクルのときメインアンプ１２を活
性化するための信号とされ、第２図若しくは第３図に示
される論理構成によりリードサイクルのときにハイレベ
ル、ライトサイクル及びチップ非選択時にロウレベルと
される（第４図参照）。

更に第１図においてインバータ１３の後段には。

ＰチャンネルＭＯ８ＦＥＴＱ２５及びＮチャンネルＭｏ
５ＦＥＴＱ２６より成るトランスファゲートが配置され
、インバータ１４の後段には、ＰチャンネルＭＯ８ＦＥ
ＴＱ２７及びＮチャンネルＭｏ５ＦＥＴＱ２８より成る
トランスファゲートが配置され、この２つのトランスフ
ァゲートによってインバータ１３．１４の出力、すなわ
ち上記メインアンプ１２の後段回路（ラッチ回路１５．
出力回路１６）への伝達が制御されるようになっている
。この制御は上記コントローラ６より出力されるメイン
アンプアウトプットコントロール信号ＭＡＯＣ，ＭＡＯ
Ｃによって行われる。すなわちトランスファゲート（Ｑ
２５．Ｑ２６及びＱ２７゜Ｑ２８）の出力が高インピー
ダンス状態とされることにより、上記メインアンプ１２
の出力のイコライズによる中間レベルが後段回路に伝達
されるのが阻止される。

上記ラッチ回路１５は、メインアンプ１２の出力状態を
保持する機能を有する。この保持タイミングはコントロ
ーラ６からのラッチコントロール信号φＲＣ，φＲ，Ｃ
によって制御される。このラッチコントロール信号φＲ
Ｃ，φＲＣはＡＴＤパルスと等価なものとされ、従って
ラッチ回路１５は、アドレス信号Ａ０〜Ａｉの変化に対
応してアドレス信号変化直前のメインアンプ出力状態を
保持する。この保持期間においては、トランスファゲー
ト（Ｑ２５．Ｑ２６及びＱ２７．Ｑ２８）の出力状態が
高インピーダンス状態とされ、保持データの内容変更が
阻止される。ラッチ回路１５は、特に制限されないが、
相補線（ｄ、ｄ）に対応して配置された一組のフリップ
フロップによって形成される。第１のフリップフロップ
は、ＰチャンネルＭＱＳＦＥＴＱ２９とＮチャンネルＭ
ｏ５ＦＥＴＱ３０とから成るＭＯＳインバータと、Ｐチ
ャンネルＭＯ３ＦＥＴＱ３１とＮチャンネルＭｏ８ＦＥ
ＴＱ３２とから成るＭＯＳインバータとを結合して成り
、ＮチャンネルＭｏ５ＦＥＴＱ３７とＰチャンネルＭＯ
５ＦＥＴＱ３８より成るトランスファゲートを介してデ
ータ線ｄに結合される。

第２のフリップフロップはＰチャンネルＭＯＳＦＥＴＱ
３５とＮチャンネルＭｏ５ＦＥＴＱ３６とから成るＭＯ
Ｓインバータと、ＰチャンネルＭ○５ＦＥＴＱ３３とＮ
チャンネルＭＯ８ＦＥＴＱ３４とから成るＭＯＳインバ
ータとを結合して成り、ＮチャンネルＭＯ５ＦＥＴＱ３
９とＰチャンネルＭＯ８ＦＥＴＱ４０より成るトランス
ファゲートを介してデータ線（ｃｌ）に結合される。

そして上記出力回路１６は、相補線（ｄ、ｄ）に対応し
て配置された２人カアンド回路１７，１８と、それに結
合されたｎチャンネルＭＯ８ＦＥＴＱ４１．Ｑ４２とを
含んで成る。ＭＯ８ＦＥＴＱ４１．Ｑ４２の直列接続点
が読出しデータ出力端子とされる。上記２人カアンド回
路１７．１８の一方の端子には、上記コントローラ６か
らのデータ出力制御信号Ｄｏｃが入力されるようになっ
ており、上記ラッチ回路１５の保持内容（読出しデータ
）は、データ出力制御信号Ｄｏｃがイネーブル状態とさ
れたときにアンド回路１７．１８及びＭＯＳＦＥＴＱ４
１．Ｑ４２を介して図示しないシステムデータバスなど
に送出可能とされる。

第４図及び第５図には第１図に示される読出しデータ出
力系の動作タイミングが示される。

第４図に示されるようにリードサイクルのときに、メイ
ンアンプコントロール信号ＭＡＣがハイレベルにアサー
トされることによりメインアンプ１２が活性化され、そ
のとき内部データバス１１を介して取込まれた読出しデ
ータがこのメインアンプ］２２によって増幅されて出力
される６尚、メインアンプ１２の出力（ＭＡ高出力はト
ランスファゲート（ＱＩ　ＩＡ、Ｑ１２Ａ）によってイ
コライズされる。

また第５図に示されるように従来のＳＲＡＭにおいては
、データ出力がトライステートされたが、本実施例ＳＲ
ＡＭにおいては、センスアンプ１０−１．１０−２．・
・・の出力及びメインアンプ１２の出力がＡＴＤパルス
（＝φＲＣ）に呼応してイコライズされるものの、ラッ
チ回路１５によってアドレス信号Ａ０〜Ａｉの変化直前
のメインアンプ１２の出力状態が保持されるため、出力
回路１６の入力状態は、上記メインアンプ出力がイコラ
イズされるにもかかわらず、前状態が保持され。

この結果出力回路１６からのデータ出力は、同図に示さ
れるように読出しデータがスムースに切換ねるものとな
り、トライスデートする必要性がない。

本実施例によれば以下の作用効果を得ることができる。

（１）メインアンプ１２と出力回路１６との間にラッチ
回路１５を設け、このラッチ回路１５によって、アドレ
スＡ０〜Ａｉの変化直前のメインアンプ出力状態をＡＴ
Ｄパルスに同期して保持するようにしているので、出力
回路１６からのデータ出力をトライスデートしなくても
発振状態を招来することがない。データ出力のトライス
テートを省略したことにより、本実施例ＳＲＡＭが適用
される応用システムでのデータバスのフローティングを
防止でき、これにより当該システムでの誤動作を阻止で
きる。

（２）ラッチ回路１５でのデータ保持期間においてメイ
ンアンプ１２とラッチ回路１５との間がトランスファＭ
ＯＳ　（Ｑ２５．Ｑ２６及びＱ２７゜Ｑ２８）によって
高インピーダンス状態とされるので、メインアンプ出力
イコライズによる中間レベルによってラッチ回路１５の
保持が変更されるのが阻止され、安定動作が確保される
。

（３）読出しデータの出力系におけるデータ伝達は、高
速動作と耐ノイズ性向上の見地から相補線によってなさ
れ、この場合において当該相補線に対応する一組のフリ
ップフロップにより上記ラッチ回路１５を構成するよう
にしたので、回路の簡素化とデータ保持の確実化とを両
立させることができる。

（４）また、以下に述べるようにｔＯＨ（出力保持時間
）及びｔＣＬＺ　（チップセレクト出力セット時間）を
改善することができる。

すなわち、本実施例ＳＲＡＭでは、第８図に示されるよ
うに従来例におけるｔＡＡ−ｔｏＨの期間においても、
前アドレスに係る出力データが保持されるためｔＯＨが
大幅に改善され、特に他のモジュールが本実施例ＳＲＡ
Ｍの出力データを取込み得る期間が長くなり、システム
全体の安定動作を図ることができる。

更に本実施例ＳＲＡＭでは、第９図に示されるように従
来例におけるｔＡＣＳ−ｔＣＬＺの期間においても、ラ
ッチ回路１５にはロウレベルが保持され、出力Ｄｏｕｔ
がハイインピーダンスになるため、他のモジュールと共
通接続されたデータバス上で当該能のモジュールとのバ
スファイトの虞れを低減することができる。

（５）上記（４）の作用効果により、本実施例ＳＲＡ、
　Ｍを含むシステムのタイミング設計が簡単になる。

以上本発明者によってなされた発明を実施例に基づいて
具体的に説明したが、本発明はそれに限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更す
ることができる。

例えば第６図に示されるように一つのフリップフロップ
（Ｆ、Ｆ、）４１と、ＮチャンネルＭＯ８ＦＥＴＱ５０
．Ｑ５１とによってラッチ回路１５Ａを構成することも
できる。この場合において第７図に示されるように上記
ＭＯ５ＦＥＴＱ５０゜Ｑ５１にＰチャンネルＭＯ３ＦＥ
ＴＱ５２．Ｑ５３をそれぞれ結合することによりトラン
スファゲートとしてもよい。尚、Ｍ、０５ＦＥＴＱ２５
．Ｑ２６及びＱ２７．Ｑ２８によって形成されるトラン
スファゲートについては第１図の場合と同様であるが、
メインアンプ１２の出力のイコライズはＮチャンネルＭ
Ｏ５ＦＥＴＱＩ　ＩＡのみによって行うようにしている
。

更に、センスアンプが一回路の場合には第１図のメイン
アンプ１２やトランスファゲート（Ｑ２３、Ｑ２４）を
省略することができる。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＳＲＡＭに適用した
場合について説明したが、本発明はそれに限定されず、
疑似スタティックＲＡＭやダイナミックＲＡＭなどにも
広く適用することができる。本発明は少なくとも読出し
データを増幅する増幅回路（アンプ回路）を備える条件
のものに適用することができる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば下記の通りである。

すなわち、アドレス信号の変化を示す信号に応じてアド
レス変化直前の増幅回路出力状態がラッチ回路によって
保持され、それがメモリ応用システムでのデーバスに出
力可能とされるので、データ出力のトライステートを省
略しても発振状態を招来することなく、メモリ応用シス
テムでの誤動作を防止することができる。

【図面の簡単な説明】

第１図は本発明の一実施例回路図、 第２図及び第３図は第１図に示される回路において使用
されるメインアンプコントロール信号ＭＡＣの生成論理
回路図。 第４図及び第５図は第１図に示される回路の動作タイミ
ング図、 第６図及び第７図は第１図に示される回路の変形例説明
図、 第８図及び第９図は第１図に示される回路の作用効果を
従来回路との比較の上で説明するためのタイミング図、 第１０図は第１図に示される回路が含まれるＳＲＡＭの
ブロック図である。 ｌ・・・メモリセルアレイ、２・・・Ｘアドレスデコー
ダ、３・・・Ｙアドレスデコーダ、４・・・アドレスバ
ッファ、５・・・ＡＴＤ回路、６・・・コントローラ、
７・・・列選択スイッチ、８・・・書込み読出し回路、
１〇−１，１０−２・・・センスアンプ、１１・・・内
部データバス、１２・・メインアンプ、１３．１４・・
・インバータ、１５．１５Ａ・・・ラッチ回路、１６・
・・出力回路、１７．１８・・・アンド回路。 第 図 第 図 第 図 第 図

Claims (1)

1. 【特許請求の範囲】 １、アドレス信号に応じて記憶部から読出されたデータ
   を増幅回路で増幅して出力する半導体記憶装置において
   、上記アドレス信号の変化を示す信号に応じて、アドレ
   ス変化直前の上記増幅回路出力状態を保持するラッチ回
   路を含むことを特徴とする半導体記憶装置。 ２、上記ラッチ回路はトランスファゲートを介して上記
   増幅回路に結合され、上記ラッチ回路でのデータ保持期
   間において上記増幅回路とラッチ回路との間は当該トラ
   ンスファゲートにより高インピーダンス状態とされる請
   求項１記載の半導体記憶装置。 ３、上記記憶部からの読出しデータの伝達は相補線によ
   ってなされ、上記ラッチ回路はこの相補線に対応して配
   置された一組のフリップフロップを含んで成る請求項１
   又は２記載の半導体記憶装置。