JPH11203873A - 半導体集積回路及びデータ処理システム - Google Patents

Abstract

(57)【要約】 【課題】 センスアンプ活性化タイミングや出力ラッチ
タイミングに関するタイミングマージンを予め確保せず
に誤動作を防止できる半導体集積回路を提供する。 【解決手段】 ダミーメモリセルアレイ（２０）内部の
ダミーデータ線に配置されたダミーメモリセルにより読
み出し動作時のデータ線の振幅の変化を模擬し、データ
線振幅が必要量に達したことを検出してからセンスアン
プ（１７）及びダミーセンスアンプ（２２）を活性化す
る。更に、ダミーセンスアンプによってセンスアンプの
出力状態を模擬し、センスアンプの出力が確定するのに
合わせて出力ラッチ回路（１８）のラッチタイミングを
生成する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
メモリ動作における内部タイミング制御技術に関し、例
えばＳＲＡＭ（Static Random Access Memory；スタテ
ィック・ランダム・アクセス・メモリ）におけるセンス
アンプや出力ラッチ回路のタイミング制御に適用して有
効な技術に関するものである。

【０００２】

【従来の技術】ＳＲＡＭなどのスタティック型のメモリ
では、誤動作防止の観点から、ビット線対（相補ビット
線）の電位差がデータ読み出しに必要な大きさに達して
からセンスアンプを活性化し、また、センスアンプの出
力が確定してから出力ラッチ回路にセンスアンプの出力
をラッチさせることが必要である。このため、アドレシ
ングされたメモリセルの記憶情報に従って相補ビット線
の状態が変化される動作に前記センスアンプの活性化タ
イミングや出力ラッチ回路のラッチタイミングを同期さ
せるため、メモリアクセスストローブ信号のような外部
クロック信号を遅延回路で夫々所定時間遅延させてセン
スアンプ活性化信号や出力ラッチ制御信号を生成してい
た。

【０００３】同期型周辺回路を有するＳＲＡＭについて
記載された文献の例として、昭和６０年１２月２５日株
式会社オーム社発行の「マイクロコンピュータハンドブ
ック」第２５３頁及び第２５４頁がある。

【０００４】

【発明が解決しようとする課題】しかしながら、製造過
程におけるプロセスばらつきや、使用環境条件（温度、
電源電圧など）に変動が生じた場合、メモリセルアレイ
部分の動作遅延と前記タイミング信号生成用の遅延回路
の動作遅延とは一致しないのが普通である。メモリセル
アレイ部分の動作遅延が大き過ぎる場合には、ビット線
振幅が必要量開く前にセンスアンプが活性化され、ま
た、センスアンプの出力が確定する前に出力ラッチ回路
がラッチ動作を行ない、誤動作を生ずる虞がある。この
ため、メモリセルアレイ部分の動作と前記タイミング信
号生成用回路部分の動作とに対して比較的大きなタイミ
ングマージンを見込まなければならなくなり、結果とし
て、センスアンプ活性化タイミングが遅らされ、全体と
してのメモリアクセス時間が長くなり、アクセス動作の
高速化が阻まれてしまう。

【０００５】本発明の目的は、製造過程におけるプロセ
スばらつきや使用環境条件が変動してもセンスアンプ活
性化タイミングや出力ラッチタイミングの点で誤動作を
生じない半導体集積回路を提供することにある。

【０００６】本発明の別の目的は、メモリセルの選択動
作からセンスアンプの活性化タイミングまでの期間に過
剰なタイミングマージンを確保する事を要せずに、セン
スアンプ活性化タイミングや出力ラッチタイミングの点
で誤動作を生じない半導体集積回路を提供することにあ
る。

【０００７】本発明の他の目的は、センスアンプ活性化
タイミングや出力ラッチタイミングに関するタイミング
マージンの点においてアクセス速度を改善できる半導体
集積回路を提供することにある。

【０００８】本発明の更に別の目的は、メモリアクセス
の高速化によってデータ処理能力を向上させることがで
きるデータ処理システムを提供することにある。

【０００９】本発明の前記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１１】本願発明の第１の観点による半導体集積回
路は、ダミーデータ線（ＢＬＤ，ＢＬＤｂ）に配置され
たダミーメモリセル（１Ｄ）により読み出し動作時のデ
ータ線（ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，ＢＬｎｂ））の振
幅の変化を模擬し、データ線振幅が必要量に達したこと
を検出してからセンスアンプ（４）を活性化する。すな
わち、選択端子がワード線に接続されると共にデータ端
子がデータ線に接続された複数個のメモリセル（１）を
有するメモリセルアレイ（１１）と、前記メモリセルア
レイで選択されたメモリセルの記憶情報を検出して増幅
するセンスアンプ（４）と、前記センスアンプの出力を
ラッチする出力ラッチ回路（２９）とを含んで１個の半
導体基板に形成された半導体集積回路において、前記メ
モリセルからのデータ読み出し動作に同期して選択され
るダミーメモリセル（１Ｄ）を有し、前記メモリセルか
らのデータ読み出し動作に同期する前記データ線のレベ
ル変化を前記ダミーメモリセルが接続されるダミーデー
タ線上で模擬するダミーメモリセルアレイ（２０）と、
前記ダミーデータ線の所定レベルを検出して前記センス
アンプの活性化信号を形成する第１検出回路（２１）と
を設ける。

【００１２】上記した手段によれば、製造過程における
プロセスばらつきや、使用環境条件の変動が生じても、
ダミーデータ線に配置されたダミーメモリセルにより読
み出し動作時のデータ線振幅の実際の変化がダミーデー
線を介して模擬されているので、実際にデータ線振幅が
必要量に達した状態が模擬されたときにセンスアンプを
活性化することができる。よって、メモリセルアレイ部
分の動作遅延が大き過ぎてビット線振幅が必要量開く前
にセンスアンプが活性化されてしまうことによる誤動作
が防止される。さらに、センスアンプ活性化タイミング
に対して過大なタイミングマージンを見込む事も要せ
ず、これによって、全体としてのメモリアクセス動作の
高速化も達成される。

【００１３】本発明の第２の観点による半導体集積回路
は、第１の観点に加えて、ダミーセンスアンプによって
センスアンプの出力状態を模擬し、センスアンプの出力
が確定するのに合わせて出力ラッチ回路のラッチタイミ
ングを生成する。すなわち、前記ダミーデータ線のレベ
ルを入力し前記センスアンプ活性化と同期的に増幅動作
を行なって前記センスアンプを模擬するダミーセンスア
ンプ（４Ｄ）と、前記ダミーセンスアンプの出力レベル
の確定を検出して前記出力ラッチ回路のラッチタイミン
グ信号を形成する第２検出回路（２３）とを更に設け
る。

【００１４】上記した手段によれば、製造過程における
プロセスばらつきや、使用環境条件の変動が生じても、
実際にセンスアンプの出力が確定する状態をダミーセン
スアンプで模擬できるので、センスアンプの出力が確定
する前に誤ったデータをラッチしてしまう事態が阻止さ
れ、また、出力ラッチタイミングに対して過大なタイミ
ングマージンを見込む事も要せず、メモリアクセス動作
を一層高速化できる。

【００１５】本発明の第３の観点による半導体集積回路
は、論理演算機能付きＲＡＭのような半導体集積回路を
対象とし、センスアンプ後段の論理演算部（２５）の出
力が確定する状態をダミー論理演算部（２６）で模擬
し、それによって論理演算部の出力ラッチタイミングを
生成する。すなわち、第２の観点による半導体集積部に
対し、前記センスアンプの出力を入力として論理演算を
行なうと共に論理演算結果を出力ラッチ回路に与える論
理演算部を追加した半導体集積回路において、前記メモ
リセルからのデータ読み出し動作に同期して選択される
ダミーメモリセル（１Ｄ）を有し、前記メモリセルから
のデータ読み出し動作に同期する前記データ線のレベル
変化を前記ダミーメモリセルが接続されるダミーデータ
線上で模擬するダミーメモリセルアレイ（２０）と、前
記ダミーデータ線の所定レベルを検出して前記センスア
ンプの活性化信号を形成する第１検出回路（２１）と、
前記ダミーデータ線のレベルを入力し前記センスアンプ
活性化と同期的に増幅動作を行なって前記センスアンプ
を模擬するダミーセンスアンプ（２２）と、前記ダミー
センスアンプの出力を入力とし前記論理演算部を模擬す
るダミー論理演算部（２６）と、前記ダミー論理演算部
の出力レベルの確定を検出して前記出力ラッチ回路（２
９）のラッチタイミング信号を形成する第２検出回路
（２３）とを設けて成る。

【００１６】上記第３の観点によれば、製造過程におけ
るプロセスばらつきや、使用環境条件に変動が生じて
も、論理演算部の出力が確定する前に誤ったデータをラ
ッチしてしまう事態が阻止され、また、出力ラッチタイ
ミングに対して過大なタイミングマージンを見込む事も
要せず、メモリアクセス動作を高速化できる。

【００１７】また、前記ワード線の一端にワード線選択
信号を出力するデコーダ（１２）を設ける場合、前記ワ
ード線を共有して前記複数個のメモリセルアレイと前記
ダミーメモリアレイを交互に配置し、個々のメモリセル
アレイに対応して前記センスアンプと出力ラッチ回路を
設けると共に、個々のダミーメモリセルアレイに対応し
てダミーセンスアンプを設け、前記ダミーメモリセルア
レイを対応するメモリセルアレイのセンスアンプ活性化
制御に利用し、前記ダミーセンスアンプを対応するメモ
リセルの出力ラッチ回路のラッチタイミング制御に利用
することができる。これは、ワード線選択信号はワード
線の一方から他方に向けて伝達されるので、デコーダの
遠端ほど、メモリセルの選択動作が遅くなることを考慮
したものである。上記により、選択されたメモリセルの
位置とビット線を模擬するダミーメモリセルの位置を最
大でもワード線の半分以下の距離に抑えられるようにな
る。

【００１８】上記半導体集積回路は、これをバスを介し
てアクセスするプロセッサと共に実装基板に含んでデー
タ処理システムを構成することができ、プロセッサによ
る半導体集積回路のアクセスを高速化できる。また、前
記半導体集積回路に前記メモリセルの記憶情報をアクセ
スすることができるＣＰＵ等の回路を含んでもよい。

【００１９】

【発明の実施の形態】《ＳＲＡＭ》図１には本発明の一
例に係るＳＲＡＭの全体的なブロック図が示される。メ
モリセルアレイ（ＭＣＡ）１１には多数のスタティック
型メモリセルがマトリクス配置され、代表的に２個のメ
モリセルアレイ１１が配置されている。アドレスデコー
ダ（ＤＥＣ）１２はメモリセルアレイ１１に含まれるメ
モリセルのワード線選択信号とカラム選択信号を生成す
る。アドレスデコーダ１２はチップイネーブル信号のよ
うなクロック信号ＣＬＫに同期して活性化され、当該ク
ロック信号ＣＬＫに同期して供給されるアドレス信号１
３をデコードする。ワード線選択信号が伝達されるワー
ド線１４及びカラム選択信号が伝達されるカラム選択信
号線１５は２個のメモリセルアレイ１１に共通化され
る。前記メモリセルの選択端子は前記ワード線１４に結
合される。前記メモリセルのデータ入出力端子はビット
線に接続され、ビット線はカラム選択信号線１５に選択
端子が結合されたカラムスイッチ回路を介して複数ビッ
ト単位で複数の共通データ線１６に接続される。共通デ
ータ線１６にはセンスアンプ部（ＳＡ）１７が設けら
れ、センスアンプ部１７の出力は出力ラッチ部（ＤＯ
Ｌ）１８でラッチされて外部に出力される。センスアン
プ部１７には共通データ線１６のビット数に応ずる数の
センスアンプが含まれ、センスアンプは前記メモリセル
アレイ１１で選択されたメモリセルの記憶情報を検出し
て増幅する。出力ラッチ部１８には共通データ線１６の
ビット数に応ずる数の出力ラッチ回路が含まれる。

【００２０】前記センスアンプ部１７の活性化タイミン
グと出力ラッチ部１８のラッチタイミングとを形成する
ためにダミーメモリセルアレイ（ＤＭＣ）２０、第１検
出回路（ＤＥＴａ）２１、ダミーセンスアンプ部（ＤＳ
Ａ）２２及び第２検出回路（ＤＥＴｂ）２３を有する。
前記ダミーメモリセルアレイ２０は、前記メモリセルか
らのデータ読み出し動作に同期して選択されるダミーメ
モリセルを有し、前記メモリセルからのデータ読み出し
動作に同期する前記ビット線のレベル変化を前記ダミー
メモリセルが接続されるダミーデータ線上で模擬する。
前記第１検出回路２１は、前記ダミーデータ線の所定レ
ベルを検出して前記センスアンプの活性化信号φＳＡを
形成する。前記ダミーセンスアンプ部２２は、前記ダミ
ーデータ線のレベルを入力し前記センスアンプ活性化と
同期的に増幅動作を行なって前記センスアンプを模擬す
るダミーセンスアンプを有する。前記第２検出回路２３
は、ダミーセンスアンプの出力レベルの確定を検出して
前記出力ラッチ回路のラッチタイミング信号φＤＯＬを
形成する。

【００２１】詳細については後述するが、上記ダミー回
路を用いたタイミング制御の構成は、製造過程における
プロセスばらつきや、使用環境条件に変動が生じても、
ダミーデータ線に配置されたダミーメモリセルにより読
み出し動作時のデータ線振幅の実際の変化がダミーデー
線を介して模擬されているので、実際にデータ線振幅が
必要量に達した状態が模擬されたときにセンスアンプを
活性化することができる。よって、メモリセルアレイ部
分の動作遅延が大き過ぎてビット線振幅が必要量開く前
にセンスアンプが活性化されてしまうことによる誤動作
が防止される。さらに、実際にセンスアンプの出力が確
定する状態をダミーセンスアンプで模擬できるので、セ
ンスアンプの出力が確定する前に誤ったデータをラッチ
してしまう事態が阻止される。よって、センスアンプ活
性化タイミングや出力ラッチタイミングに対して過大な
タイミングマージンを見込む事も要せず、メモリアクセ
ス動作を高速化できる。

【００２２】図１においてワード線選択信号はワード線
の一方から他方に向けて伝達される。アドレスデコーダ
１２の遠端ほど、メモリセルの選択動作は遅くなる。こ
れを考慮して、ワード線を共有するメモリセルアレイ１
１毎に前記ダミーメモリセルアレイ２０、第１検出回路
２１、ダミーセンスアンプ部２２及び第２検出回路２３
が設けられ、選択されたメモリセルの位置とビット線を
模擬するダミーメモリセルの位置が最大でもワード線の
半分の長さに抑えられるようになっている。

【００２３】図２には一つのメモリセルアレイ及びダミ
ー回路の詳細な一例が示される。同図に示される構成は
リード・ライトデータの1ビット分の構成であり、例え
ば１６ビット並列入出力するＳＲＡＭの場合には、図２
の構成が図面の表裏方向に１６組設けられていると理解
されたい。

【００２４】図２に示されるＳＲＡＭは、特に制限され
ないが、公知のＭＯＳ集積回路製造技術によって単結晶
シリコンのような１個の半導体基板に形成されている。

【００２５】図２に示されるＳＲＡＭはスタティック型
メモリセル１を複数個マトリクス配置して成るメモリセ
ルアレイを有する。メモリセル１は、特に制限されない
が、ｐチャンネル型ＭＯＳトランジスタＱ１とｎチャン
ネル型ＭＯＳトランジスタＱ２とによって構成される一
対のＣＭＯＳ（相補型ＭＯＳ）インバータ回路１Ａ，１
Ｂの出力端子を相互に他方の入力端子に交差結合したス
タティックラッチと、前記ＣＭＯＳインバータ回路１
Ａ，１Ｂの出力端子にソース電極が結合された一対のｎ
チャンネル型選択ＭＯＳトランジスタＱ３，Ｑ４とによ
って構成される。前記選択ＭＯＳトランジスタＱ３，Ｑ
４のドレイン電極はメモリセルのデータ入出力端子とさ
れ、前記選択ＭＯＳトランジスタＱ３，Ｑ４のゲート電
極はメモリセル１の選択端子とされる。

【００２６】前記メモリセル１のデータ入出力端子は代
表的に示されたビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，
ＢＬｎｂに列毎に結合される。メモリセル１の選択端子
は行毎に対応するワード線ＷＬ１〜ＷＬｍ（図１のワー
ド線１４に相当する）に結合される。ワード線ＷＬ１〜
ＷＬｍは、外部から供給されるロウアドレス信号に対応
される所定の１本が選択レベルに駆動される。ワード線
の駆動は、前記ロウアドレス信号をデコードする図示を
省略するロウアドレスデコーダと、ロウアドレスデコー
ダから出力されるワード線選択信号によってワード線を
駆動する図示を省略するワードドライバとによって行わ
れる。

【００２７】前記ビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬ
ｎ，ＢＬｎｂは、ｐチャンネル型ＭＯＳトランジスタＱ
５によって構成され、カラム選択信号によってスイッチ
制御されるカラム選択トランスファゲートを介してリー
ドコモンデータ線対ＣＤＲ，ＣＤＲｂに共通接続され
る。前記トランスファゲートを構成するＭＯＳトランジ
スタＱ５は、外部から供給されるカラムアドレス信号に
対応する所定一対のビット線対を選択的にリードコモン
データ線対ＣＤＲ，ＣＤＲｂに導通制御し、そのための
スイッチ制御信号としてのリードカラム選択信号ＣＳＲ
１〜ＣＳＲｎ（図１のカラム選択信号１５に含まれる）
は図示を省略するカラムアドレスデコーダが形成する。
図示を省略する前記カラムアドレスデコーダ、ロウアド
レスデコーダ、及びワードドライバは図１のアドレスデ
コーダ１２に含まれている。

【００２８】前記ビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬ
ｎ，ＢＬｎｂの他端には、ソース電極に電源電圧Ｖｄｄ
が供給されるｐチャンネル型プリチャージＭＯＳトラン
ジスタＱ６のドレイン電極及びビット線イコライズＭＯ
ＳトランジスタＱ７のソース電極にＢＬ１，ドレイン電
極にＢＬ１が結合され、各プリチャージＭＯＳトランジ
スタＱ６及びイコライズＭＯＳトランジスタＱ７はその
ゲート電極に供給されるプリチャージ信号φｐｃによっ
てスイッチ制御される。プリチャージ信号φｐｃは、そ
のローレベルによって各プリチャージＭＯＳトランジス
タＱ６及びイコライズＭＯＳトランジスタＱ７をオン動
作し、オン状態を採るプリチャージＭＯＳトランジスタ
Ｑ６及びイコライズＭＯＳトランジスタＱ７は、ビット
線対ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，ＢＬｎｂ及びＭＯＳト
ランジスタＱ５を介してコモンデータ線対ＣＤＲ，ＣＤ
Ｒｂを電源電圧Ｖｄｄに充電し、以前のメモリアクセス
によってビット線対やコモンデータ線対ＣＤＲ，ＣＤＲ
ｂに生じた電位差を縮めて同電位とする。

【００２９】前記ビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬ
ｎ，ＢＬｎｂにはまた、ライトカラム選択信号ＣＳＷ１
〜ＣＳＷｎ（図１のカラム選択信号１５に含まれてい
る）をゲート電極に入力するｎチャンネル型ＭＯＳトラ
ンジスタＱ８によって構成されたトランスファゲートを
介してライトコモンデータ線ＣＤＷ，ＣＤＷｂに共通接
続される。ＭＯＳトランジスタＱ８によって構成される
トランスファゲートは、外部から供給されるカラムアド
レス信号に対応する所定一対のビット線対を選択的にラ
イトコモンデータ線対ＣＤＷ，ＣＤＷｂに導通制御し、
そのためのスイッチ制御信号としてライトカラム選択信
号ＣＳＷ１〜ＣＳＷｎが図示を省略するカラムアドレス
デコーダで形成される。

【００３０】上記ライトコモンデータ線対ＣＤＷ，ＣＤ
Ｗｂには、書き込み回路３の出力端子が結合される。前
記書き込み回路３は、図示を省略するデータ入力バッフ
ァから供給される書き込みデータＤｗに従ってライトコ
モンデータ線対ＣＤｗ，ＣＤＷｂを所定の相補レベルに
駆動する。

【００３１】前記リードコモンデータ線対ＣＤＲ，ＣＤ
Ｒｂには、読み出し回路としてのセンスアンプ４の入力
端子が結合される。センスアンプ４は、メモリセルデー
タの読み出しによってリードコモンデータ線対ＣＤＲ，
ＣＤＲｂに生ずるプリチャージレベルとしての電源電圧
Ｖｄｄ近傍の微小なレベル変化である相補的な電位差に
基づいてこれを増幅する差動増幅回路５を有する。差動
増幅回路５の前段には、メモリセルデータの読み出しに
よってリードコモンデータ線対ＣＤＲ，ＣＤＲｂに生ず
る電源電圧Ｖｄｄ近傍の前記微小なレベル変化を差動増
幅回路５の増幅動作上最も高感度となる動作点近傍での
レベル変化に変換して、これを差動増幅回路５の入力端
子に与えるレベルシフト回路６が設けられている。

【００３２】前記差動増幅回路５は、特に制限されない
が、ソース電極の共通接続端が電流源としてのｎチャン
ネル型パワースイッチＭＯＳトランジスタＱ１０を介し
て接地電位Ｖｓｓに接続された差動対を成す一対のｎチ
ャンネル型入力ＭＯＳトランジスタＱ１１，Ｑ１２のド
レイン電極の各々に、カレントミラー負荷を構成するｐ
チャンネル型ＭＯＳトランジスタＱ１３，Ｑ１４のドレ
イン電極とｐチャンネル型ＭＯＳトランジスタＱ１５，
Ｑ１６のドレイン電極が並列接続されて成る。前記ｐチ
ャンネル型ＭＯＳトランジスタＱ１５，Ｑ１６は、パワ
ースイッチＭＯＳトランジスタＱ１０と相補的のスイッ
チ動作される。前記カレントミラー負荷を構成するｐチ
ャンネル型ＭＯＳトランジスタＱ１３，Ｑ１４と前記ｐ
チャンネル型ＭＯＳトランジスタＱ１５，Ｑ１６のソー
ス電極は電源電圧Ｖｄｄに接続される。差動増幅回路５
の一対の入力端子は入力ＭＯＳトランジスタＱ１１，Ｑ
１２のゲート電極とされる。差動増幅回路５の出力端子
はＭＯＳＦＥＴＱ１２とＱ１４の結合ドレイン電極とさ
れ、出力インバータＩＮＶの入力端子に結合される。差
動増幅回路５の増幅出力電圧Ｖｏｕｔが前記出力インバ
ータＩＮＶで検出可能なレベルに到達することにより、
この出力インバータＩＮＶは図１で説明した出力ラッチ
部１８の出力ラッチ回路２９に読み出しデータＤｒを与
える。前記パワースイッチＭＯＳトランジスタＱ１０は
そのゲート電極に供給されるセンスアンプ信号φＳＡに
よってスイッチ制御される。センスアンプ信号φＳＡは
そのハイレベルによってパワースイッチＭＯＳトランジ
スタＱ１０をオン動作させて差動増幅回路５を活性化す
る。尚、パワースイッチＭＯＳトランジスタＱ１０と相
補関係で動作される前記ｐチャンネル型ＭＯＳトランジ
スタＱ１５，Ｑ１６は差動増幅回路５の非活性化に呼応
してＭＯＳトランジスタＱ１１とＱ１３との結合ドレイ
ン電極とＭＯＳトランジスタＱ１２とＱ１４との結合ド
レイン電極を電源電圧Ｖｄｄに充電させるようになって
いる。

【００３３】前記レベルシフト回路６は、メモリセルデ
ータの読み出しによってリードコモンデータ線対ＣＤ
Ｒ，ＣＤＲｂに生ずるプリチャージレベルとしての電源
電圧Ｖｄｄ近傍の微小な相補レベル変化を、差動増幅回
路５の増幅動作上最も高感度となる動作点付近でのレベ
ル変化に変換する。このレベルシフト回路６は、特に制
限されないが、出力になるドレイン電位を入力電圧に追
従変化させる一対のｎチャンネル型ＭＯＳトランジスタ
Ｑ２０，Ｑ２１とドレイン電極への電流源である一対の
ｐチャンネル型負荷ＭＯＳトランジスタＱ２２，Ｑ２３
とから成るインバータ回路を基本回路とする。具体的に
はｐチャンネル型負荷ＭＯＳトランジスタＱ２２，Ｑ２
３のソース電極に電源電圧Ｖｄｄが供給され、そのゲー
ト電極には常時オン状態にする接地電圧Ｖｓｓが接続さ
れる。ＭＯＳトランジスタＱ２０とＱ２２及びＱ２１と
Ｑ２３の各々直列接続されたノードがレベルシフト回路
６の差動信号出力端子とされる。このとき、入力信号対
出力信号の増幅度は、ｐチャンネル型負荷ＭＯＳトラン
ジスタＱ２２，Ｑ２３とｎチャンネル型入力ＭＯＳトラ
ンジスタＱ２０，Ｑ２１との駆動比で決まり、ｎチャン
ネル型入力ＭＯＳトランジスタＱ２０，Ｑ２１の駆動能
力が大きい程、増幅度が大きくなる。

【００３４】図２においてダミーメモリセルアレイ２０
は基本的に、メモリセルアレイ１の一対のビット線に係
る構成と電気的に等価な構成を有する。ＢＬＤ，ＢＬＤ
ｂはダミービット線対、１Ｄはダミーメモリセル、４Ｄ
はダミーセンスアンプである。ダミーメモリセル１Ｄは
その記憶情報が固定される点がメモリセル１と相違され
る。例えば、ダミーメモリセル１ＤにおけるＭＯＳトラ
ンジスタＱ１のゲート電極が電源電圧Ｖｄｄに結合さ
れ、ダミーメモリセル１Ｄはそれが選択されたとき、そ
のインバータ１Ａがローレベル、インバータ１Ｂがハイ
レベルを出力しようとする。ダミーメモリセルアレイ２
０においてＭＯＳトランジスタＱ８は常時オフ状態に制
御される。ＭＯＳトランジスタＱ５は前記リードカラム
選択信号ＣＳＲ１〜ＣＳＲｎの論理和信号によってスイ
ッチ制御される。したがって、メモリセルアレイ１にお
けるカラム選択動作に同期して、ダミーメモリセルアレ
イ２０のＭＯＳトランジスタＱ５もオン動作される。

【００３５】前記第１の検出回路２１はインバータによ
って構成される。第１検出回路２１の入力端子は、ＭＯ
ＳトランジスタＱ５とＱ２０の間の位置でダミービット
線ＢＬＤに結合されている。ＳＲＡＭのリード動作にお
いて、ビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬｎ，ＢＬｎ
ｂ、リードコモンデータ線ＣＤＲ，ＣＤＲｂ及びダミー
ビット線対ＢＬＤ，ＢＬＤｂは読み出し動作の開始前に
イコライズＭＯＳトランジスタＱ７及びプリチャージＭ
ＯＳトランジスタＱ６の作用により概ねＶｄｄにプリチ
ャージされている。クロック信号ＣＬＫに同期してＳＲ
ＡＭにリード動作が指示されると、メモリセルアレイ１
１におけるメモリセル選択動作に同期してダミーメモリ
セルアレイ２０ではダミーメモリセル１Ｄの選択動作が
行なわれる。これにより、ダミーメモリセル１Ｄはダミ
ービット線ＢＬＤにローレベル、ダミービット線ＢＬＤ
ｂにハイレベルを出力しようとし、ダミービット線対Ｂ
ＬＤ，ＢＬＤｂは電源電圧Ｖｄｄ近傍から徐々にその電
位差を拡大していく。第１検出回路２１はその電位差が
差動増幅回路５（５Ｄ）による差動増幅上、誤動作を生
じない電位差になるときのダミービット線ＢＬＤの所定
レベルを論理閾値電圧として有する。ダミービット線Ｂ
ＬＤのレベルがプリチャージレベルから前記所定レベル
まで降下したところで、第１検出回路２１はセンスアン
プ信号φＳＡをハイレベルに反転して、センスアンプ４
及びダミーセンスアンプ４Ｄを活性化する。これによっ
て、センスアンプ４は誤動作を生ずる事なく、メモリセ
ル１からの読み出しデータを検出して増幅する事ができ
る。

【００３６】このときダミーセンスアンプ４Ｄも活性化
されており、第２検出回路２３はダミー差動増幅回路５
Ｄの出力が確定するレベル、即ちローレベルに向けた所
定レベルを論理閾値電圧として持つ。第２検出回路２３
は、ダミー差動増幅回路５Ｄの出力が前記所定レベルに
確定すると、ラッチタイミング信号φＤＯＬをハイレベ
ルに反転する。このとき、差動増幅回路５の出力も確定
しており、ラッチタイミング信号φＤＯＬのローレベル
からハイレベルへの変化に同期してセンスアンプ４の出
力をラッチする出力ラッチ回路２９は、確定前の誤った
データをラッチして外部に出力することはない。

【００３７】上記図１及び図２で説明したＳＲＡＭによ
れば以下の作用効果を得る。

【００３８】（１）ダミーメモリセルアレイ２０のダミ
ーデータ線ＢＬＤ，ＢＬＤｂに配置されたダミーメモリ
セル１Ｄによりメモリセルアレイ１における読み出し動
作時のデータ線（ビット線対ＢＬ１，ＢＬ１ｂ〜ＢＬ
ｎ，ＢＬｎｂ及びコモンデータ線対ＣＤＲ，ＣＤＲｂ）
の振幅の変化を模擬し、データ線の振幅が必要量に達し
たことを第１検出回路２１で検出してからセンスアンプ
４を活性化する。したがて、製造過程におけるプロセス
ばらつきや、使用環境条件に変動が生じても、ダミーデ
ータ線ＢＬＤ，ＢＬＤｂに配置されたダミーメモリセル
１Ｄにより読み出し動作時のデータ線振幅の実際の変化
がダミーデー線ＢＬＤ，ＢＬＤｂを介して模擬されてい
るので、実際にデータ線振幅が必要量に達した状態が模
擬されたときにセンスアンプ４を活性化することができ
る。図３の比較例に示されるように、経路ＰＳ１に代表
されるセンスアンプ部ＳＡの活性化タイミングを生成す
るための遅延量（delay1）に対して、経路ＰＳ２に代表
されるメモリセルアレイＭＣＡの内部回路の動作遅延が
大き過ぎれば、ビット線振幅が必要量開く前にセンスア
ンプ４が活性化されてしまうことによる誤動作を生ず
る。図１及び図2の回路構成ではそのような誤動作を防
止できる。さらに、センスアンプ活性化タイミングに対
して過大なタイミングマージンを見込まなくてもよい。

【００３９】（２）更に、ダミーセンスアンプ４Ｄによ
ってセンスアンプ４の出力状態を模擬し、センスアンプ
４の出力が確定するのに合わせて出力ラッチ回路２９の
ラッチタイミングを生成するから、同じく、製造過程に
おけるプロセスばらつきや、使用環境条件に変動が生じ
ても、実際にセンスアンプ４の出力が確定する状態をダ
ミーセンスアンプ４Ｄで模擬できるので、センスアンプ
４の出力が確定する前に出力ラッチ回路２９が誤ったデ
ータをラッチしてしまう事態を阻止できる。また、出力
ラッチタイミングに対して過大なタイミングマージンを
見込む事も要しない。図３の比較例においては、経路Ｐ
Ｓ１に代表される出力ラッチ部ＤＯＬのラッチタイミン
グを生成するための遅延量（delay2）に対して、経路Ｐ
Ｓ２に代表されるメモリセルアレイＭＣＡの内部回路及
びセンスアンプ部ＳＡの動作遅延が大き過ぎれば、セン
スアンプ部ＳＡの出力が確定する前に誤ったデータを出
力ラッチ部ＤＯＬがラッチする虞がある。

【００４０】（３）上記により、ＳＲＡＭ全体としてメ
モリアクセス動作の高速化を達成できる。

【００４１】《論理演算機能付きＳＲＡＭ》図４には本
発明の別の例に係る論理演算機能付きＳＲＡＭの全体的
なブロック図が示される。同図に示される論理機能付き
ＳＲＡＭは基本的に図1と同様の構成を有し、図1で説明
した回路ブロックと同一機能を有するものには同じ符号
を付してその詳細な説明を省略する。図１との相違点
は、センスアンプ部（ＳＡ）１７と出力ラッチ部（ＤＯ
Ｌ）１８との間に論理演算部（ＬＯＧ）２５が配置さ
れ、ダミーセンスアンプ部（ＤＳＡ）２１の出力と第２
検出回路（ＤＥＴｂ）２３の入力との間にダミー論理演
算部（ＤＬＯＧ）２６が配置されていることである。

【００４２】前記論理演算部２５はセンスアンプ部１７
から並列的に出力される複数ビットを入力して論理演算
を行なう。論理演算の種類及び構成は特に制限されず、
例えば図５に例示されるように、センスアンプ部１７の
出力に対して6ビット（ＩＮ<0>〜ＩＮ<5>）単位で排他
的論理和（ＥＯＲ）信号２５０及び排他的負論理和（Ｅ
ＮＯＲ）信号２５１を生成するＣＭＯＳトランスファゲ
ートを用いたパス論理によって構成する事ができる。論
理演算部２５は図５に示された回路を一単位とし、入力
信号のビット数に応じて前記単位回路を単数若しくは複
数個有する。

【００４３】前記ダミー論理演算部２６は、センスアン
プ部１７から出力される複数ビットを後段の論理演算部
２５で演算した結果が確定する状態を模擬する回路であ
り、論理演算部２５と電気的に等価な回路を有する。例
えば論理演算部２５が図５の回路を複数組備える場合、
ダミー論理演算部２６は図５の回路を1組有する。この
場合、ダミーメモリセルアレイ２０は、図２に示される
回路構成を少なくとも６組備えればよい。図２に示され
るメモリセルアレイ１１に関する回路構成は任意の数だ
け含んでいればよい。ダミーメモリセルアレイ２０に含
まれるダミーメモリセル１Ｄの記憶情報は前述のように
一定値にされる。第２検出回路２３は、ダミーセンスア
ンプ部２２の出力によってダミー論理演算部２６の出力
レベルが確定するのを検出し、検出したとき、前記出力
ラッチ回路２９のラッチタイミング信号φＤＯＬを形成
する。

【００４４】これによれば、製造過程におけるプロセス
ばらつきや、使用環境条件に変動が生じても、論理演算
部２５の出力が確定する前に誤ったデータをラッチして
しまう事態が阻止され、また、出力ラッチタイミングに
対して過大なタイミングマージンを見込む事も要せず、
メモリアクセス動作を高速化できる。

【００４５】《データ処理システム》図６には前記ＳＲ
ＡＭを適用したデータ処理システムの一例であるコンピ
ュータシステムのブロック図が示される。このコンピュ
ータシステムは、プロセッサボード３０と周辺回路によ
って構成される。プロセッサボード３０は、マイクロプ
ロセッサ３１を中心に、当該マイクロプロセッサ３１が
結合されたプロセッサバス３２に、代表的に示されたメ
モリコントローラ３３及びＰＣＩ（PeripheralComponen
t Interconnect）バスコントローラ３４が結合される。
メモリコントローラ３３には、マイクロプロセッサ３１
のワーク領域若しくは一次記憶領域とされるメインメモ
リとしてＳＲＡＭ３５が結合されている。ＳＲＡＭ３５
は図１等に基づいて説明したＳＲＡＭの構成を有する。
ＰＣＩバスコントローラ３４は低速の周辺回路をＰＣＩ
バス３６を介してプロセッサバス３２にインタフェース
するブリッジ回路として機能される。ＰＣＩバス３６に
は、特に制限されないが、ディスプレイコントローラ３
７、ＩＤＥ（Integrated Device Electronics）インタ
フェースコントローラ３８、ＳＣＳＩ（Small Computer
System Interface）インタフェースコントローラ３９
及びその他のインタフェースコントローラ４０が結合さ
れている。前記ディスプレイコントローラ３７にはフレ
ームバッファメモリが接続されている。

【００４６】周辺回路として、前記ディスプレイコント
ローラ３７に結合されたディスプレイ４２、ＩＤＥイン
タフェースコントローラ３８に結合されたハードディス
クドライブ（ＨＤＤ）４３、ＳＣＳＩインタフェースコ
ントローラ３９に結合されたイメージスキャナ４４、そ
して、前記その他のインタフェースコントローラ４０に
結合されたキーボード４５、マウス４６、モデム４７及
び文字認識ユニット４８等が設けられている。

【００４７】図６に示されるコンピュータシステムにお
いて、前記ＨＤＤ４３にはマイクロプロセッサ３１のオ
ペレーティングシステム（ＯＳ）などその他の動作プロ
グラムも格納されている。ＯＳが起動され、前記データ
入力制御プログラムの実行が指示されると、当該プログ
ラムの実行ファイルがＳＲＡＭ３５のロードされ、マイ
クロプロセッサ３１がＳＲＡＭ３５にロードされた実行
ファイルに従ってデータ入力制御プログラムなどを実行
する。

【００４８】前記ＳＲＡＭ３５は、センスアンプ活性化
タイミングや出力データラッチタイミングに関しタイミ
ングマージンを予め採らなくても、プロセスばらつきや
使用環境条件に応じて前記活性化タイミングやラッチタ
イミングが最適化され、センスアンプによる増幅動作や
出力ラッチ動作における誤動作防止が実現されているか
ら、データ処理システムに前記ＳＲＡＭ３５を採用する
ことにより、データ処理システムの信頼性向上と、メモ
リアクセスの高速化によるデータ処理能力向上とを実現
することができる。

【００４９】以上本発明者によってなされた発明を実施
形態に基づいて具体的に説明したが、本発明はそれに限
定されるものではなく、その要旨を逸脱しない範囲にお
いて種々変更可能であることは言うまでもない。

【００５０】例えば、ＳＲＡＭにおけるメモリセルは抵
抗負荷型であってもよく、面路マット構成は任意に構成
を採用できる。また、論理演算部は図５に限定されず、
その他の論理回路であってもよい。以上の説明では主と
して本発明者によってなされた発明をその背景となった
利用分野であるＳＲＡＭ等について説明したが、シンク
ロナスＳＲＡＭに代表されるクロック同期型ＳＲＡＭ
や、ＳＲＡＭを搭載したマイクロコンピュータなど、そ
の他の半導体集積回路にも広く適用することができる。

【００５１】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【００５２】すなわち、ダミーメモリセルアレイ内部の
ダミーデータ線に配置されたダミーメモリセルにより読
み出し動作時のデータ線の振幅の変化を模擬し、データ
線振幅が必要量に達したことを検出してからセンスアン
プ及びダミーセンスアンプを活性化するから、実際にデ
ータ線振幅が必要量に達した状態が模擬されたときにセ
ンスアンプを活性化することができる。よって、メモリ
セルアレイ部分の動作遅延が大き過ぎてビット線振幅が
必要量開く前にセンスアンプが活性化されてしまうこと
による誤動作を防止できる。

【００５３】また、ダミーセンスアンプによってセンス
アンプの出力状態を模擬し、センスアンプの出力が確定
するのに合わせて出力ラッチ回路のラッチタイミングを
生成するから、センスアンプの出力が確定する前に誤っ
たデータをラッチしてしまう事態を未然に防止できる。

【００５４】よって、センスアンプ活性化タイミングや
出力ラッチタイミングに対して過大なタイミングマージ
ンを見込む事も要せず、メモリアクセス動作を高速化で
きる。

【００５５】センスアンプ活性化タイミングや出力デー
タラッチタイミングに関しタイミングマージンを予め採
らなくても、プロセスばらつきや使用環境条件に応じて
前記活性化タイミングやラッチタイミングが最適化さ
れ、センスアンプによる増幅動作や出力ラッチ動作にお
ける誤動作防止が実現されている上記半導体集積回路を
用いたデータ処理システムは、データ処理システムの信
頼性向上と、メモリアクセスの高速化によるデータ処理
能力向上とを実現することができる。

【図面の簡単な説明】

【図１】本発明の一例に係るＳＲＡＭの全体的なブロッ
ク図である。

【図２】一つのメモリセルアレイ及びダミー回路の詳細
な一例を示す回路図である。

【図３】図１に対して遅延回路を用いてセンスアンプ活
性化タイミングなどを生成する比較例に係るＳＲＡＭの
一例ブロック図である。

【図４】本発明の別の例に係る論理演算機能付きＳＲＡ
Ｍの全体的なブロック図である。

【図５】論理演算部の一例回路図である。

【図６】本発明の一例に係るＳＲＡＭを適用したデータ
処理システムの一例を示すブロック図である。

【符号の説明】

１ メモリセル １Ｄ ダミーメモリセル ４ センスアンプ ４Ｄ ダミーセンスアンプ ５ 差動増幅回路 ６ レベルシフト回路 １１ メモリセルアレイ １２ デコーダ １７ センスアンプ部 １８ 出力ラッチ部 ２０ ダミーメモリセルアレイ ２１ 第1検出回路 ２２ ダミーセンスアンプ部 ２３ 第２検出回路 ２５ 論理演算部 ２６ ダミー論理演算部 φＳＡ センスアンプ活性化制御信号 φＤＯＬ 出力ラッチタイミング信号 ３１ マイクロプロセッサ ３５ ＳＲＡＭ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 選択端子がワード線に接続されると共に
   データ端子がデータ線に接続された複数個のメモリセル
   を有するメモリセルアレイと、前記メモリセルアレイで
   選択されたメモリセルの記憶情報を検出して増幅するセ
   ンスアンプと、前記センスアンプの出力をラッチする出
   力ラッチ回路とを含んで１個の半導体基板に形成された
   半導体集積回路において、 前記メモリセルからのデータ読み出し動作に同期して選
   択されるダミーメモリセルを有し、前記メモリセルから
   のデータ読み出し動作に同期する前記データ線のレベル
   変化を前記ダミーメモリセルが接続されるダミーデータ
   線上で模擬するダミーメモリセルアレイと、 前記ダミーデータ線の所定レベルを検出して前記センス
   アンプの活性化信号を形成する第１検出回路と、を設け
   て成るものであることを特徴とする半導体集積回路。
2. 【請求項２】 前記ダミーデータ線のレベルを入力し前
   記センスアンプ活性化と同期的に増幅動作を行なって前
   記センスアンプを模擬するダミーセンスアンプと、 前記ダミーセンスアンプの出力レベルの確定を検出して
   前記出力ラッチ回路のラッチタイミング信号を形成する
   第２検出回路とを、更に設けて成るものであることを特
   徴とする請求項１記載の半導体集積回路。
3. 【請求項３】 選択端子がワード線に接続されると共に
   データ端子がデータ線に接続された複数個のメモリセル
   を有するメモリセルアレイと、前記メモリセルアレイで
   選択されたメモリセルの記憶情報を検出して増幅するセ
   ンスアンプと、前記センスアンプの出力を入力として論
   理演算を行なう論理演算部と、前記論理演算部の出力を
   ラッチする出力ラッチ回路とを含んで１個の半導体基板
   に形成された半導体集積回路において、 前記メモリセルからのデータ読み出し動作に同期して選
   択されるダミーメモリセルを有し、前記メモリセルから
   のデータ読み出し動作に同期する前記データ線のレベル
   変化を前記ダミーメモリセルが接続されるダミーデータ
   線上で模擬するダミーメモリセルアレイと、 前記ダミーデータ線の所定レベルを検出して前記センス
   アンプの活性化信号を形成する第１検出回路と、 前記ダミーデータ線のレベルを入力し前記センスアンプ
   活性化と同期的に増幅動作を行なって前記センスアンプ
   を模擬するダミーセンスアンプと、 前記ダミーセンスアンプの出力を入力とし前記論理演算
   部を模擬するダミー論理演算部と、 前記ダミー論理演算部の出力レベルの確定を検出して前
   記出力ラッチ回路のラッチタイミング信号を形成する第
   ２検出回路と、を設けて成るものであることを特徴とす
   る半導体集積回路。
4. 【請求項４】 前記ワード線の一端にワード線選択信号
   を出力するデコーダが設けられ、前記ワード線を共有し
   て前記複数個のメモリセルアレイと前記ダミーメモリア
   レイが交互に配置され、個々のメモリセルアレイに対応
   して前記センスアンプと出力ラッチ回路が設けられると
   共に、個々のダミーメモリセルアレイに対応してダミー
   センスアンプが設けられ、前記ダミーメモリセルアレイ
   は対応するメモリセルアレイのセンスアンプ活性化制御
   に利用され、前記ダミーセンスアンプは対応するメモリ
   セルの出力ラッチ回路のラッチタイミング制御に利用さ
   れるものであることを特徴とする請求項２記載の半導体
   集積回路。
5. 【請求項５】 請求項１乃至4の何れか１項に記載の半
   導体集積回路と、前記半導体集積回路をバスを介してア
   クセスするプロセッサとを実装基板に含んで成るもので
   あることを特徴とするデータ処理システム。