JPH0766665B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPH0766665B2
JPH0766665B2 JP63076606A JP7660688A JPH0766665B2 JP H0766665 B2 JPH0766665 B2 JP H0766665B2 JP 63076606 A JP63076606 A JP 63076606A JP 7660688 A JP7660688 A JP 7660688A JP H0766665 B2 JPH0766665 B2 JP H0766665B2
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  • Microelectronics & Electronic Packaging (AREA)
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Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は集積回路化されてスタティック型ランダムアク
セスメモリ（SRAM）を構成する半導体記憶装置に関する
もので、特にアドレス遷移検出回路をそなえた内部同期
型のMOS型SRAMに使用されるものである。
（従来の技術） この種のSRAMの回路構成の従来例を第５図に示す。ここ
では２次元に格子状に配列されたメモリセルアレイのう
ち、１つのビット線を代表例として示した。メモリセル
MC1,MC2,…は、高抵抗R1,R2と交差結合したNMOSトラン
ジスタQ3,Q4からなるフリップフロップと、その相補デ
ータを保持する内部ノードN1,N2のデータをビット線BL,
▲▼に伝達するワード線WL1,WL2,…によって選択制
御される伝達ゲート用MOSトランジスタQ1,Q2,Q1′,
Q2′，…からなる。これは４トランジスタ型スタティッ
クメモリセルと呼ばれるもので、メモリセルとしては６
トランジスタ型スタティックメモリセルでもかまわな
い。
ワード線は、行アドレス入力X0,X1,…の入力信号をロー
デコーダ１でデコードして選択制御され、選択されたメ
モリセルのデータはビット線BL,▲▼に出力され、
列アドレス入力Y0,Y1,…をカラムデコーダ２でデコード
して、カラム選択信号CDで選択制御されるカラム伝送ゲ
ートQ10,Q11を介して、選択されたビット線のデータだ
けが共通ビット線CL,▲▼に出力され、読み出し時
にはセンスアンプ３で増幅され、出力端Doutに出力され
る。
書き込み時には、書き込み信号▲▼が“0"入力にな
ることで書き込み動作になり、前述したようにワード線
WL1,WL2,…，カラム選択信号CD,…により選択されたた
だ１つのメモリセルに、書き込みトランジスタQ12,Q13
が選択され、入力データDinが、入力データ線din,▲
▼、共通ビット線CL,▲▼、ビット線BL,▲
▼の順に伝達され、メモリセル内にデータが書き込まれ
る。
これら書き込み、読み出し動作は、チップ選択信号▲
▼が“0"入力になっている時のみ行なわれる。
また各アドレス入力信号には、そのアドレス信号の変化
を検出する各アドレス遷移検出回路ADTLが設けられ、そ
の出力に対しアドレス遷移検出回路ADTで論理和をとっ
て、単安定パルスであるアドレス遷移検出信号φATDと
して出力され、それがインバータ４で波形整形されてビ
ット線イコライズ信号φEQと、各ビット線に設けられた
ビット線プリチャージイコライズ回路５の中のビット線
プリチャージトランジスタQ5,Q6,ビット線イコライズト
ランジスタQ7をオンさせる。このようにアドレス変化に
連動してプリチャージイコライズ回路５がオンすること
で、ビット線BL,▲▼の電位が同電位になり、前ア
ドレスのデータが高速にリセットされ、読み出しが高速
化する。またビット線BL,▲▼間の電位差ΔVBLは、
常時オンしているビット線プルアップトランジスタQ8,Q
9によって設定される。
書き込み動作時の主要信号の波形を、第６図のタイミン
グチャートを適宜参照して説明する。書き込みを行なう
メモリのアドレスを与えた後、外部からの書き込み信号
▲▼を“0"に落とし、書き込みデータ信号Dinに書
き込みデータを与える。そのアドレス変化時には、イコ
ライズパルスφEQがビット線に印加された後（第６図の
Ａの区間）、セルデータがビット線に読み出される（Ｂ
の区間）のは、通常の読み出し動作と同様であるが、外
部からの書き込み信号▲▼の変化により内部書き込
み信号WE＊が活性化され、書き込みデータ線din,▲
▼のデータがビット線に伝達し、メモリセルにデータ
の書き込みを行なう（Ｃの区間）。書き込み動作の終了
は、外部書き込み信号▲▼を“1"に戻すことによっ
て行なわれる。これにより内部書き込み信号WE＊が非活
性になり、書き込みデータdin,▲がビット線から
切り離されて、読み出し動作へと復帰する（Ｄ〜Ｅの区
間）。
上記書き込み信号▲▼の“0"から“1"への復帰と、
次サイクルの読み出しアドレスの印加即ちアドレス遷移
との間の時間間隔は、ライトリカバリー間TWRというSRA
Mの仕様である。このTWRよりも早くアドレスを変化させ
ると、次アドレスにデータを誤書き込みする危険を生じ
る。第６図の点線波形は上記誤書き込みが生じる際の波
形である。一般にライトリカバリー時間TWRの仕様は０
以上の値であり、書き込み中にアドレスが遷移すること
を許さない。第６図の実線の部分はTWR＝０の場合の波
形を示すが、アドレスの遷移とともにイコライズパルス
φEQが生じることによってビット線が中間電位に保持さ
れると共に、書き込みデータ線din,▲▼が“1"に
復帰して誤書き込みを防いでいる。
（発明が解決しようとする課題） しかしながら、ライトリカバリー時間tWR＝０という仕
様を保証するためには、実際には安定して の動作マージンをもつ必要がある。第６図の点線の例は
tWR＜０の場合の波形を示す。この時は書き込み中にア
ドレスが遷移することにより、ビット線イコライズパル
スφEQによりビット線がプリチャージ、イコライズされ
て、ワード線が遷移して次アドレスのメモリセルに移っ
ても、イコライズ期間中は誤書き込みが防がれるが、イ
コライズパルスφEQの終了（立ち下がり）とともに誤書
き込みされてしまう。従来のSRAMでは、ビット線イコラ
イズパルスφEQの元となるアドレス遷移検出信号φATD
は、各アドレス毎に発生するローカルな遷移信号φADTL
のワイヤードORをとることで、読み出し、書き込みによ
らず一定のパルス幅が生じる。
第７図にアドレス遷移検出回路ADTの例を示す。信号φ
ATDのパルス幅は読み出し動作に対して最適化され、ワ
ード線の立ち上がりに合わせてパルスが終了するように
設計されている。従ってMOSFETが微細化されると、スケ
ーリング則に従がってアドレスの遷移からワード線の立
ち上がりまでの時間が高速化し、それにともなってイコ
ライズパルス幅も短かくなり、TWR＜０に対してとる動
作マージンが非常に少なくなっていき、tWR＝０の仕様
を満すのが困難になるという欠点がある。
本発明の目的は、SRAMのライトリカバリー時間tWR＝０
の仕様を高い動作マージンで保証することができる半導
体記憶装置を提供することにある。
［発明の構成］ （課題を解決するための手段と作用） 本発明の半導体記憶装置は、ワード線により選択制御さ
れ、相補の記憶データを一対のビット線に出力するスタ
ティック型メモリセルを格子状に配列したメモリセルア
レイと、アドレス信号の遷移を検出して一定の長さの単
安定パルスであるアドレス遷移検出信号を発生するアド
レス遷移検出回路と、ゲート入力により制御され、ソー
ス及びドレインを一対のビット線に接続し、上記アドレ
ス遷移検出信号に同期して上記一対のビット線を同電位
にするビット線イコライズ回路と、上記アドレス遷移検
出信号が入力され、書き込みを指示する信号が有効な場
合には、上記アドレス遷移検出信号を引き延ばして出力
するパルス幅引き延ばし回路と、このパルス幅引き延ば
し回路の出力を上記ビット線イコライズ回路のゲートに
入力して上記一対のビット線の電位のイコライズ動作を
行わせる手段とを備えている。
即ち本発明は、書き込み動作中は読み出し動作中よりも
パルス幅の長いアドレス遷移検出信号を発生させ、これ
によりイコライズパルス幅を長くして、ビット線のデー
タの反転を遅くすることを特徴とする。
（実施例） 以下図面を参照して本発明の一実施例を説明する。第１
図は同実施例の構成を示す回路図、第２図はその動作を
示すタイミングチャートであるが、本実施例は前記第５
図，第６図の従来例と対応させた場合の例であるから、
対応個所には同一符号を付して説明を省略し、特徴とす
る個所の説明を行なう。本実施例の特徴は、アドレス遷
移検出回路ADTの出力部分に、内部書き込み信号WE＊に
よって制御されるパルス幅引き延ばし回路11を介挿した
ことである。即ち、アドレス遷移検出回路ADTから出力
されるアドレス遷移検出信号（一定の長さの単安定パル
ス）φATDは、パルス幅引き延ばし回路11に入力され
る。パルス幅引き延ばし回路11は、書き込み時、即ち、
内部書き込み信号WE＊が活性化されている場合には、ア
ドレス遷移検出信号φATDを引き延ばして出力する。パ
ルス幅引き延ばし回路11から出力されるアドレス遷移検
出信号φATDは、例えば２つのインバータ４により波形
整形され、ビット線イコライズ信号φEQとしてビット線
イコライズ回路５に入力される。ビット線イコライズ回
路５は、ビット線イコライズ信号φEQが活性化されてい
る間、トランジスタQ5〜Q7をオンさせ、一対のビット線
BL,BLの電位のイコライ動作を行わせる。これにより、
書き込み中に、現在のアドレスが次のアドレスに変化が
生じても（ライトリカバリー時間tWRが、tWR＜０となっ
ても）、ビット線イコライズパルスφEQの幅が長くな
り、一対のビット線BL,BLのイコライズの時間も長くな
るため、次のアドレスにより選択されたメモリセルにデ
ータを誤書き込みする危険性がない。また、一対のビッ
ト線BL,BLのイコライズの時間が終了した後に、次のア
ドレスにより選択されたメモリセルからデータを正確に
読み出すことができる。
第２図のタイミングチャートの書き込み動作開始の部分
は、第６図の従来例によるSRAMのタイミングチャートと
同じである。この図ではtWR＜０の時の例のみ示した。
いまtWR＜０で書き込み動作中にアドレス遷移が生じる
と、ビット線イコライズパルスφEQが発生して、ビット
線BL,▲▼をプリチャージ、イコライズによって該
ビット線を中間電位に止めることにより、遷移後ビット
線データの反転、即ち誤書き込みを防ぐ。この際、読み
出し中よりもビット線イコライズパルスφEQの幅が長く
なるため、このパルス幅が一定である従来方式に比べ
て、読み出し時のアドレス変化の性能で決まるtWR以上
にもWR＜０側の動作マージンがパルス幅の長くなった部
分ΔＴだけ、動作マージンが大きくなるという利点があ
る。また読み出し中のパルス幅は独立に最適化できるの
で、読み出し速度に影響を及ぼすことがないのも利点で
ある。
第３図に、アドレス遷移検出回路及びパルス幅引き延ば
し回路11の例を示す。この場合負荷はPMOSトランジスタ
21,22であり、トランジスタ22のゲートに内部書き込み
信号WE＊を入力する。この信号は書き込み時に“1"、読
み出し毎に“0"だから、トランジスタ22は書き込み時は
オフで、読み出し時より出力波形の勾配が緩やかにな
る。これをインバータ23で波形整形すれば信号φATDは
図の如くパルス幅が長くなるものである。
第４図に、アドレス遷移検出回路及びパルス幅引き延ば
し回路11の他の例を示す。書き込み時以外はφADTLは
“0"なので、出力端Ｑは“1"、書き込み信号WE＊は“0"
で遅延回路31の出力は“1"でナンド（NAND）回路32の出
力は“0"である。ここで入力φADTLが“1"に立ち上がっ
ている間はＱ点が“0"で、φATDが“1"であり、入力φ
ADTLが“0"に立ち下がると、Ｑ点はやや遅れて“1"にな
るが、遅延回路31の出力が“1"になるのはそれより更に
遅れ、その分信号φATDのパルス幅は点線で示されるよ
うに長くなるものである。
［発明の効果］ 以上説明した如く本発明によれば、書き込み動作中にア
ドレス遷移検出回路のパルス幅が延びて、ビット線イコ
ライズパルス幅が長くなるので、ビット線のデータ反転
が上記パルス幅の増加分だけ遅くなることにより、デー
タの次アドレスへの誤書き込みが遅くなり、ライトリカ
バリー時間TWRの動作マージンが大きくなる等の効果を
奏するものである。
【図面の簡単な説明】
第１図は本発明の一実施例の構成図、第２図は同構成の
書き込み動作時のタイミング波形図、第３図及び第４図
は同構成の一部詳細図、第５図は従来のSRAMの構成図、
第６図は同構成の書き込み動作時のタイミング波形図、
第７図は同回路の一部詳細図である。 １……ローデコーダ、２……カラムデコーダ、５……ビ
ット線プリチャージイコライズ回路、11……パルス引き
延ばし回路、21,22……負荷Ｐチャネルトランジスタ、2
3……波形整形用インバータ、31……遅延回路、MC1,MC2
……メモリセル、BL,▲▼……ビット線、WL1,WL2…
…ワード線、din,▲▼……書き込みデータ線、AD
TL……各アドレス遷移検出回路、ADT……アドレス遷移
検出回路、Q1,Q2,Q1′,Q2′……メモリセルのトランス
ファゲート、Q3,Q4,Q3′,Q4′……メモリセルのドライ
バトランジスタ、Q5,Q6……ビット線プリチャージトラ
ンジスタ、Q8,Q9……ビット線プルアップトランジス
タ、Q10,Q11……カラムトランスファゲート、Q12,Q13…
…書き込みトランスファゲート。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】ワード線により選択制御され、相補の記憶
    データを一対のビット線に出力するスタティック型メモ
    リセルを格子状に配列したメモリセルアレイと、アドレ
    ス信号の遷移を検出して一定の長さの単安定パルスであ
    るアドレス遷移検出信号を発生するアドレス遷移検出回
    路と、ゲート入力により制御され、ソース及びドレイン
    一対のビット線に接続し、上記アドレス遷移検出信号に
    同期して上記一対のビット線を同電位にするビット線イ
    コライズ回路と、上記アドレス遷移検出信号が入力さ
    れ、書き込みを指示する信号が有効な場合には、上記ア
    ドレス遷移検出信号を引き延ばして出力するパルス幅引
    き延ばし回路と、このパルス幅引き延ばし回路の出力を
    上記ビット線イコライズ回路のゲートに入力して上記一
    対のビット線の電位のイコライズ動作を行わせる手段と
    を具備したことを特徴とする半導体記憶装置。
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