JP5262246B2 - 半導体記憶装置およびメモリシステム - Google Patents

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Description

本発明は、複数のアクセスモードを有する半導体記憶装置、およびこの半導体記憶装置と半導体記憶装置を制御するコントローラとを有するメモリシステムに関する。
半導体記憶装置を制御するコントローラの動作周波数が高くなるのに伴い、半導体記憶装置のデータ転送レート（バンド幅）の向上の要求が高まっている。また、半導体記憶装置の記憶容量の増加に伴い、半導体記憶装置に様々なデータが保持されるようになってきており、データの種類に応じて要求されるアクセス速度や必要な記憶容量は異なることが多い。これに伴い、通常動作中にアクセスモードを切り替える半導体メモリが提案されている（例えば、特許文献１−２参照）。
特開２００２−３０４８８３号公報 特開平１１−２７３３８０号公報
しかしながら、従来の半導体記憶装置では、アクセスモードを切り替えるときアクセス動作を停止する必要があり、あるいは、データ信号線を用いてモード切替信号を転送する必要がある。アクセスモードを切り替えは、データ転送レートを低くする。この結果、半導体記憶装置のアクセス効率は悪くなり、メモリシステムの性能は低下する。
本発明の目的は、アクセス動作を停止することなく、アクセスモードを切り替え、アクセス効率を向上することである。
半導体記憶装置は、第１信号が供給される外部端子とアクセス動作制御回路とを有する。アクセス動作制御回路は、第１信号のパルス幅に基づいて次サイクル以降のコア回路へのアクセス動作を指示する信号を生成する。例えば、第１信号は、半導体記憶装置を制御するコントローラにより生成される。
第１信号のパルス幅に応じて、半導体記憶装置のアクセス動作の仕様を変更できる。換言すれば、アクセス動作中に供給される第１信号に応じて、次のサイクル以降の半導体記憶装置のアクセスモードを変更できる。この結果、アクセス動作を停止することなくアクセスモードを切り換えることができ、アクセス効率を向上できる。
以下、実施形態を図面を用いて説明する。図中、太線で示した信号線は、複数本を示す。また、太線が接続されているブロックの一部は、複数の回路である。信号が伝達される信号線には、信号名と同じ符号を使用する。末尾に”Ｚ”が付く信号は、正論理を示している。先頭に”／”の付く信号および末尾に”Ｘ”が付く信号は、負論理を示している。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
図１は、一実施形態における半導体メモリＭＥＭ（半導体記憶装置）を示している。例えば、半導体メモリＭＥＭは、擬似ＳＲＡＭタイプのＦＣＲＡＭ（Ｆａｓｔ Ｃｙｃｌｅ ＲＡＭ）である。擬似ＳＲＡＭは、ＤＲＡＭのメモリセル（ダイナミックメモリセル）を有し、ＳＲＡＭのインタフェースを有する。メモリＭＥＭは、パッケージに封入された半導体記憶装置として設計されてもよく、システムＬＳＩ等に搭載されるメモリマクロ（ＩＰ）として設計されてもよい。この例のメモリＭＥＭは、クロックＣＬＫに同期して動作する同期動作モード（以下、同期モードとも称する）と、クロックＣＬＫに非同期で動作する非同期動作モード（以下、非同期モードとも称する）のいずれかで動作する。
メモリＭＥＭは、入力回路８、１０、１２、ラッチ回路１４、アドレスラッチ回路１６、アクセス動作制御回路１８、コア制御回路２０、入力回路２２、周辺制御回路２４、データ入出力回路２６、周辺回路２８およびメモリコア回路３４を有している。周辺回路２８は、内部電圧生成回路３０およびデータ制御回路３２を有している。
入力回路８は、クロック信号ＣＬＫを受け、内部クロック信号ＩＣＬＫを出力する。入力回路１０は、アドレス信号ＡＤを受け、内部アドレス信号ＩＡＤを出力する。この半導体メモリＭＥＭは、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを互いに異なる端子ＡＤで同時に受けるアドレスノンマルチプレクスタイプを採用している。
入力回路１２は、アドレスバリッド信号／ＡＤＶを受け、アドレスバリッド信号ＡＤＶＸを出力する。アドレスバリッド信号／ＡＤＶは、メモリＭＥＭ内でアドレス信号ＡＤの変化を検出するための信号であり、アドレス信号ＡＤの確定期間を示す信号である。アドレスバリッド信号／ＡＤＶは、メモリＭＥＭのアクセス動作を実行するための制御信号である。正しいアドレス信号ＡＤをメモリＭＥＭに供給するために、メモリＭＥＭをアクセスするコントローラ（図４のＭＣＮＴなど）は、アドレス信号ＡＤの論理レベルをアドレスバリッド信号／ＡＤＶの立ち下がりエッジから所定の期間（図２および図８の遅延回路ＤＬＹ２の遅延時間）保持する必要がある。
ラッチ回路１４は、アドレスバリッド信号ＡＤＶＸをラッチし、ラッチした信号をラッチアドレスバリッド信号ＡＤＶＬとして出力する。アドレスラッチ回路１６は、ラッチアドレスバリッド信号ＡＤＶＬに同期して内部アドレス信号ＩＡＤをラッチし、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。
アクセス動作制御回路１８は、アドレスバリッド信号ＡＤＶＸの立ち上がりエッジのタイミングをコラム制御信号ＣＬＺの立ち上がりエッジのタイミングと比較し、比較結果に応じて同期モード信号ＳＹＮＣＺの論理レベルを設定する。ラッチ回路１４、アドレスラッチ回路１６およびアクセス動作制御回路１８の詳細は、図２に示す。
コア制御回路２０は、周辺制御回路２４からの読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺに応答して、メモリコア３４のアクセス動作（読み出し動作、書き込み動作）を制御する制御信号ＣＮＴを出力する。制御信号ＣＮＴは、ビット制御信号ＢＬＴＺ、ワード制御信号ＷＬＺ、センスアンプ制御信号ＬＥＺ、コラム制御信号ＣＬＺ、プリチャージ制御信号ＰＲＥＺ、ビットリセット信号ＢＲＳＺ、リードアンプ制御信号ＲＡＥＺおよびライトアンプ制御信号ＷＡＥＺを含む。ビット制御信号ＢＬＴＺは、接続スイッチＢＴを制御するタイミング信号である。ワード制御信号ＷＬＺは、ワード線ＷＬを活性化するためのタイミング信号である。センスアンプ制御信号ＬＥＺは、センスアンプＳＡを活性化するためのタイミング信号である。コラム制御信号ＣＬＺは、コラムスイッチＣＳＷをオンするためのタイミング信号である。プリチャージ制御信号ＰＲＥＺは、ビット線ＢＬ、／ＢＬのプリチャージを開始するためのタイミング信号であり、アクセス動作の終了を示す信号である。ビットリセット信号ＢＲＳＺは、ビット線ＢＬ、／ＢＬをプリチャージする期間を示すタイミング信号である。リードアンプ制御信号ＲＡＥＺは、リードアンプＲＡを活性化するためのタイミング信号である。ライトアンプ制御信号ＷＡＥＺは、ライトアンプＷＡを活性化するためのタイミング信号である。
特に図示していないが、コア制御回路２０は、リフレッシュ動作を周期的に実行するために、内部リフレッシュコマンド（内部リフレッシュ要求信号）を周期的に生成するリフレッシュ要求生成回路、内部リフレッシュコマンドに同期してリフレッシュアドレス信号を順次に生成するリフレッシュアドレスカウンタおよび外部アクセスコマンド（読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺ）と内部リフレッシュコマンドとが競合したときに、アクセス動作とリフレッシュ動作の優先順を決めるアービタを有している。
コラム制御信号ＣＬＺは、読み出し動作時および書き込み動作時のみに出力され、リフレッシュ動作時に出力が禁止される。リードアンプ制御信号ＲＡＥＺは、読み出し動作時のみに出力される。ライトアンプ制御信号ＷＡＥＺは、書き込み動作時のみに出力される。他の制御信号ＢＬＴＺ、ＷＬＺ、ＬＥＺおよびＰＲＥＺは、読み出し動作時、書き込み動作時およびリフレッシュ動作時に出力される。
入力回路２２は、制御信号ＣＴＬを受け、内部制御信号ＣＴＬＸを出力する。例えば、制御信号ＣＴＬは、チップイネーブル信号／ＣＥ１、ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥ等である。内部制御信号ＣＴＬＸは、チップイネーブル信号ＣＥ１Ｘ、ライトイネーブル信号ＷＥＸおよびアウトプットイネーブル信号ＯＥＸ等である。信号ＣＥ１Ｘ、ＷＥＸおよびＯＥＸの論理レベルは、信号／ＣＥ１、／ＷＥおよび／ＯＥの論理レベルに等しい。制御信号ＣＴＬは、メモリコア３４のアクセス動作（読み出し動作または書き込み動作）を実行するためのコマンド信号である。なお、メモリＭＥＭは、データ信号ＤＱが有効か無効かを示すアッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢを受ける入力回路を有してもよい。例えば、データ端子ＤＱが１６ビット（２バイト）のとき、アッパーバイトコントロール信号／ＵＢは、上位の１バイトのデータ信号ＤＱを入力または出力するときに低レベルに活性化される。ロウアーバイトコントロール信号／ＬＢは、下位の１バイトのデータ信号ＤＱを入力または出力するときに低レベルに活性化される。
周辺制御回路２４は、内部制御信号ＣＴＬＸ（ＣＥ１Ｘ、ＷＥＸおよびＯＥＸ）に応じて、読み出し制御信号ＲＤＺ、書き込み制御信号ＷＲＺおよび周辺制御信号ＰＣＴＬを出力する。周辺制御信号ＰＣＴＬは、例えば、バーストクロック信号ＢＣＬＫ、データ出力制御信号ＤＯＵＴＺおよびデータ入力制御信号ＤＩＮＺ等である。周辺制御回路２４は、同期モード信号ＳＹＮＣＺが低レベルに変化した次の動作サイクルから、メモリコア３４を非同期モードでアクセス動作を実行するために、上記の信号ＲＤＺ、ＷＲＺおよびＰＣＴＬを出力する。周辺制御回路２４は、同期モード信号ＳＹＮＣＺが高レベルに変化した次の動作サイクルから、メモリコア３４を同期モードでアクセス動作を実行するために上記の信号ＲＤＺ、ＷＲＺおよびＰＣＴＬを出力する。このように、同期モード信号ＳＹＮＣＺは、アクセス動作を指示するための信号である。
データ入出力回路２６は、読み出し動作時に、データ制御回路３２から供給される読み出しデータを内部データ線ＩＤＱを介して受信し、受信した読み出しデータをデータ端子ＤＱ（例えば、１６ビット）に出力する。データ入出力回路２６は、書き込み動作時に、データ端子ＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号を内部データ線ＩＤＱを介してデータ制御回路３２に供給する。
内部電圧生成回路３０は、電源電圧ＶＤＤ（例えば、１．８Ｖ）を受け、内部電源電圧ＶＰＰ、ＶＯＯ、ＶＩＩ、ＶＰＲ、ＶＮＮを生成する。内部電源電圧ＶＰＰ、ＶＯＯ、ＶＩＩ、ＶＰＲ、ＶＮＮは、電源電圧ＶＤＤの変動に依存しない定電圧である。
電圧ＶＰＰ（例えば、２．８Ｖ；昇圧電圧）は、ワード線ＷＬの高レベル電圧および接続スイッチＢＴをアクセス動作時にオンするための高レベル電圧である。電圧ＶＯＯ（例えば、２．２Ｖ）は、接続スイッチＢＴをアクセス動作が実行されていないスタンバイ期間にオンするための高レベル電圧である。
電圧ＶＩＩ（例えば、１．６Ｖ）は、内部電源電圧として、内部回路に供給される。例えば、内部回路は、ラッチ回路１４、アドレスラッチ回路１６、アクセス動作制御回路１８、コア制御回路２０、周辺制御回路２４、データ制御回路３２およびメモリコア３４である。電圧ＶＰＲ（例えば、０．８Ｖ）は、ビット線ＢＬ、／ＢＬプリチャージ電圧である。電圧ＶＮＮ（例えば、−０．４Ｖ；負電圧）は、ワード線ＷＬの低レベル電圧（リセット電圧）である。
データ制御回路３２は、読み出し動作時に、メモリコア３４から読み出される読み出しデータをデータバスＤＱを介して受信し、受信した読み出しデータを内部データ線ＩＤＱに出力する。データ制御回路３２は、書き込み動作時に、内部データ線ＩＤＱに供給される書き込みデータ信号を受信し、受信したデータ信号をデータバスＤＢを介してメモリコア３４に供給する。例えば、データ制御回路３２は、同期モード中に、バーストクロック信号ＢＣＬＫに同期してデータを入出力する。バーストクロック信号ＢＣＬＫのパルス数は、図示しないモードレジスタまたはコンフィギュレーションレジスタ等に設定されるバースト長に応じて決められる。例えば、データ制御回路３２は、非同期モード中に、データ出力制御信号ＤＯＵＴＺに同期してメモリコア３４からの読み出しデータを内部データ線ＩＤＱに出力し、データ入力制御信号ＤＩＮＺに同期してデータ端子ＤＱからの書き込みデータをデータバスＤＢに出力する。
例えば、データバスＤＢのビット幅は、内部データ線ＩＤＱのビット幅の整数倍（２倍、４倍または８倍）である。データ制御回路３２は、読み出し動作時に、メモリコア３４からの並列の読み出しデータを、コラムアドレス信号ＣＡＤの下位ビットに応じて直列に変換する機能を有する。また、データ制御回路３２は、書き込み動作時に、データ端子ＤＱからの直列の書き込みデータを、コラムアドレス信号ＣＡＤの下位ビットに応じて並列データに変換する機能を有する。
メモリコア回路３４は、複数のメモリブロックＲＢＬＫ（ＲＢＬＫ０−１）、各メモリブロックＲＢＬＫに対応するロウデコーダＲＤＥＣ、メモリブロックＲＢＬＫの間に配置されたセンスアンプ領域ＳＡＡ、ロウデコーダＲＤＥＣの間に配置されたセンスアンプ制御部ＳＣＮＴ、コラムデコーダＣＤＥＣ、リードアンプＲＡおよびライトアンプＷＡを有している。なお、メモリブロックＲＢＬＫの数は、４個、８個あるいは１６個等（２のｎ乗個；ｎは２以上の整数）でもよい。
各メモリブロックＲＢＬＫ０−１は、マトリックス状に配置された複数のダイナミックメモリセルＭＣと、図の横方向に並ぶメモリセルＭＣの列に接続された複数のワード線ＷＬと、図の縦方向に並ぶメモリセルＭＣの列に接続された複数のビット線ＢＬ、／ＢＬとを有している。メモリセルＭＣは、データを電荷として保持するためのキャパシタと、このキャパシタの一端をビット線ＢＬ（または／ＢＬ）に接続するためのトランスファトランジスタとを有している。キャパシタの他端は、基準電圧線に接続されている。基準電圧線に供給される基準電圧は、例えば、プリチャージ電圧ＶＰＲと同じであり、内部電圧生成回路３０により生成される。
センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。センスアンプ制御部ＳＣＮＴは、制御信号ＣＮＴに応答して、プリチャージ回路ＰＲＥ、接続スイッチＢＴ、センスアンプＳＡおよびコラムスイッチＣＳＷの動作を制御するためのコア制御信号を生成する。
ロウデコーダＲＤＥＣは、ワード線ＷＬのいずれかを選択するために、ロウアドレス信号ＲＡＤをデコードする。コラムデコーダＣＤＥＣは、データ端子ＤＱのビット数に対応する数、またはその数の整数倍のビット線対ＢＬ、／ＢＬを選択するために、コラムアドレス信号ＣＡＤをデコードする。リードアンプＲＡは、読み出し動作時に、コラムスイッチＣＳＷを介して出力される相補の読み出しデータを増幅する。ライトアンプＷＡは、書き込み動作時に、データバスＤＢを介して供給される相補の書き込みデータを増幅し、ビット線対ＢＬ、／ＢＬに供給する。
図２は、図１に示したラッチ回路１４、アドレスラッチ回路１６およびアクセス動作制御回路１８の例を示している。アドレスラッチ回路１６は、アドレス信号ＡＤのビット毎に設けられている。
ラッチ回路１４は、パルス生成部ＰＬＳＧおよび内部信号生成部ＩＳＧＥＮを有している。パルス生成部ＰＬＳＧは、アドレスバリッド信号ＡＤＶＸの立ち下がりエッジに同期して遅延回路ＤＬＹ１の遅延時間のパルス幅を有するパルス信号ＰＡＤＶＸを生成する。内部信号生成部ＩＳＧＥＮは、パルス信号ＰＡＤＶＸに同期して遅延回路ＤＬＹ２の遅延時間（ＤＬＹ２）の活性化期間（低レベル期間）を有するラッチアドレスバリッド信号ＡＤＶＬを生成する。このように、ラッチ回路１４は、アドレスバリッド信号ＡＤＶＸをラッチし、アドレスバリッド信号ＡＤＶＸ（＝／ＡＤＶ）の活性化期間に関わらず、一定のパルス幅ＤＬＹ２を有するラッチアドレスバリッド信号ＡＤＶＬを生成する。
アドレスラッチ回路１６は、スイッチＳＷ１およびラッチＬＴ１を有している。スイッチＳＷ１は、例えば、ＣＭＯＳ伝達ゲートを有し、ラッチアドレスバリッド信号ＡＤＶＬの低レベル中に内部アドレス信号ＩＡＤをラッチＬＴ１に供給する。ラッチＬＴ１は、内部アドレス信号ＩＡＤをラッチし、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤとして出力する。
アクセス動作制御回路１８は、モード判定部ＭＤＪ、スイッチＳＷ２およびラッチＬＴ２を有している。モード判定部ＭＤＪは、コラム制御信号ＣＬＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが低レベルのときに同期モード信号ＰＳＹＮＣＺを低レベルに設定する。また、モード判定部ＭＤＪは、コラム制御信号ＣＬＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが高レベルのときに同期モード信号ＰＳＹＮＣＺを高レベルに設定する。スイッチＳＷ２は、例えば、ＣＭＯＳ伝達ゲートを有し、プリチャージ制御信号ＰＲＥＺの高レベル中に同期モード信号ＰＳＹＮＣＺのレベルをラッチＬＴ２に供給する。ラッチＬＴ２は、同期モード信号ＰＳＹＮＣＺのレベルをラッチし、同期モード信号ＳＹＮＣＺとして出力する。
図３は、図１に示したコア制御回路２０の動作の例を示している。チップイネーブル信号／ＣＥ１が低レベルに活性化され、周辺制御回路２４から読み出し制御信号ＲＤＺまたは書き込み制御信号ＷＲＺが出力されると、コア制御回路２０は、ビット制御信号ＢＬＴＺ、ワード制御信号ＷＬＺ、センスアンプ制御信号ＬＥＺおよびコラム制御信号ＣＬＺを順次に活性化する（図３（ａ、ｂ、ｃ、ｄ））。コア制御回路２０は、ビット制御信号ＢＬＴＺの活性化に同期して、ビットリセット信号ＢＲＳＺを活性化する（図３（ｅ））。
読み出し動作では、コア制御回路２０は、例えば、センスアンプ制御信号ＬＥＺの活性化に同期して、リードアンプ制御信号ＲＡＥＺを活性化する（図３（ｆ））。書き込み動作では、コア制御回路２０は、例えば、センスアンプ制御信号ＬＥＺの活性化に同期して、ライトアンプ制御信号ＷＡＥＺを活性化する（図３（ｇ））。リードアンプ制御信号ＲＡＥＺおよびライトアンプ制御信号ＷＡＥＺは、例えば、コラム制御信号ＣＬＺの非活性化に同期して非活性化される（図３（ｈ、ｉ）。
コア制御回路２０は、コラム制御信号ＣＬＺの活性化から所定時間後に、プリチャージ制御信号ＰＲＥＺを一時的に活性化する（図３（ｊ））。そして、プリチャージ制御信号ＰＲＥＺの活性化に同期して、ビット制御信号ＢＬＴＺ、ワード制御信号ＷＬＺおよびセンスアンプ制御信号ＬＥＺが順次に非活性化され（図３（ｋ、ｌ、ｍ））、ビットリセット信号ＢＲＳＺが活性化され、読み出し動作または書き込み動作は終了する（図３（ｎ））。
なお、同期モードでは、例えば、複数のパルスを有するコラム制御信号ＣＬＺが出力される。プリチャージ制御信号ＰＲＥＺは、コラム制御信号ＣＬＺの最終のパルスに同期して活性化される。リードアンプ制御信号ＲＡＥＺおよびライトアンプ制御信号ＷＡＥＺは、コラム制御信号ＣＬＺの最終のパルスに同期して非活性化される。
図4は、図１に示したセンスアンプ領域ＳＡＡの詳細を示している。図は、例えば、１つのデータ端子ＤＱに対応するセンスアンプ領域ＳＡＡの一部を示している。メモリＭＥＭが１６ビットのデータ端子ＤＱを有するとき、図４のセンスアンプ領域ＳＡＡは、データ端子ＤＱ毎に形成される。センスアンプ領域ＳＡＡは、各メモリブロックＲＢＬＫ０−１に対応するプリチャージ回路ＰＲＥおよび接続スイッチＢＴと、メモリブロックＲＢＬＫ０−１に共有されるセンスアンプＳＡおよびコラムスイッチＣＳＷとを有している。
プリチャージ回路ＰＲＥを制御するプリチャージ制御信号ＢＲＳ（ＢＲＳ０−１）は、ビットリセット信号ＢＲＳＺの非活性化に同期して低レベルに変化し、ビットリセット信号ＢＲＳＺの活性化に同期して高レベルに変化する。なお、アクセスされないメモリブロックＲＢＬＫでは、高レベルのプリチャージ制御信号ＢＲＳがプリチャージ回路ＰＲＥに供給される。
接続スイッチＢＴは、各メモリブロックＲＢＬＫ０−１のビット線対ＢＬ、／ＢＬをセンスアンプＳＡのビット線ＳＢＬ、／ＳＢＬに選択的に接続する。アクセスされるメモリブロックＲＬＢＫに対応する接続スイッチＢＴは、ビット制御信号ＢＬＴＺの高レベル期間に高レベルに変化するビット制御信号ＢＴ（ＢＴ０−１）を受ける。
各コラムスイッチＣＳＷは、コラム選択信号ＣＬ（ＣＬ０−２）が高レベルのときにオンし、センスアンプＳＡおよびビット線対ＢＬ、／ＢＬをデータ線ＤＴ、／ＤＴに接続する。コラム選択信号ＣＬ０−２は、コラム制御信号ＣＬＺの高レベル期間に生成される。例えば、データ線ＤＴ、／ＤＴは、一対のメモリブロックＲＢＬＫ０−１毎に配線され、データ端子ＤＱのビット毎に共通に配線される。センスアンプＳＡを制御するセンスアンプ活性化信号ＰＳＡ、ＮＳＡは、センスアンプ制御信号ＬＥＺの高レベル期間に、高レベルおよび低レベルにそれぞれ変化する。
各メモリブロックＲＢＬＫ０−１において、メモリセルＭＣは、ワード線ＷＬと、ビット線ＢＬまたは／ＢＬに接続される。ロウアドレス信号ＲＡＤにより選択されるワード線ＷＬは、ワード制御信号ＷＬＺの高レベル期間に高レベルに変化する。センスアンプ領域ＳＡＡは、一般的なＤＲＡＭと同じ構成である。
図５は、図１に示したメモリＭＥＭが搭載されるシステムＳＹＳを示している。システムＳＹＳは、例えば、携帯電話等の携帯機器である。なお、後述する実施形態においても、図５と同じシステムが構成される。
システムＳＹＳは、図１に示したメモリＭＥＭ、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ、複数の周辺デバイスＰＥＲＩ、電源コントローラＰＷＲ、およびシステムＳＹＳの全体を制御するＣＰＵを有している。ＣＰＵ、メモリコントローラＭＣＮＴ、周辺デバイスＰＥＲＩおよび電源コントローラＰＷＲは、システムバスＳＢＵＳにより互いに接続されている。例えば、周辺デバイスＰＥＲＩは、キーボード等の入力デバイスＫＢＲＤ、ＣＣＤ等のカメラＣＡＭおよび液晶表示パネル等の表示デバイスＤＳＩＰである。電源コントローラＰＷＲは、外部電源を受け、電源電圧ＶＤＤおよび表示デバイスＤＳＩＰ等で使用される他の電源電圧を生成する。
例えば、メモリシステムＭＳＹＳは、メモリＭＥＭおよびメモリコントローラＭＣＮＴを有している。メモリシステムＭＳＹＳは、リードフレーム等のパッケージ基板上に複数のチップが搭載されたシステムインパッケージＳｉＰを有している。あるいは、メモリシステムＭＳＹＳは、パッケージ基板上に複数のチップが積層されたマルチチップパッケージＭＣＰを有している。あるいは、システムＳＹＳは、シリコン基板上に複数のマクロが集積されたシステムオンチップ（ＳｏＣ）を有している。さらに、システムＳＹＳは、チップオンチップＣｏＣあるいはパッケージオンパッケージ（ＰｏＰ）の形態で構成されてもよい。
ＣＰＵは、バスマスタであり、メモリＭＥＭおよび周辺デバイスＰＥＲＩの動作を制御する。例えば、ＣＰＵは、メモリＭＥＭの読み出し動作を行うためにコマンド信号およびアドレス信号をシステムバスＳＢＵＳに出力し、読み出しデータ信号をメモリＭＥＭから受信する。また、ＣＰＵは、メモリＭＥＭの書き込み動作を行うために、コマンド信号、アドレス信号および書き込みデータ信号をシステムバスＳＢＵＳに出力する。
メモリコントローラＭＣＮＴは、ＣＰＵからのコマンド信号、アドレス信号および書き込みデータ信号に基づいて、メモリＭＥＭに制御信号ＣＴＬ、アドレスバリッド信号／ＡＤＶ、アドレス信号ＡＤおよび書き込みデータ信号ＤＱを出力し、メモリＭＥＭからの読み出しデータ信号ＤＱを受ける。メモリコントローラＭＣＮＴは、メモリＭＥＭを同期モードでアクセスするとき、クロック信号ＣＬＫをメモリＭＥＭに供給する。クロック信号ＣＬＫは、非同期モード中にもメモリＭＥＭに供給されてもよい。クロック信号ＣＬＫは、例えば、システムＳＹＳ内の発振器により生成され、あるいは、発振器により生成されたクロック信号の周波数をメモリコントローラＭＣＮＴ内で分周することにより生成される。メモリＭＥＭは、メモリバスＭＢＵＳを介してメモリコントローラＭＣＮＴに接続されている。
なお、ＣＰＵ内にメモリコントローラＭＣＮＴの機能を設け、メモリＭＥＭの読み出し動作および書き込み動作を行うための制御信号ＣＴＬ、アドレスバリッド信号／ＡＤＶ、アドレス信号ＡＤおよびデータ信号ＤＱを、ＣＰＵからメモリＭＥＭに直接出力してもよい。このとき、メモリシステムＭＳＹＳは、ＣＰＵとメモリＭＥＭを有する。
図６は、図５に示したメモリコントローラＭＣＮＴの例を示している。メモリコントローラＭＣＮＴは、メイン制御部ＭＣＮＴ１、信号生成回路ＣＴＬＧＥＮ、ＡＤＶＧＥＮ、ＡＤＧＥＮ、ＤＱＧＥＮおよびデータ入力バッファＤＢＵＦを有している。
メイン制御部ＭＣＮＴ１は、システムバスＳＢＵＳを介してＣＰＵから供給されるアクセス制御信号ＡＣＴＬ、書き込みデータ信号ＷＤＴを受ける。例えば、アクセス制御信号ＡＣＴＬは、アクセス要求（書き込み要求または読み出し要求）、アクセス開始アドレス、転送データ数およびアクセスモード（同期モードまたは非同期モード）の情報を含む。メイン制御部ＭＣＮＴ１は、ＣＰＵからのアクセス制御信号ＡＣＴＬに応じて、制御情報ＣＴＬＩＮＦ、アドレスバリッドセット信号ＡＤＶＳＥＴ、アドレスバリッド制御信号ＡＤＶＣＴＬ、アドレス情報ＡＤＩＮＦおよび書き込みデータＷＤＴ１を、信号生成回路ＣＴＬＧＥＮ、ＡＤＶＧＥＮ、ＡＤＧＥＮおよびＤＱＧＥＮに出力する。また、メイン制御部ＭＣＮＴ１は、データ入力バッファＤＢＵＦから読み出しデータＲＤＴ１を受け、読み出しデータＲＤＴとしてシステムバスＳＢＵＳに出力する。
信号生成回路ＣＴＬＧＥＮは、制御情報ＣＴＬＩＮＦを受け、クロック信号ＣＬＫに同期して制御信号ＣＴＬをメモリバスＭＢＵＳを介してメモリＭＥＭに出力する。信号生成回路ＡＤＶＧＥＮは、第１信号生成部ＡＤＶＧＥＮ１、第２信号生成部ＡＤＶＧＥＮ２および負論理のオア回路ＯＲＮを有している。第１信号生成部ＡＤＶＧＥＮ１は、アドレスバリッド制御信号ＡＤＶＣＴＬが高レベルのときに、アドレスバリッドセット信号ＡＤＶＳＥＴに同期して第１パルス信号／ＡＤＶ１を活性化する。第２信号生成部ＡＤＶＧＥＮ２は、アドレスバリッド制御信号ＡＤＶＣＴＬが低レベルのときに、アドレスバリッドセット信号ＡＤＶＳＥＴに同期して第２パルス信号／ＡＤＶ２を活性化する。図７に示すように、第１パルス信号／ＡＤＶ１の活性化期間（低レベル期間）は、第２パルス信号／ＡＤＶ２の活性化期間（低レベル期間）より短い。すなわち、第１および第２パルス信号／ＡＤＶ１−２のパルス幅は、互いに異なる。
信号生成回路ＡＤＧＥＮは、アドレス情報ＡＤＩＮＦを受け、クロック信号ＣＬＫに同期してアドレス信号ＡＤをメモリバスＭＢＵＳを介してメモリＭＥＭに出力する。
信号生成回路ＤＱＧＥＮは、書き込みデータＷＤＴ１を受け、クロック信号ＣＬＫに同期して書き込みデータＤＱをメモリバスＭＢＵＳを介してメモリＭＥＭに出力する。データ入力バッファＤＢＵＦは、メモリＭＥＭから出力される読み出しデータＤＱを受け、読み出しデータＲＤＴ１としてメイン制御部ＭＣＮＴ１に出力する。
図７は、図６に示したメモリコントローラＭＣＮＴの動作の例を示している。この例では、メイン制御部ＭＣＮＴ１は、ＣＰＵからのアクセス要求に基づいて、非同期アクセス動作ＡＳＹＮＣ１、ＡＳＹＮＣ２および同期アクセス動作ＳＹＮＣ１を実行するための制御情報ＣＴＬＩＮＦを順次に生成する（図７（ａ、ｂ、ｃ））。この例では、各アクセス動作は、４クロックサイクルを有する。しかし、各アクセス動作は、４クロックサイクル以外のサイクル数で実行されてもよい。さらに、クロックサイクル数は、アクセス動作毎に変更されてもよい。
信号生成回路ＣＴＬＧＥＮは、制御情報ＣＴＬＩＮＦに応じて制御信号ＣＴＬを生成し、メモリＭＥＭに出力する（図７（ｄ））。信号生成回路ＡＤＧＥＮは、アドレスバリッド制御信号ＡＤＶＣＴＬが低レベルのときに、アドレスバリッドセット信号ＡＤＶＳＥＴを反転し、アドレスバリッドセット信号ＡＤＶＳＥＴの後縁を遅延させた第２パルス信号／ＡＤＶ２を生成する（図７（ｅ））。信号生成回路ＡＤＧＥＮは、アドレスバリッド制御信号ＡＤＶＣＴＬが高レベルのときに、アドレスバリッドセット信号ＡＤＶＳＥＴを反転し、第１パルス信号／ＡＤＶ１を生成する（図７（ｆ、ｇ））。
信号生成回路ＡＤＧＥＮのオア回路ＯＲＮは、第２パルス信号／ＡＤＶ２または第１パルス信号／ＡＤＶ１をアドレスバリッド信号／ＡＤＶとして出力する（図７（ｈ、ｉ、ｊ））。信号生成回路ＡＤＧＥＮは、アドレス情報ＡＤＩＮＦに応じてアドレス信号ＡＤを生成し、メモリＭＥＭに出力する（図７（ｋ、ｌ、ｍ））。特に図示していないが、書き込み動作では、信号生成回路ＤＱＧＥＮは、書き込みデータＤＱをメモリＭＥＭに出力する。読み出し動作では、データ入力バッファＤＢＵＦは、メモリＭＥＭから読み出しデータＤＱを受ける。
図８は、図１に示したメモリＭＥＭのアクセス動作の例を示している。この例では、非同期アクセス動作ＡＳＹＮＣ１、ＡＳＹＮＣ２、同期アクセス動作ＳＹＮＣ１、ＳＹＮＣ２および非同期アクセス動作ＡＳＹＮＣ３が順次に実行される。メモリＭＥＭは、非同期アクセス動作では、クロック信号ＣＬＫに非同期で入力信号ＣＴＬ、ＡＤ、ＤＱを受け、クロック信号ＣＬＫに非同期で出力信号ＤＱを出力する。メモリＭＥＭは、同期アクセス動作では、クロック信号ＣＬＫに同期して入力信号ＣＴＬ、ＡＤ、ＤＱを受け、クロック信号ＣＬＫに同期して出力信号ＤＱを出力する。図８の同期アクセス動作ＳＹＮＣ１−２は、４クロックサイクルで実行される例を示している。しかし、各同期アクセス動作ＳＹＮＣ１−２は、４クロックサイクル以外のサイクル数で実行されてもよい。クロックサイクル数は、バースト長などに応じてアクセス動作毎に変更されてもよい。
図２に示したラッチ回路１４は、外部端子／ＡＤＶに供給されるアドレスバリッド信号／ＡＤＶのパルス幅（Ｌｏｗレベル期間）に関わりなく、常に一定のパルス幅を有するラッチアドレスバリッド信号ＡＤＶＬを出力する（図８（ａ））。ラッチ回路１４は、ラッチアドレスバリッド信号ＡＤＶＬを生成するために、アドレスバリッド信号／ＡＤＶの立ち下がりエッジのみを検出すればよい。アドレス信号ＡＤＮの受信は、ラッチアドレスバリッド信号ＡＤＶＬを用いて実行される。このため、アドレスバリッド信号／ＡＤＶのパルス幅がアクセス動作毎に変更されても、メモリＭＥＭは正常に動作する。ラッチアドレスバリッド信号ＡＤＶＬの低レベル期間は、図２に示した遅延回路ＤＬＹ２の遅延時間に等しい。
図２に示したアドレスラッチ回路１６は、ラッチアドレスバリッド信号ＡＤＶＬの低レベル期間にアドレス信号ＡＤを受け、ラッチアドレスバリッド信号ＡＤＶＬの立ち上がりエッジに同期してアドレス信号ＡＤの受け付けを禁止し、受けたアドレス信号ＡＤをラッチする（図８（ｂ））。
図２に示したアクセス動作制御回路１８は、コラム制御信号ＣＬＺの活性化中にアドレスバリッド信号／ＡＤＶが低レベルのとき、同期モード信号ＰＳＹＮＣＺを低レベルに設定する（図８（ｃ））。アクセス動作制御回路１８は、プリチャージ制御信号の活性化に同期して同期モード信号ＰＳＹＮＣＺの論理レベルをラッチし、同期モード信号ＳＹＮＣＺとして出力する（図８（ｄ））。
同様に、アクセス動作制御回路１８は、コラム制御信号ＣＬＺの活性化中にアドレスバリッド信号／ＡＤＶが高レベルのとき、同期モード信号ＰＳＹＮＣＺを高レベルに設定する（図８（ｅ））。アクセス動作制御回路１８は、プリチャージ制御信号ＰＲＥＺの活性化に同期して同期モード信号ＰＳＹＮＣＺの論理レベルをラッチし、同期モード信号ＳＹＮＣＺとして出力する（図８（ｆ））。すなわち、メモリＭＥＭのアクセスモードは、非同期モードＡＳＭＤから同期モードＳＭＤに切り換えられる。
図１に示したコア制御回路２０および周辺制御回路２４は、同期モード信号ＳＹＮＣＺが低レベルの間、非同期モードＡＳＭＤとして動作し、同期モード信号ＳＹＮＣＺが高レベルの間、同期モードＳＭＤとして動作する。例えば、非同期アクセス動作ＡＳＹＮＣ２におけるアドレスバリッド信号／ＡＤＶによりアクセスモードが同期モードＳＭＤに切り換えられるとき、次のアクセス動作サイクルからクロック信号ＣＬＫに同期するアクセス動作が実行される（図８（ｇ））。
同期アクセス動作ＳＹＮＣ２のプリチャージ制御信号ＰＲＥＺに同期してアクセスモードが同期モードＳＭＤから非同期モードＡＳＭＤに切り換えられるとき、次のアクセス動作サイクルからクロック信号ＣＬＫに非同期のアクセス動作が実行される（図８（ｈ））。すなわち、アクセス動作制御回路１８は、アドレスバリッド信号／ＡＤＶのパルス幅に基づいて、次のアクセスサイクル以降のメモリコア３４のアクセスモードを、同期モードまたは非同期モードに決定する。決定したアクセスモードのコア制御回路２０および周辺制御回路２４への指示は、同期モード信号ＳＹＮＣＺにより行われる。
図９は、本実施形態が適用される前のアクセスモードの設定方法の例を示している。この例では、読み出し動作サイクルＲＤと５つの書き込み動作サイクルＷＲが順次に実行され、最後の書き込み動作サイクルＷＲ時に供給されるアドレス信号ＡＤの値に応じてアクセスモードが非同期モードＡＳＭＤまたは同期モードＳＭＤに設定される。最後の書き込み動作サイクルＷＲを除く動作サイクルでは、アドレス信号ＡＤは高レベルＨに設定される。
図９では、アクセスモードを切り替える毎に６つの動作サイクルが必要である。アクセスモードの切り換え頻度が高いとき、アクセス効率は低下する。これに対して、本実施形態では、メモリＭＥＭは、１つ前の動作サイクル中に、この動作サイクルを妨げることなく、アクセスモードを切り換えるための情報を受けることができる。すなわち、アクセスモードを切り換えるための専用の動作サイクルは不要である。
以上、この実施形態では、アドレスバリッド信号／ＡＤＶのパルス幅に応じて、メモリＭＥＭのアクセスモード（アクセス動作の仕様）を変更できる。具体的には、アクセス動作中に供給されるアドレスバリッド信号／ＡＤＶに応じて、次のサイクル以降のメモリＭＥＭのアクセスモードを変更できる。この結果、アクセス動作を停止することなくアクセスモードを切り換えることができ、アクセス効率を向上できる。
アドレスラッチ回路１６による外部アドレス信号ＡＤは、アドレスバリッド信号／ＡＤＶの立ち下がりエッジに基づいて生成されるラッチアドレスバリッド信号ＡＤＶＬに同期してラッチされる。ラッチ回路１４は、アドレスバリッド信号／ＡＤＶのパルス幅に関わらず、一定のパルス幅を有するラッチアドレスバリッド信号ＡＤＶＬを生成する。この結果、アドレスバリッド信号／ＡＤＶのパルス幅を大きくしても、動作サイクルが長くなることを防止でき、アクセス効率が低下することを防止できる。さらに、アドレスバリッド信号／ＡＤＶのパルス幅を変えても、アドレス信号ＡＤを確実にラッチできるため、メモリＭＥＭの誤動作を防止できる。
アクセスモードを示す同期モード信号ＳＹＮＣＺの論理レベルは、アクセス動作の終了を示すプリチャージ制御信号ＰＲＥＺに同期して切り換えられる。したがって、アクセス動作の途中で同期モード信号ＳＹＮＣＺが変化し、アクセスモードが切り替わることを防止できる。この結果、アクセスモードの切り換えによりアクセス動作が中断することを防止でき、アクセス効率が低下することを防止できる。さらに、アクセス動作中に、アクセスモードが切り替わることを防止できるため、メモリＭＥＭの誤動作を防止できる。
図１０は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１のラッチ回路１４の代わりに、ラッチ回路１４Ａを有している。アドレスラッチ回路１６は、ラッチアドレスバリッド信号ＡＤＶＬの代わりにアドレスバリッド信号ＡＤＶＸを受けて動作する。アクセス動作制御回路１８は、アドレスバリッド信号ＡＤＶＸの代わりにアウトプットイネーブル信号ＯＥＸを受けて動作する。その他の構成は、図１と同じである。メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。この実施形態では、アウトプットイネーブル端子／ＯＥは、読み出し動作を実行するためのコマンド信号とともに、アクセスモードを切り替えるための制御信号を受ける。
図１１は、図１０に示したラッチ回路１４Ａおよびアクセス動作制御回路１８の例を示している。ラッチ回路１４Ａは、パルス生成部ＰＬＳＧおよび内部信号生成部ＩＳＧＥＮを有している。パルス生成部ＰＬＳＧは、アウトプットイネーブル信号ＯＥＸの立ち下がりエッジに同期してパルス信号ＰＯＥＸを生成する。内部信号生成部ＩＳＧＥＮは、パルス信号ＰＯＥＸに同期してラッチアウトプットイネーブル信号ＯＥＬを低レベルに設定し、プリチャージ制御信号ＰＲＥＺの活性化に同期してラッチアウトプットイネーブル信号ＯＥＬを高レベルに設定する。これにより、アウトプットイネーブル信号／ＯＥのパルス幅（低レベル期間）に関わりなく、一定のパルス幅（低レベル期間）を有するラッチアウトプットイネーブル信号ＯＥＬを生成できる。周辺制御回路２４は、アウトプットイネーブル信号／ＯＥのパルス幅が短いときにも、ラッチアウトプットイネーブル信号ＯＥＬを用いて、誤動作することなく読み出し動作を実行できる。
アクセス動作制御回路１８は、アドレスバリッド信号ＡＤＶＸの代わりにアウトプットイネーブル信号ＯＥＸを受けることを除き、図２と同じである。すなわち、この実施形態では、コラム制御信号ＣＬＺの高レベル期間に、アウトプットイネーブル信号ＯＥＸが低レベルのときに同期モード信号ＳＹＮＣＺは低レベルに設定される。コラム制御信号ＣＬＺの高レベル期間に、アウトプットイネーブル信号ＯＥＸが高レベルのときに同期モード信号ＳＹＮＣＺは高レベルに設定される。同期モード信号ＳＹＮＣＺは、プリチャージ制御信号ＰＲＥＺの活性化に同期して変化する。
図１２は、図５に示したメモリコントローラＭＣＮＴの例を示している。この実施形態のメモリコントローラＭＣＮＴは、信号生成回路ＣＴＬＧＥＮが図６と相違している。その他の構成は、アドレスバリッド信号／ＡＤＶが信号生成回路ＣＴＬＧＥＮにより生成されること、およびメイン制御部ＭＣＮＴ１がアドレスバリッド制御信号ＡＤＶＣＴＬおよびアドレスバリッドセット信号ＡＤＶＳＥＴの代わりに、アウトプットイネーブル制御信号ＯＥＣＴＬおよびアウトプットイネーブルセット信号ＯＥＳＥＴを出力することを除き、図６と同じである。信号生成回路ＣＴＬＧＥＮは、図６の信号生成回路ＣＴＬＧＥＮの機能に加えて、パルス幅が異なるアウトプットイネーブル信号／ＯＥを生成する機能と、アドレスバリッド信号／ＡＤＶを生成する機能を有している。
信号生成回路ＣＴＬＧＥＮのアウトプットイネーブル生成部ＯＥＧＥＮは、第１信号生成部ＯＥＧＥＮ１、第２信号生成部ＯＥＧＥＮ２および負論理のオア回路ＯＲＮを有している。第１信号生成部ＯＥＧＥＮ１は、アウトプットイネーブル制御信号ＯＥＣＴＬが高レベルのときに、アウトプットイネーブルセット信号ＯＥＳＥＴに同期して第１パルス信号／ＯＥ１を活性化する。第２信号生成部ＯＥＧＥＮ２は、アウトプットイネーブル制御信号ＯＥＣＴＬが低レベルのときに、アウトプットイネーブルセット信号ＯＥＳＥＴに同期して第２パルス信号／ＯＥ２を活性化する。第１パルス信号／ＯＥ１の活性化期間（低レベル期間）は、第２パルス信号／ＯＥ２の活性化期間（低レベル期間）より短い。すなわち、第１および第２パルス信号／ＯＥ１−２のパルス幅は、互いに異なる。
図１３は、図１０に示したメモリＭＥＭのアクセス動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、非同期アクセス動作ＡＳＹＮＣ１、ＡＳＹＮＣ２、同期アクセス動作ＳＹＮＣ１は、読み出し動作ＲＤである。同期アクセス動作ＳＹＮＣ２および非同期アクセス動作ＡＳＹＮＣ３は、書き込み動作ＷＲである。
この実施形態では、コラム制御信号ＣＬＺの活性化中にアウトプットイネーブル信号／ＯＥが低レベルのとき（図１３（ａ））、次のアクセス動作サイクルは、非同期モードＡＳＭＤで動作する（図１３（ｂ））。コラム制御信号ＣＬＺの活性化中にアウトプットイネーブル信号／ＯＥが高レベルのとき（図１３（ｃ））、次のアクセス動作サイクルは、同期モードＳＭＤで動作する（図１３（ｄ））。
ラッチ回路１４Ａは、アウトプットイネーブル信号／ＯＥのパルス幅に関わりなく、常に一定のパルス幅を有するラッチアウトプットイネーブル信号ＯＥＬを生成する（図１３（ｅ））。すなわち、この実施形態では、外部から供給されるアウトプットイネーブル信号／ＯＥのＬｏｗレベル期間（活性化期間）に関わらず、常に一定のパルス幅を有するラッチアウトプットイネーブル信号ＯＥＬを用いてアクセス動作が実行される。このため、アウトプットイネーブル信号／ＯＥのパルス幅がアクセス動作毎に変更されても、メモリＭＥＭは正常に動作する。
アドレスラッチ回路１６は、アドレスバリッド信号／ＡＤＶの低レベル期間にアドレス信号ＡＤを受け、アドレスバリッド信号／ＡＤＶの立ち上がりエッジに同期してアドレス信号ＡＤの受け付けを禁止し、受けたアドレス信号ＡＤをラッチする（図１３（ｆ））。アドレスバリッド信号／ＡＤＶは、常に一定のパルス幅を有する。
ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥが共に活性化されるとき、ライトイネーブル信号／ＷＥが優先され、書き込み動作が実行される（図１３（ｇ、ｈ））。このとき、データ制御回路３２およびデータ入出力回路２６は、アウトプットイネーブル信号／ＯＥによるデータＤＱの出力動作を禁止する。
図１４は、図１０に示したラッチ回路１４Ａの別の例を示している。図１４のラッチ回路１４Ａ−２は、図１１のラッチ回路１４Ａにオア回路ＯＲを追加している。オア回路ＯＲは、ライトイネーブル信号ＷＥＸが高レベルに非活性化されているときに内部信号生成部ＩＳＧＥＮの出力信号ＯＥＬ０をラッチアウトプットイネーブル信号ＯＥＬとして出力する。オア回路ＯＲは、ライトイネーブル信号ＷＥＸが低レベルに活性化されているときに、ラッチアウトプットイネーブル信号ＯＥＬを高レベルに固定する。これにより、書き込み動作時に、ラッチアウトプットイネーブル信号ＯＥＬが活性化することを防止でき、データ制御回路３２およびデータ入出力回路２６がラッチアウトプットイネーブル信号ＯＥＬにより誤動作することを防止できる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アウトプットイネーブル信号／ＯＥのパルス幅に応じて、メモリＭＥＭのアクセスモードを変更できる。読み出しデータＤＱの出力を、一定のパルス幅を有するラッチアウトプットイネーブル信号ＯＥＬを用いて制御することで、アウトプットイネーブル信号／ＯＥのパルス幅に応じて、動作タイミングが変化することを防止できる。例えば、常に一定のサイクル数でアクセス動作を実行できるため、メモリコントローラＭＣＮＴによるアクセス制御を簡易にでき、アクセス効率が低下することを防止できる。
図１５は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、アウトプットイネーブル信号ＯＥＸおよびライトイネーブル信号ＷＥＸにそれぞれ対応してラッチ回路１４Ａを有している。また、図２のアクセス動作制御回路１８の代わりにアクセス動作制御回路１８Ｂを有している。その他の構成は、図１と同じである。メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。
この実施形態では、アウトプットイネーブル端子／ＯＥおよびライトイネーブル端子／ＷＥは、読み出し動作および書き込み動作を実行するためのコマンド信号とともに、アクセスモードを切り替えるための制御信号を受ける。アクセス動作制御回路１８Ｂは、アウトプットイネーブル信号ＯＥＸまたはライトイネーブル信号ＷＥＸのいずれかのパルス幅が大きいときに、プリチャージ制御信号ＰＲＥＺに同期して同期モード信号ＳＹＮＣＺを低レベルに設定する。周辺制御回路２４は、パルス幅が変化するアウトプットイネーブル信号ＯＥＸまたはライトイネーブル信号ＷＥＸの代わりに、パルス幅が一定のラッチアウトプットイネーブル信号ＯＥＬおよびパルス幅が一定のラッチライトイネーブル信号ＷＥＬを受ける。
図１６は、図１５に示したラッチ回路１４Ａおよびアクセス動作制御回路１８Ｂの例を示している。各ラッチ回路１４Ａの論理は、図１１と同じである。アウトプットイネーブル信号ＯＥＸを受けるラッチ回路１４Ａは、アウトプットイネーブル信号ＯＥＸに同期してラッチアウトプットイネーブル信号ＯＥＬを低レベルに活性化し、プリチャージ制御信号ＰＲＥＺに同期してラッチアウトプットイネーブル信号ＯＥＬを高レベルに非活性化する。ライトイネーブル信号ＷＥＸを受けるラッチ回路１４Ａは、ライトイネーブル信号ＷＥＸに同期してラッチライトイネーブル信号ＷＥＬを低レベルに活性化し、プリチャージ制御信号ＰＲＥＺに同期してラッチライトイネーブル信号ＷＥＬを高レベルに非活性化する。
アクセス動作制御回路１８Ｂは、図２のアクセス動作制御回路１８にアンド回路ＡＮＤを追加している。アクセス動作制御回路１８Ｂは、コラム制御信号ＣＬＺの高レベル期間に、アウトプットイネーブル信号ＯＥＸまたはライトイネーブル信号ＷＥＸのいずれかが低レベルのときに同期モード信号ＳＹＮＣＺを低レベルに設定する。アクセス動作制御回路１８Ｂは、コラム制御信号ＣＬＺの高レベル期間に、アウトプットイネーブル信号ＯＥＸおよびライトイネーブル信号ＷＥＸがともに高レベルのときに同期モード信号ＳＹＮＣＺを高レベルに設定する。同期モード信号ＳＹＮＣＺは、プリチャージ制御信号ＰＲＥＺの活性化に同期して変化する。
図１７は、図５に示したメモリコントローラＭＣＮＴの例を示している。この実施形態のメモリコントローラＭＣＮＴは、図１２に示した信号生成回路ＣＴＬＧＥＮに、パルス幅が異なるライトイネーブル信号／ＷＥを生成する機能を有している。その他の構成は、メイン制御部ＭＣＮＴ１がライトイネーブル制御信号ＷＥＣＴＬおよびライトイネーブルセット信号ＷＥＳＥＴを出力することを除き、図１２と同じである。
信号生成回路ＣＴＬＧＥＮのライトイネーブル生成部ＷＥＧＥＮは、第１信号生成部ＷＥＧＥＮ１、第２信号生成部ＷＥＧＥＮ２および負論理のオア回路ＯＲＮを有している。第１信号生成部ＷＥＧＥＮ１は、ライトイネーブル制御信号ＷＥＣＴＬが高レベルのときに、ライトイネーブルセット信号ＷＥＳＥＴに同期して第１パルス信号／ＷＥ１を活性化する。第２信号生成部ＷＥＧＥＮ２は、ライトイネーブル制御信号ＷＥＣＴＬが低レベルのときに、ライトイネーブルセット信号ＷＥＳＥＴに同期して第２パルス信号／ＷＥ２を活性化する。第１パルス信号／ＷＥ１の活性化期間（低レベル期間）は、第２パルス信号／ＷＥ２の活性化期間（低レベル期間）より短い。すなわち、第１および第２パルス信号／ＷＥ１−２のパルス幅は、互いに異なる。
図１８は、図１５に示したメモリＭＥＭのアクセス動作の例を示している。図８および図１３と同じ動作については、詳細な説明は省略する。この例では、図１３と同様に、非同期アクセス動作ＡＳＹＮＣ１、ＡＳＹＮＣ２、同期アクセス動作ＳＹＮＣ１は、読み出し動作ＲＤである。同期アクセス動作ＳＹＮＣ２および非同期アクセス動作ＡＳＹＮＣ３は、書き込み動作ＷＲである。
この実施形態では、メモリＭＥＭは、アウトプットイネーブル信号／ＯＥまたはライトイネーブル信号／ＷＥのいずれかのパルス幅が長いことを検出したときに（図１８（ａ、ｂ））、次の動作サイクルを非同期モードで動作する（図１８（ｃ、ｄ））。メモリＭＥＭは、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥのパルス幅がともに短いことを検出したときに（図１８（ｅ、ｆ））、次の動作サイクルを同期モードで動作する（図１８（ｇ、ｈ））。メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ等は、書き込み動作時に、アウトプットイネーブル信号／ＯＥを出力する必要がない。したがって、従来のメモリコントローラを最小限に変更することで、図１５に示したメモリＭＥＭをアクセスするためのメモリコントローラＭＣＮＴを設計できる。
アドレスバリッド信号／ＡＤＶからプリチャージ制御信号ＰＲＥＺまでの波形は、図１３と同じである。ラッチアウトプットイネーブル信号ＯＥＬは、アウトプットイネーブル信号／ＯＥに同期して生成される（図１８（ｉ、ｊ、ｋ））。ラッチライトイネーブル信号ＷＥＬは、ライトイネーブル信号／ＷＥに同期して生成される（図１８（ｌ、ｍ））。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、書き込み動作サイクルでは、アウトプットイネーブル信号／ＯＥを出力する必要がない。このため、メモリコントローラＭＣＮＴによるアクセス制御を簡易にできる。換言すれば、既存のメモリコントローラの設計データを利用して、メモリコントローラＭＣＮＴを容易に設計できる。
図１９は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１のアクセス動作制御回路１８、コア制御回路２０および周辺制御回路２４の代わりに、アクセス動作制御回路１８Ｃ、コア制御回路２０Ｃおよび周辺制御回路２４Ｃを有している。その他の構成は、図１と同じである。メモリコントローラＭＣＮＴは、図６と同様である。
メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。メモリＭＥＭは、クロック同期タイプであるが、クロック非同期タイプでもよい。この実施形態では、アドレスバリッド信号／ＡＤＶのパルス幅に基づいて、アクセスモード（パーシャルリフレッシュモードまたは通常リフレッシュモード）が変更される。
アクセス動作制御回路１８Ｃは、アドレスバリッド信号ＡＤＶＸの立ち上がりエッジとコラム制御信号ＣＬＺの立ち上がりエッジとのタイミングを比較し、比較結果に応じてパーシャルモード信号ＰＡＲＴＺの論理レベルを設定する。パーシャルモード信号ＰＡＲＴＺは、メモリブロックＲＢＬＫ０−１内におけるリフレッシュ動作を実行するメモリセルＭＣの領域を設定する。パーシャルモード信号ＰＡＲＴＺが高レベルのとき、メモリブロックＲＢＬＫ０−１内の全てのメモリセルＭＣが周期的にリフレッシュされる（通常リフレッシュモード）。パーシャルモード信号ＰＡＲＴＺが低レベルのとき、メモリブロックＲＢＬＫ０−１内の半分のメモリセルＭＣが周期的にリフレッシュされる（パーシャルリフレッシュモード）。以下では、パーシャルリフレッシュモード中のリフレッシュ動作をパーシャルリフレッシュ動作と称する。リフレッシュされる領域が小さく設定されることで、メモリＭＥＭの消費電力を削減できる。特に、リフレッシュ動作のみが周期的に実行されるスタンバイモード中（／ＣＥ１＝高レベル）のスタンバイ電流を削減できる。
コア制御回路２０Ｃおよび周辺制御回路２４Ｃは、図１に示したコア制御回路２０および周辺制御回路２４にパーシャルリフレッシュ動作を実行するための機能を追加している。例えば、コア制御回路２０Ｃ内のリフレッシュアドレスカウンタは、パーシャルリフレッシュモード中に、リフレッシュアドレス信号の最上位ビットを低レベルに固定する。コア制御回路２０Ｃ内のリフレッシュ要求生成回路は、内部リフレッシュコマンドの生成周期を、通常リフレッシュモードの２倍に設定する。
図２０は、図１９に示したアクセス動作制御回路１８Ｃの例を示している。アクセス動作制御回路１８Ｃは、図２に示したアクセス動作制御回路１８と同じ論理を有している。モード判定部ＭＤＪは、コラム制御信号ＣＬＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが低レベルのときにパーシャルモード信号ＰＰＡＲＴＺを低レベルに設定する。また、モード判定部ＭＤＪは、コラム制御信号ＣＬＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが高レベルのときにパーシャルモード信号ＰＰＡＲＴＺを高レベルに設定する。ラッチＬＴ２は、プリチャージ制御信号ＰＲＥＺに同期して供給されるパーシャルモード信号ＰＰＡＲＴＺの論理レベルをラッチし、パーシャルモード信号ＰＡＲＴＺとして出力する。
図２１は、図１９に示したメモリＭＥＭのアクセス動作の例を示している。図８と同じ動作については、詳細な説明は省略する。この例では、読み出し動作ＲＤまたは書き込み動作ＷＲが５回連続して実行される。このために、例えば、メモリＭＥＭをアクセスするメモリコントローラＭＣＮＴ（図５）は、読み出しコマンドＲＤおよび書き込みコマンドＷＲを５回連続してメモリＭＥＭに供給する。
チップイネーブル信号／ＣＥ１からコラム制御信号ＣＬＺまでの波形は、図８と同じである。この実施形態では、パーシャルモード信号ＰＰＡＲＴＺは、コラム制御信号ＣＬＺに同期して、アドレスバリッド信号／ＡＤＶ（＝ＡＤＶＬ）の論理レベルに変化する（図２１（ａ−ｅ））。パーシャルモード信号ＰＡＲＴＺは、プリチャージ制御信号ＰＲＥＺに同期してパーシャルモード信号ＰＰＡＲＴＺと同じ論理レベルに変化する（図２１（ｆ−ｊ））。
メモリＭＥＭは、パーシャルモード信号ＰＡＲＴＺが低レベルの間、パーシャルリフレッシュモード（４Ｍ−ＰＡＲＴ）で動作する（図２１（ｋ、ｌ））。例えば、この実施形態のメモリＭＥＭは、８メガビットのメモリセル（記憶容量）を有している。”４Ｍ”を付した矩形は、リフレッシュされるメモリセルＭＣの領域のイメージを示している。網掛けを付した矩形は、リフレッシュが禁止されるメモリセルＭＣの領域のイメージを示している。
パーシャルリフレッシュモードでは、４メガビットのメモリセルが周期的にリフレッシュされ、４メガビットのデータが保持される。メモリＭＥＭは、パーシャルモード信号ＰＡＲＴＺが高レベルの間、通常リフレッシュモード（８Ｍ−ＰＡＲＴ）で動作する（図２１（ｍ））。通常リフレッシュモードでは、８メガビットのメモリセルが周期的にリフレッシュされ、８メガビットのデータが保持される。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレスバリッド信号／ＡＤＶのパルス幅に応じて、メモリＭＥＭのアクセスモード（リフレッシュ領域）を変更できる。具体的には、アクセス動作中に供給されるアドレスバリッド信号／ＡＤＶに応じて、次のサイクル以降のリフレッシュ領域を変更できる。この結果、アクセス動作を停止することなくアクセスモードを切り換えることができ、アクセス効率を向上できる。
図２２は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１の周辺制御回路２４の代わりに、周辺制御回路２４Ｄを有している。また、メモリＭＥＭは、入力回路３６Ｄおよびラッチ制御回路３８Ｄを有している。その他の構成は、図１と同じである。メモリコントローラＭＣＮＴは、アドレスバリッド信号／ＡＤＶ、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢの活性化期間（パルス幅）を変更するための信号生成回路を有することを除き、図１７と同じである。
メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。この実施形態では、複数の入力信号／ＡＤＶ、／ＷＥ、／ＯＥ、／ＵＢおよび／ＬＢのパルス幅にそれぞれに基づいて、複数のアクセスモード（同期モード／非同期モード、パーシャルリフレッシュモード／通常リフレッシュモード、バースト長ＢＬおよびリードレイテンシＲＬ）が変更される。
入力回路３６Ｄは、アッパーバイトコントロール信号／ＵＢおよびロウアーバイトコントロール信号／ＬＢを制御信号ＣＴＬとして受け、アッパーバイトコントロール信号ＵＢＸおよびロウアーバイトコントロール信号ＬＢＸを内部制御信号ＣＴＬＸとして出力する。ラッチ制御回路３８Ｄは、ライトイネーブル信号ＷＥＸ、アウトプットイネーブル信号ＯＥＸ、アッパーバイトコントロール信号ＵＢＸおよびロウアーバイトコントロール信号ＬＢＸにそれぞれ応じて、ラッチライトイネーブル信号ＷＥＬ、ラッチアウトプットイネーブル信号ＯＥＬ、ラッチアッパーバイトコントロール信号ＵＢＬおよびラッチロウアーバイトコントロール信号ＬＢＬを出力する。
また、ラッチ制御回路３８Ｄは、ライトイネーブル信号ＷＥＸおよびアウトプットイネーブル信号ＯＥＸに応じてバーストモード信号ＢＬＺを出力し、アッパーバイトコントロール信号ＵＢＸに応じてパーシャルモード信号ＰＡＲＴＺを出力し、ロウアーバイトコントロール信号ＬＢＸに応じてレイテンシモード信号ＲＬＺを出力する。
周辺制御回路２４Ｄは、図１９に示した周辺制御回路２４Ｃに、バーストモード信号ＢＬＺおよびレイテンシモード信号ＲＬＺに応じて、バースト長ＢＬおよびリードレイテンシＲＬを切り換える機能を加えている。バースト長ＢＬは、１回の読み出しコマンドに応答してデータ端子ＤＱから出力されるデータ信号の出力回数、および１回の書き込みコマンドに応答してデータ端子ＤＱで受けるデータ信号の入力回数である。リードレイテンシＲＬは、読み出しコマンドを受けてから読み出しデータＤＱの出力が開始されるまでのクロック数である。
周辺制御回路２４Ｄは、例えば、バーストモード信号ＢＬＺが低レベルのとき、バースト長ＢＬを”８”に設定し、バーストモード信号ＢＬＺが高レベルのとき、バースト長ＢＬを”１６”に設定する。また、周辺制御回路２４Ｄは、例えば、レイテンシモード信号ＲＬＺが低レベルのとき、リードレイテンシＲＬを”５”に設定し、レイテンシモード信号ＲＬＺが高レベルのとき、リードレイテンシＲＬを”７”に設定する。
図２３は、図２２に示したラッチ制御回路３８Ｄの例を示している。アウトプットイネーブル信号ＯＥＸおよびライトイネーブル信号ＷＥＸを受けるラッチ回路１４Ａは、図１６のラッチ回路１４Ａと同じである。アウトプットイネーブル信号ＯＥＸおよびライトイネーブル信号ＷＥＸを受けるアクセス動作制御回路１８Ｂは、同期モード信号ＳＹＮＣＺの代わりにバーストモード信号ＢＬＺを出力することを除き、図１６のアクセス動作制御回路１８Ｂと同じである。
アッパーバイトコントロール信号ＵＢＸを受けるラッチ回路１４Ａは、入力信号が異なることを除き図１１のラッチ回路１４Ａと同じである。このラッチ回路１４Ａは、アッパーバイトコントロール信号ＵＢＸのパルス幅に関わりなく、一定のパルス幅を有するラッチアッパーバイトコントロール信号ＵＢＬを出力する。アッパーバイトコントロール信号ＵＢＸを受けるアクセス動作制御回路１８Ｃは、入力信号が異なることを除き図２０と同じである。
ロウアーバイトコントロール信号ＬＢＸを受けるラッチ回路１４Ａは、入力信号が異なることを除き図１１のラッチ回路１４Ａと同じである。このラッチ回路１４Ａは、ロウアーバイトコントロール信号ＬＢＸのパルス幅に関わりなく、一定のパルス幅を有するラッチロウアーバイトコントロール信号ＬＢＬを出力する。ロウアーバイトコントロール信号ＬＢＸを受けるアクセス動作制御回路１８Ｃは、入力信号が異なることを除き図２０と同じである。このアクセス動作制御回路１８Ｃは、コラム制御信号ＣＬＺの高レベル期間に、ロウアーバイトコントロール信号ＬＢＸが低レベルのときにレイテンシモード信号ＲＬＺを低レベルに設定する。また、アクセス動作制御回路１８Ｃは、コラム制御信号ＣＬＺの高レベル期間に、ロウアーバイトコントロール信号ＬＢＸが高レベルのときにレイテンシモード信号ＲＬＺを高レベルに設定する。
図２４は、図２２に示したメモリＭＥＭのアクセス動作の例を示している。図８、図１８および図２１と同じ動作については、詳細な説明は省略する。この例では、非同期アクセス動作ＡＳＹＮＣ１、同期アクセス動作ＳＹＮＣ１が実行され、スタンバイ期間ＳＴＢＹの後、非同期アクセス動作ＡＳＹＮＣ２、同期アクセス動作ＳＹＮＣ２が実行される。非同期アクセス動作ＡＳＹＮＣ１および同期アクセス動作ＡＳＹＮＣ２は、書き込み動作ＷＲである。同期アクセス動作ＳＹＮＣ１および非同期アクセス動作ＡＳＹＮＣ２は、読み出し動作ＲＤである。スタンバイ期間ＳＴＢＹは、チップイネーブル信号／ＣＥ１が低レベルに設定される期間である。
この実施形態では、アドレスバリッド信号／ＡＤＶのパルス幅により同期モードＳＭＤまたは非同期モードＡＳＭＤが設定される。ライトイネーブル信号／ＷＥおよびアウトプットイネーブル信号／ＯＥのパルス幅により、バースト長ＢＬが”８”または”１６”に設定される。アッパーバイトコントロール信号／ＵＢのパルス幅により、パーシャルリフレッシュモード（４Ｍ−ＰＡＲＴ）または通常リフレッシュモード（８Ｍ−ＰＡＲＴ）が設定される。ロウアーバイトコントロール信号／ＬＢのパルス幅により、リードレイテンシＲＬが”５”または”７”に設定される。なお、周辺制御回路２４Ｄは、同期モードＳＭＤ中のみ、設定されたバースト長ＢＬおよびリードレイテンシＲＬに応じて同期動作を実行する。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、複数の制御信号ＣＴＬ（／ＡＤＶ、／ＷＥ、／ＯＥ、／ＵＢ、／ＬＢ）を用いて、アクセス動作を停止することなく複数のアクセスモードを同時に変更できる。この結果、アクセス効率を向上できる。
図２５は、別の実施形態における半導体メモリＭＥＭを示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態のメモリＭＥＭは、図１のアクセス動作制御回路１８、コア制御回路２０および周辺制御回路２４の代わりに、アクセス動作制御回路１８Ｅ、コア制御回路２０Ｅおよび周辺制御回路２４Ｅ有している。その他の構成は、図１と同じである。メモリＭＥＭは、図１と同様に、擬似ＳＲＡＭタイプのＦＣＲＡＭである。この実施形態では、入力信号／ＡＤＶのパルス幅に基づいて、アクセスモード（リードレイテンシＲＬ）が変更される。
アクセス動作制御回路１８Ｅは、アドレスバリッド信号ＡＤＶＸの立ち上がりエッジを、ワード制御信号ＷＬＯＮＺおよびコラム制御信号ＣＬＺの立ち上がりエッジとそれぞれ比較し、比較結果に応じてリードレイテンシ信号ＲＬ４Ｚ、ＲＬ５Ｚ、ＲＬ６Ｚのいずれかを高レベルに設定する。ワード制御信号ＷＬＯＮＺは、ワード制御信号ＷＬＺの立ち上がりエッジに同期して生成されるパルス信号である。
コア制御回路２０Ｅおよび周辺制御回路２４Ｅは、図１に示したコア制御回路２０および周辺制御回路２４にリードレイテンシＲＬを変更するための機能を追加している。コア制御回路２０Ｅおよび周辺制御回路２４Ｅは、リードレイテンシ信号ＲＬ４Ｚ、ＲＬ５Ｚ、ＲＬ６Ｚがそれぞれ高レベルのとき、リードレイテンシＲＬを”４、５、６”に設定し、読み出し動作を実行する。
図２６は、図２５に示したアクセス動作制御回路１８Ｅの例を示している。アクセス動作制御回路１８Ｅは、図２に示した２つのアクセス動作制御回路１８およびレイテンシデコーダＲＬＤＥＣを有している。ワード制御信号ＷＬＯＮＺを受けるアクセス動作制御回路１８は、ワード制御信号ＷＬＯＮＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが低レベルのときにレイテンシ信号ＲＬＷＬＺを低レベルに設定し、ワード制御信号ＷＬＯＮＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが高レベルのときにレイテンシ信号ＲＬＷＬＺを高レベルに設定する。
コラム制御信号ＣＬＺを受けるアクセス動作制御回路１８は、コラム制御信号ＣＬＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが低レベルのときにレイテンシ信号ＲＬＣＬＺを低レベルに設定し、コラム制御信号ＣＬＺの高レベル期間に、アドレスバリッド信号ＡＤＶＸが高レベルのときにレイテンシ信号ＲＬＣＬＺを高レベルに設定する。
レイテンシデコーダＲＬＤＥＣは、レイテンシ信号ＲＬＷＬＺ、ＲＬＣＬＺの論理レベルに応じて、リードレイテンシ信号ＲＬ４Ｚ、ＲＬ５Ｚ、ＲＬ６Ｚのいずれかを高レベルに設定する。
図２７は、図２５に示したメモリＭＥＭのアクセス動作の例を示している。上述した実施形態と同じ動作については、詳細な説明は省略する。この例では、同期アクセス動作ＳＹＮＣ１−４が順次に実行される。
アドレスバリッド信号／ＡＤＶの立ち上がりエッジがワード制御信号ＷＬＯＮＺより早いとき（図２７（ａ））、プリチャージ制御信号ＰＲＥＺに同期して、リードレイテンシＲＬは”６”に設定される（図２７（ｂ））。アドレスバリッド信号／ＡＤＶの立ち上がりエッジがワード制御信号ＷＬＯＮＺとコラム制御信号ＣＬＺの間にあるとき（図２７（ｃ））、プリチャージ制御信号ＰＲＥＺに同期して、リードレイテンシＲＬは”５”に設定される（図２７（ｄ））。アドレスバリッド信号／ＡＤＶの立ち上がりエッジがコラム制御信号ＣＬＺより遅いとき（図２７（ｅ））、プリチャージ制御信号ＰＲＥＺに同期して、リードレイテンシＲＬは”４”に設定される（図２７（ｆ））。
ラッチアドレスバリッド信号ＡＤＶＬのパルス幅は、図８と同様に、アドレスバリッド信号／ＡＤＶのパルス幅に関わりなく常に一定である（図２７（ｆ））。このため、アドレスラッチ回路１８は、アドレスバリッド信号／ＡＤＶのパルス幅が変化しても、アドレス信号ＡＤを確実にラッチできる。
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、この実施形態では、アドレスバリッド信号／ＡＤＶのパルス幅に基づいて、複数のアクセスモード（ＲＬ＝４、５、６）を変更できる。この結果、アクセス効率を向上できる。
なお、上述した実施形態は、擬似ＳＲＡＭタイプのＦＣＲＡＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ＳＤＲＡＭタイプのＦＣＲＡＭ、ＤＲＡＭに適用してもよい。図１、図１０、図１５および図２５に示した実施形態は、ＳＲＡＭあるいは強誘電体メモリにも適用できる。
上述した実施形態は、アドレスノンマルチプレクスタイプのメモリＭＥＭに適用する例について述べた。しかし、例えば、上述した実施形態を、ロウアドレス信号ＲＡＤおよびコラムアドレス信号ＣＡＤを共通の端子で順次に受けるアドレスマルチプレクスタイプの半導体メモリに適用しても良い。
上述した実施形態は、アドレスバリッド信号／ＡＤＶ等の制御信号の低レベル期間（Ｌｏｗ側のパルス幅）に基づいて、メモリＭＥＭの次サイクル以降のアクセスモードを変更する例について述べた。しかし、例えば、正論理の制御信号を利用するとき、制御信号の高レベル期間（Ｈｉｇｈ側のパルス幅）に基づいて、アクセスモードを変更してもよい。
上述した実施形態は、アドレスバリッド信号／ＡＤＶ、アウトプットイネーブル信号／ＯＥおよびライトイネーブル信号／ＷＥ等の入力信号の活性化タイミングを、コラム制御信号ＣＬＺの活性化タイミングと比較し、アクセスモードを判定する例について述べた。しかし、例えば、入力信号を図３に示したワード制御信号ＷＬＺやセンスアンプ制御信号ＬＥＺと比較し、アクセスモードを判定してもよい。
上述した実施形態は、プリチャージ制御信号ＰＲＥＺに同期して、アクセスモードを変更する例について述べた。しかし、例えば、図３に示したビット制御信号ＢＬＴＺ、ワード制御信号ＷＬＺ、センスアンプ制御信号ＬＥＺ等の非活性化タイミングに同期してアクセスモードを変更してもよい。
図１から図２７に示した実施形態に関して、さらに以下の付記を開示する。
（付記１）
第１信号が供給される外部端子と、
前記第１信号のパルス幅に基づいて次サイクル以降のコア回路へのアクセス動作を指示する信号を生成するアクセス動作制御回路と
を備えることを特徴とする半導体記憶装置。
（付記２）
前記外部端子はアドレス変化検出信号端子であること
を特徴とする請求項１に記載の半導体記憶装置。
（付記３）
前記パルス幅は、Ｈｉｇｈ側のパルス幅又はＬｏｗ側のパルス幅の何れか一方のパルス幅であること
を特徴とする付記１又は付記２に記載の半導体記憶装置。
（付記４）
前記第１信号を受信して一定のパルス幅を有する第２信号を出力する第１ラッチ回路を有すること
を特徴とする付記１、付記２又は付記３に記載の半導体記憶装置。
（付記５）
前記第２信号に基づいて所定データをラッチする第２ラッチ回路を備えること
を特徴とする付記１、付記２、付記３又は付記４に記載の半導体記憶装置。
（付記６）
前記アクセス動作は、同期アクセス又は非同期アクセスであること
を特徴とする付記１、付記２、付記３、付記４又は付記５に記載の半導体記憶装置。
（付記７）
前記コア回路を制御するコア制御回路を備え、
前記コア制御回路は、アクセス動作制御回路にタイミング信号とアクセス動作終了信号とを供給すること
を特徴とする付記１、付記２、付記３、付記４、付記５又は付記６に記載の半導体記憶装置。
（付記８）
前記アクセス動作制御回路は、
タイミング信号と前記第１信号とに基づいて第３信号を生成し、
コア回路のアクセスの終了を示す信号と前記第３信号とに基づいて前記アクセス動作を指示する信号を生成すること
を特徴とする付記１、付記２、付記３、付記４、付記５、付記６又は付記７に記載の半導体記憶装置。
（付記９）
外部端子から供給される第１信号又は第２信号に基づいて所定データをラッチするための第３信号を生成し、
前記第１信号に基づいて次サイクル以降の第１のアクセスモードを設定し、
前記第２信号に基づいて次サイクル以降の第２のアクセスモードを設定し、
前記第１のアクセスモード又は前記第２のアクセスモードに基づいて前記コア回路へのアクセス動作を行うこと
を特徴とする半導体記憶装置。
（付記１０）
前記外部端子はアドレス変化検出信号端子であり、
前記所定データはアドレスデータであること
を特徴とする付記９に記載の半導体記憶装置。
（付記１１）
前記第１のアクセスモードは同期動作モードであり、
前記第２のアクセスモードは非同期動作モードであること
を特徴とする付記９又は付記１０に記載の半導体記憶装置。
（付記１２）
前記第１信号のパルス幅と前記第２信号のパルス幅とが異なり、
前記第１信号と前記第２信号のパルス幅にかかわらず前記第３信号のパルス幅は一定であること
を特徴とする付記９、付記１０又は付記１１に記載の半導体記憶装置。
（付記１３）
タイミング信号に同期して第４信号を生成し、
コア回路へのアクセス終了を示すアクセス終了信号に同期して前記第１のアクセスモード又は前記第２のアクセスモードを設定すること
を特徴とする付記９、付記１０、付記１１又は付記１２に記載の半導体記憶装置。
（付記１４）
半導体記憶装置と、
前記半導体記憶装置を制御するコントローラとを
を備え、
前記半導体記憶装置は、
第１信号が供給される第１外部端子と、
前記第１信号のパルス幅に基づいて次サイクル以降のコア回路へのアクセス動作を指示する信号を生成するアクセス動作制御回路と
を備えることを特徴とするメモリシステム。
（付記１５）
前記コントローラは、
前記第１外部端子に供給する第１信号を生成する信号生成回路を備えること
を特徴とする付記１４に記載のメモリシステム。
（付記１６）
前記信号生成回路は、パルス幅の異なる第１パルス信号と第２パルス信号を生成すること
を特徴とする付記１５に記載のメモリシステム。
（付記１７）
前記第１外部端子はアドレス変化検出信号端子であること
を特徴とする付記１４、付記１５又は付記１６に記載のメモリシステム。
（付記１８）
前記コントローラは、
前記第１外部端子に供給する第１信号又は第２信号に基づいて前記半導体記憶装置に第１情報を供給し、
前記第１信号に基づいて前記半導体記憶装置に第１アクセスモードを供給し、
前記第２信号に基づいて前記半導体記憶装置に第２アクセスモードを供給すること
を特徴とする付記１４、付記１５又は付記１７に記載のメモリシステム。
（付記１９）
前記第１情報はアドレス信号変化情報であること
を特徴とする付記１８に記載のメモリシステム。
（付記２０）
前記半導体記憶装置は
前記コントローラから供給されるデータを受信する第２外部端子を備え、
前記第１外部端子から供給される信号に基づいて第３信号を生成し、前記第３信号に基づいて前記データをラッチするラッチ回路を備えること
を特徴とする付記１４、付記１５、付記１７、付記１８又は付記１９に記載のメモリシステム。
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
一実施形態における半導体メモリを示している。 図１に示したラッチ回路、アドレスラッチ回路およびアクセス動作制御回路の例を示している。 図１に示したコア制御回路の動作の例を示している。 図１に示したセンスアンプ領域の詳細を示している。 図１に示したメモリが搭載されるシステムを示している。 図５に示したメモリコントローラの例を示している。 図６に示したメモリコントローラの動作の例を示している。 図１に示したメモリのアクセス動作の例を示している。 本実施形態が適用される前のアクセスモードの設定方法の例を示している。 別の実施形態における半導体メモリを示している。 図１０に示したラッチ回路およびアクセス動作制御回路の例を示している。 図５に示したメモリコントローラの例を示している。 図１０に示したメモリのアクセス動作の例を示している。 図１０に示したラッチ回路の別の例を示している。 別の実施形態における半導体メモリを示している。 図１５に示したラッチ回路およびアクセス動作制御回路の例を示している。 図５に示したメモリコントローラの例を示している。 図１５に示したメモリのアクセス動作の例を示している。 別の実施形態における半導体メモリを示している。 図１９に示したアクセス動作制御回路の例を示している。 図１９に示したメモリのアクセス動作の例を示している。 別の実施形態における半導体メモリを示している。 図２２に示したラッチ制御回路の例を示している。 図２２に示したメモリのアクセス動作の例を示している。 別の実施形態における半導体メモリを示している。 図２５に示したアクセス動作制御回路の例を示している。 図２５に示したメモリのアクセス動作の例を示している。
符号の説明
８、１０、１２‥入力回路；１４、１４Ａ‥ラッチ回路；１６‥アドレスラッチ回路；１８、１８Ｂ、１８Ｃ、１８Ｅ‥アクセス動作制御回路；２０、２０Ｃ、２０Ｅ‥コア制御回路；２２‥入力回路；２４、２４Ｃ、２４Ｄ、２４Ｅ‥周辺制御回路；６‥データ入出力回路；２８‥周辺回路；３０‥内部電圧生成回路；３２‥データ制御回路；３４‥メモリコア回路；３６Ｄ‥入力回路；３８Ｄ‥ラッチ制御回路；ＡＤＧＥＮ‥信号生成回路；ＡＤＶＧＥＮ‥信号生成回路；ＣＴＬＧＥＮ‥信号生成回路；ＤＢＵＦ‥データ入力バッファ；ＤＱＧＥＮ‥信号生成回路；ＭＣＮＴ‥メモリコントローラ；ＭＣＮＴ１‥メイン制御部；ＭＥＭ‥半導体メモリ；ＰＥＲＩ‥周辺デバイス；ＰＷＲ‥電源コントローラ；ＳＹＳ‥システム

Claims (5)

  1. 外部端子から供給されるパルス幅が異なる第１信号又は第２信号に基づいてアドレス信号をラッチするための一定のパルス幅を有する第３信号あるいは読み出し動作又は書き込み動作を制御するための一定のパルス幅を有する第３信号を生成し、
    前記第１信号に基づいて次サイクル以降の第１のアクセスモードを設定し、
    前記第２信号に基づいて次サイクル以降の第２のアクセスモードを設定し、
    前記第１のアクセスモード又は前記第２のアクセスモードに基づいてコア回路へのアクセス動作を行い、
    前記第１のアクセスモードおよび前記第２のアクセスモードは、同期動作モードおよび非同期動作モード、データをメモリセルに保持するためにリフレッシュされるメモリ領域が大きいモードおよび小さいモード、１回のアクセスコマンドに応答するデータの入出力回数であるバースト長が大きいモードおよび小さいモード、又は読み出しコマンドを受けてからデータが出力されるまでのクロックサイクルが多いモードおよび少ないモードの少なくともいずれかであること
    を特徴とする半導体記憶装置。
  2. 前記第１信号および前記第２信号は、アドレスバリッド信号、アウトプットイネーブル信号、ライトイネーブル信号、アッパーバイトコントロール信号およびロウアーバイトコントロール信号の少なくともいずれかであること
    を特徴とする請求項１に記載の半導体記憶装置。
  3. 前記外部端子はアドレスバリッド信号端子であること
    を特徴とする請求項１に記載の半導体記憶装置。
  4. 半導体記憶装置と、
    前記半導体記憶装置を制御するコントローラとを
    を備え、
    前記半導体記憶装置は、
    外部端子から供給されるパルス幅が異なる第１信号又は第２信号に基づいてアドレス信号をラッチするための一定のパルス幅を有する第３信号あるいは読み出し動作又は書き込み動作を制御するための一定のパルス幅を有する第３信号を生成し、
    前記第１信号に基づいて次サイクル以降の第１のアクセスモードを設定し、
    前記第２信号に基づいて次サイクル以降の第２のアクセスモードを設定し、
    前記第１のアクセスモード又は前記第２のアクセスモードに基づいてコア回路へのアクセス動作を行い、
    前記第１のアクセスモードおよび前記第２のアクセスモードは、同期動作モードおよび非同期動作モード、データをメモリセルに保持するためにリフレッシュされるメモリ領域が大きいモードおよび小さいモード、１回のアクセスコマンドに応答するデータの入出力回数であるバースト長が大きいモードおよび小さいモード、又は読み出しコマンドを受けてからデータが出力されるまでのクロックサイクルが多いモードおよび少ないモードの少なくともいずれかであること
    を特徴とするメモリシステム。
  5. 前記コントローラは、
    前記外部端子に供給する前記第１信号および前記第２信号を生成する信号生成回路を備えること
    を特徴とする請求項４に記載のメモリシステム。
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