KR100695289B1 - 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법 - Google Patents

반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링방법 Download PDF

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Abstract

본 발명의 반도체 메모리 장치의 어드레스 버퍼는 버퍼링 인에이블 신호와 입력 어드레스로부터 제 1 래치 입력 어드레스를 생성하는 어드레스 입력 수단, 상기 제 1 래치 입력 어드레스와 클럭으로부터 제 2 래치 입력 어드레스를 생성하는 클럭 동기 수단, 커맨드 펄스 신호와 상기 제 2 래치 입력 어드레스로부터 동기 출력 어드레스를 생성하는 동기식 어드레스 래치 수단, 유효 어드레스 신호와 상기 클럭으로부터 동기 모드 여부를 판별하여 동기 모드 신호를 생성하는 동기 모드 감지 수단 및 상기 동기 모드 신호와 어드레스 스트로빙 신호 및 상기 제 2 래치 입력 어드레스로부터 비동기 출력 어드레스를 생성하는 비동기식 어드레스 래치 수단을 포함하는 것을 특징으로 한다.
반도체 메모리 장치, 어드레스 버퍼, 동기 모드, 비동기 모드

Description

반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링 방법{Address Buffer and Method for Buffering Address in Semiconductor Memory Apparatus}
도 1은 종래의 기술에 따른 반도체 메모리 장치의 비동기식 어드레스 버퍼의 내부 구성을 나타낸 블록도,
도 2는 종래의 기술에 따른 반도체 메모리 장치의 동기식 어드레스 버퍼의 내부 구성을 나타낸 블록도,
도 3은 도 1에 도시한 비동기식 어드레스 버퍼의 동작을 설명하기 위한 타이밍도,
도 4는 도 2에 도시한 동기식 어드레스 버퍼의 동작을 설명하기 위한 타이밍도,
도 5는 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼의 내부 구성을 나타낸 블록도,
도 6은 도 5에 도시한 어드레스 입력 수단의 상세 구성을 나타낸 회로도,
도 7은 도 5에 도시한 클럭 동기 수단의 상세 구성을 나타낸 회로도,
도 8은 도 5에 도시한 동기식 어드레스 래치 수단의 상세 구성을 나타낸 회로도,
도 9는 도 5에 도시한 동기 모드 감지 수단의 상세 구성을 나타낸 회로도,
도 10은 도 5에 도시한 비동기식 어드레스 래치 수단의 상세 구성을 나타낸 회로도,
도 11은 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼의 동작을 설명하기 위한 타이밍도이다.
<도면의 주요 부분에 대한 부호 설명>
2/6/20: 어드레스 입력 수단 4/10 : 어드레스 래치 수단
8/30 : 클럭 동기 수단 40 : 동기식 어드레스 래치 수단
50 : 동기 모드 감지 수단 60 : 비동기식 어드레스 래치 수단
70 : 위상 제어 수단
본 발명은 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링 방법에 관한 것으로, 보다 상세하게는 동기식 어드레스 버퍼링 동작과 비동기식 어드레스 버퍼링 동작을 모두 수행할 수 있는 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링 방법에 관한 것이다.
일반적으로 반도체 메모리 장치에는 수많은 메모리 셀이 구비되며, 어드레스를 이용하여 각각의 메모리 셀에 데이터의 입출력 동작을 수행한다. 이 때 상기 어드레스는 반도체 메모리 장치의 외부로부터 입력되며, 반도체 메모리 장치는 어드레스 버퍼를 구비하여 외부 어드레스를 내부 어드레스로 변환하여 사용한다. 반도 체 메모리 장치 중에는 클럭(Clock)을 사용하는 장치가 있고, 클럭을 사용하지 않는 장치가 있다. 이에 따라 클럭을 사용하는 반도체 메모리 장치에는 동기식 어드레스 버퍼가 구비되고, 클럭을 사용하지 않는 반도체 메모리 장치에는 비동기식 어드레스 버퍼가 구비된다.
이하, 종래의 기술에 따른 어드레스 버퍼를 첨부된 도면을 참조하여 설명하면 다음과 같다.
도 1은 종래의 기술에 따른 반도체 메모리 장치의 비동기식 어드레스 버퍼의 내부 구성을 나타낸 블록도이다.
상기 비동기식 어드레스 버퍼는 버퍼링 인에이블 신호(ben)와 입력 어드레스(iad)로부터 래치 입력 어드레스(lia)를 생성하는 어드레스 입력 수단(2) 및 어드레스 스트로빙 신호(ast)와 상기 래치 입력 어드레스(lia)를 입력 받아 비동기 출력 어드레스(aoa)를 생성하는 어드레스 래치 수단(4)으로 구성된다.
이 때 상기 버퍼링 인에이블 신호(ben)는 로우 인에이블(Low Enable) 신호이고, 상기 어드레스 스트로빙 신호(ast)는 하이 인에이블(High Enable) 신호이다. 상기 버퍼링 인에이블 신호(ben)는 /CS(Chip Select) 신호의 폴링 에지(Falling Edge)를 이용하여 생성할 수 있다. 그리고 상기 어드레스 스트로빙 신호(ast)는 어드레스의 입력 동작을 지시하는 커맨드 신호인 /ADV 신호의 폴링 에지를 이용하여 생성하거나, 상기 /ADV 신호가 인에이블 된 상태에서 입력되는 클럭의 라이징 에지(Rising Edge)를 이용하여 생성할 수 있다. 그러나 상기 버퍼링 인에이블 신호 (ben) 및 상기 어드레스 스트로빙 신호(ast)의 생성은 상술한 방법에만 한정되지는 않는다.
상기 버퍼링 인에이블 신호(ben)가 디스에이블 되면, 즉 하이 레벨(High Level)의 전위를 갖게 되면 상기 입력 어드레스(iad)의 입력에 대한 상기 어드레스 입력 수단(2)의 출력인 상기 래치 입력 어드레스(lia)는 상기 입력 어드레스(iad)의 전위 레벨과 무관하게 하이 레벨의 전위를 갖는다. 이 때의 상기 래치 입력 어드레스(lia)는 어드레스로서의 아무런 의미를 갖지 못하게 된다.
그러나 상기 버퍼링 인에이블 신호(ben)가 인에이블 되어 로우 레벨(Low Level)의 전위를 갖게 되면 상기 입력 어드레스(iad)는 구동되어 상기 래치 입력 어드레스(lia)로서 출력된다. 이 때 상기 래치 입력 어드레스(lia)는 상기 입력 어드레스(iad)와 같은 전위 레벨을 갖는다.
이후 상기 어드레스 스트로빙 신호(ast)가 인에이블 되면 상기 래치 입력 어드레스(lia)는 상기 어드레스 래치 수단(4)에 입력된다. 상기 어드레스 래치 수단(4)은 상기 어드레스 스트로빙 신호(ast)의 라이징 에지 타임에 입력되는 상기 래치 입력 어드레스(lia)를 구동하여 상기 비동기 출력 어드레스(aoa)를 생성하여 출력하고, 이 때의 상기 비동기 출력 어드레스(aoa)를 래치시켜 저장한다. 이 때 상기 비동기 출력 어드레스(aoa)는 상기 래치 입력 어드레스(lia)와 같은 전위 레벨을 갖는다. 그러나 상기 어드레스 스트로빙 신호(ast)가 디스에이블 된 상태에 입력되는 상기 래치 입력 어드레스(lia)는 상기 비동기 출력 어드레스(aoa)에 아무런 영향을 미치지 못하며, 이 때의 상기 비동기 출력 어드레스(aoa)는 의미 없는 신호 가 된다.
도 2는 종래의 기술에 따른 반도체 메모리 장치의 동기식 어드레스 버퍼의 내부 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 동기식 어드레스 버퍼는 상기 버퍼링 인에이블 신호(ben)와 상기 입력 어드레스(iad)로부터 제 1 래치 입력 어드레스(lia1)를 생성하는 어드레스 입력 수단(6), 클럭(clk)에 상기 제 1 래치 입력 어드레스(lia1)를 동기시켜 제 2 래치 입력 어드레스(lia2)를 생성하는 클럭 동기 수단(8) 및 커맨드 펄스 신호(cmp)와 상기 제 2 래치 입력 어드레스(lia2)를 입력 받아 동기 출력 어드레스(soa)를 생성하는 어드레스 래치 수단(10)으로 구성된다.
여기에서 상기 커맨드 펄스 신호(cmp)는 상기 /ADV 신호가 인에이블 된 상태에 입력되는 상기 클럭의 라이징 에지를 이용하여 생성할 수 있다. 그러나 상기 커맨드 펄스 신호(cmp)의 생성은 상술한 방법에만 한정되지는 않는다.
비동기식 어드레스 버퍼에서와 마찬가지로, 상기 버퍼링 인에이블 신호(ben)가 디스에이블 되면 상기 입력 어드레스(iad)의 입력에 대한 상기 어드레스 입력 수단(6)의 출력인 상기 제 1 래치 입력 어드레스(lia1)는 상기 입력 어드레스(iad)의 전위 레벨과 무관하게 하이 레벨의 전위를 갖는다. 이 때의 상기 래치 입력 어드레스(iad)는 어드레스로서의 아무런 의미를 갖지 못하게 된다.
그러나 상기 버퍼링 인에이블 신호(ben)가 인에이블 되면 상기 입력 어드레스(iad)는 구동되어 상기 제 1 래치 입력 어드레스(lia1)로서 출력된다. 이 때 상기 제 1 래치 입력 어드레스(lia1)는 상기 입력 어드레스(iad)와 같은 전위 레벨을 갖는다.
이후 상기 클럭 동기 수단(8)은 상기 제 1 래치 입력 어드레스(lia1)를 입력 받아 상기 클럭(clk)의 라이징 에지 타임에 구동하여 상기 제 2 래치 입력 어드레스(lia2)를 생성하여 출력하고, 이 때의 상기 제 2 래치 입력 어드레스(lia2)를 래치시켜 저장한다. 이 때 상기 제 2 래치 입력 어드레스(lia2)는 상기 제 1 래치 입력 어드레스(lia1)와 같은 전위 레벨을 갖는다. 이에 따라 상기 제 2 래치 입력 어드레스(lia2)는 상기 클럭(clk)의 다음 라이징 에지 타임까지 전위 레벨이 유지되며, 상기 클럭 동기 수단(8)은 상기 클럭(clk)의 라이징 에지 타임마다 이와 같은 동작을 반복적으로 실시한다.
상기 어드레스 래치 수단(10)은 상기 제 2 래치 입력 어드레스(lia2)를 입력 받아 상기 커맨드 펄스 신호(cmp)의 라이징 에지 타임에 구동하여 상기 동기 출력 어드레스(soa)를 생성하여 출력하고, 이 때의 상기 동기 출력 어드레스(soa)를 래치시켜 저장한다. 이 때의 상기 동기 출력 어드레스(soa)는 상기 제 2 래치 입력 어드레스(lia2)와 같은 전위 레벨을 갖는다. 이에 따라 상기 동기 출력 어드레스(soa)는 상기 커맨드 펄스 신호(cmp)의 다음 라이징 에지 타임까지 전위 레벨이 유지되며, 상기 어드레스 래치 수단(10)은 상기 커맨드 펄스 신호(cmp)의 라이징 에지 타임마다 이와 같은 동작을 반복적으로 실시한다.
도 3은 도 1에 도시한 비동기식 어드레스 버퍼 의 동작을 설명하기 위한 타이밍도이다. 클럭의 존재 유무에 따른 비동기식 어드레스 버퍼의 동작을 설명하기 위해 클럭이 입력되지 않는 구간과 클럭이 입력되는 구간을 구분하였다.
도면에는 클럭(clk), 상기 /CS 신호, 상기 /ADV 신호, 상기 입력 어드레스(iad), 상기 어드레스 스트로빙 신호(ast), 상기 버퍼링 인에이블 신호(ben), 상기 래치 입력 어드레스(lia) 및 상기 비동기 출력 어드레스(aoa)가 도시되어 있다. 여기에서 상기 /CS 신호, 상기 /ADV 신호 및 상기 버퍼링 인에이블 신호(ben)는 로우 인에이블 신호이다. 도면을 통해 상기 /CS 신호의 폴링 에지 타임의 영향을 받아 상기 버퍼링 인에이블 신호(ben)가 인에이블 되는 것을 볼 수 있다. 또한 상기 /ADV 신호의 영향으로 상기 입력 어드레스(iad)가 유효한 값을 갖는 것과 상기 어드레스 스트로빙 신호(ast)가 발생하는 것을 볼 수 있다. 상기 래치 입력 어드레스(lia)는 상기 버퍼링 인에이블 신호(ben)가 인에이블 되면 상기 입력 어드레스(iad)와 같은 레벨의 전위로 형성된다. 그리고 상기 비동기 출력 어드레스(aoa)는 상기 어드레스 스트로빙 신호(ast)의 라이징 에지 타임에 상기 래치 입력 어드레스(lia)로부터 생성된다.
이 때, 상기 클럭(clk)이 입력되기 시작하면 상기 입력 어드레스(iad)가 유효한 값을 갖는 구간은 줄어든다. 왜냐하면, 상기 입력 어드레스(iad)의 상기 클럭(clk)에 대한 셋업 타임(Set-up Time) 및 홀드 타임(Hold Time)은 미리 설정되어 있어 상기 입력 어드레스(iad)의 유효 구간이 상기 클럭(clk)의 폴링 에지를 넘어가지 못하기 때문이다. 상기 클럭(clk)이 입력되지 않는 구간에서는 상기 입력 어드레스(iad)가 상기 /ADV 신호가 디스에이블 된 이후에도 소정 시간 동안 유효한 값을 유지하였다. 그러나 상기 클럭(clk)이 입력되기 시작하면 상기 입력 어드레스(iad)의 유효 구간이 줄어든다. 이 때, 상기 어드레스 스트로빙 신호(ast)는 상기 입력 어드레스(iad)의 무의미한 값을 래치하므로 상기 비동기 출력 어드레스(aoa)는 무의미한 값을 갖게 된다.
도 4는 도 2에 도시한 동기식 어드레스 버퍼의 동작을 설명하기 위한 타이밍도이다. 도 3에서와 마찬가지로 클럭의 존재 유무에 따른 동기식 어드레스 버퍼의 동작을 설명하기 위해 클럭이 입력되지 않는 구간과 클럭이 입력되는 구간을 구분하였다.
도면에는 상기 클럭(clk), 상기 /CS 신호, 상기 /ADV 신호, 상기 입력 어드레스(iad), 상기 제 1 래치 입력 어드레스(lia1), 상기 제 2 래치 입력 어드레스(lia2), 상기 커맨드 펄스 신호(cmp) 및 상기 동기 출력 어드레스(soa)가 도시되어 있다. 도 3에서와 마찬가지로 상기 /CS 신호 및 상기 /ADV 신호는 로우 인에이블 신호이다. 도면을 통해 상기 /ADV 신호의 영향으로 상기 입력 어드레스(iad)가 유효한 값을 갖는 것을 볼 수 있다. 그리고 상기 입력 어드레스(iad)에 상기 제 1 래치 입력 어드레스(lia1)가 영향을 받는 것을 볼 수 있다. 상기 제 2 래치 입력 어드레스(lia2)는 상기 클럭(clk)의 라이징 에지 타임에 상기 제 1 래치 입력 어드레스(lia1)로부터 생성된다. 상기 클럭(clk)의 라이징 에지 타임에 상기 제 1 래치 입력 어드레스(lia1)가 유효한 값을 가지면 상기 제 2 래치 입력 어드레스(lia2)도 상기 제 1 래치 입력 어드레스(lia1)와 같은 전위의 유효한 값을 갖게 되고, 상기 제 1 래치 입력 어드레스(lia1)가 무의미한 값을 가지면 상기 제 2 래치 입력 어드레스(lia2)도 무의미한 값을 갖게 되는 것이다. 마찬가지로 상기 동기 출력 어드레스(soa)도 상기 커맨드 펄스 신호(cmp)의 라이징 에지 타임에 상기 제 2 래치 입력 어드레스(lia2)로부터 생성된다.
이 때 상기 클럭(clk)이 입력되지 않은 구간에서는 상기 동기 출력 어드레스(soa)가 무의미한 값을 갖게 되는 것을 볼 수 있다. 이는 상기 클럭(clk)이 없으므로 상기 제 2 래치 입력 어드레스(lia2) 및 상기 커맨드 펄스 신호(cmp)가 생성되지 않기 때문이다.
이와 같이, 종래의 반도체 메모리 장치에서는 클럭이 입력되면 동기식 어드레스 버퍼는 정상 동작하지만 비동기식 어드레스 버퍼는 정상적인 출력 어드레스를 생성하지 못하였다. 또한 클럭이 입력되지 않으면 비동기식 어드레스 버퍼는 정상 동작하지만 동기식 어드레스 버퍼는 정상적인 출력 어드레스를 생성하지 못하였다. 따라서 클럭을 선택적으로 입력 받아 사용해야 하는 Pseudo SRAM 등의 반도체 메모리 장치를 구현하는 데에 있어서 기술적 한계가 존재하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 클럭이 입력되면 동기식 어드레스 버퍼링 동작을 수행하고 클럭이 입력되지 않으면 비동기식 어드레스 버퍼링 동작을 수행함으로써 클럭의 입력 여부에 관계 없이 어드레스 버퍼링 동작을 수행하는 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링 방법을 제공하는 데에 그 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 반도체 메모리 장치의 어드레스 버퍼는, 버퍼링 인에이블 신호와 입력 어드레스로부터 제 1 래치 입력 어드레 스를 생성하는 어드레스 입력 수단; 상기 제 1 래치 입력 어드레스와 클럭으로부터 제 2 래치 입력 어드레스를 생성하는 클럭 동기 수단; 커맨드 펄스 신호와 상기 제 2 래치 입력 어드레스로부터 동기 출력 어드레스를 생성하는 동기식 어드레스 래치 수단; 유효 어드레스 신호와 상기 클럭으로부터 동기 모드 여부를 판별하여 동기 모드 신호를 생성하는 동기 모드 감지 수단; 및 상기 동기 모드 신호와 어드레스 스트로빙 신호 및 상기 제 2 래치 입력 어드레스로부터 비동기 출력 어드레스를 생성하는 비동기식 어드레스 래치 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 반도체 메모리 장치의 어드레스 버퍼는, 클럭의 전위가 로우 레벨이면 제 1 래치 입력 어드레스를 구동하여 제 2 래치 입력 어드레스를 생성하고 클럭의 전위가 하이 레벨이면 상기 제 2 래치 입력 어드레스를 래치시키는 클럭 동기 수단; 동기 모드가 감지되면 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 동기 출력 어드레스를 생성하는 동기식 어드레스 래치 수단; 및 비동기 모드가 감지되면 어드레스 스트로빙 신호의 제어에 의해 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 비동기 출력 어드레스를 생성하는 비동기식 어드레스 래치 수단;을 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 어드레스 버퍼링 방법은, a) 버퍼링 인에이블 신호와 입력 어드레스로부터 제 1 래치 입력 어드레스를 생성하는 단계; b) 상기 제 1 래치 입력 어드레스와 클럭으로부터 제 2 래치 입력 어드레스를 생성하는 단계; c) 유효 어드레스 신호와 상기 클럭으로부터 동기 모드 여부를 판별하여 동기 모드 신호를 생성하는 단계; d) 커맨드 펄스 신호와 상기 제 2 래치 입력 어드레스로부터 동기 출력 어드레스를 생성하는 단계; 및 e) 상기 동기 모드 신호와 어드레스 스트로빙 신호 및 상기 제 2 래치 입력 어드레스로부터 비동기 출력 어드레스를 생성하는 단계;를 포함하는 것을 특징으로 한다.
그리고 본 발명의 반도체 메모리 장치의 어드레스 버퍼링 방법은, a) 클럭의 전위가 로우 레벨이면 제 1 래치 입력 어드레스를 구동하여 제 2 래치 입력 어드레스를 생성하고 클럭의 전위가 하이 레벨이면 상기 제 2 래치 입력 어드레스를 래치시키는 단계; b) 동기 모드가 감지되면 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 동기 출력 어드레스를 생성하는 단계; 및 c) 비동기 모드가 감지되면 어드레스 스트로빙 신호의 제어에 의해 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 비동기 출력 어드레스를 생성하는 단계;를 포함하는 것을 특징으로 한다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 5는 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼의 내부 구성을 나타낸 블록도이다.
도시한 것과 같이, 본 발명의 반도체 메모리 장치의 어드레스 버퍼는 버퍼링 인에이블 신호(ben)와 입력 어드레스(iad)로부터 제 1 래치 입력 어드레스(lia1)를 생성하는 어드레스 입력 수단(20), 상기 제 1 래치 입력 어드레스(lia1)와 클럭(clk)으로부터 제 2 래치 입력 어드레스(lia2)를 생성하는 클럭 동기 수단(30), 커맨드 펄스 신호(cmp)와 상기 제 2 래치 입력 어드레스(lia2)로부터 동기 출력 어드 레스(soa)를 생성하는 동기식 어드레스 래치 수단(40), 유효 어드레스 신호(vad)와 상기 클럭(clk)으로부터 동기 모드 여부를 판별하여 동기 모드 신호(sym)를 생성하는 동기 모드 감지 수단(50), 상기 동기 모드 신호(sym)와 어드레스 스트로빙 신호(ast) 및 상기 제 2 래치 입력 어드레스로(lia2)부터 비동기 출력 어드레스(aoa)를 생성하는 비동기식 어드레스 래치 수단(60) 및 상기 동기 출력 어드레스(soa) 또는 상기 비동기 출력 어드레스(aoa)의 위상을 제어하여 출력 어드레스(oad)로 출력하는 위상 제어 수단(70)으로 구성된다.
이 때 상기 버퍼링 인에이블 신호(ben)는 로우 인에이블 신호이고, 상기 커맨드 펄스 신호(cmp), 상기 어드레스 스트로빙 신호(ast) 및 상기 유효 어드레스 신호(vad)는 하이 인에이블 신호이다. 상기 버퍼링 인에이블 신호(ben)는 /CS 신호의 폴링 에지를 이용하여 생성할 수 있다. 그리고 상기 커맨드 펄스 신호(cmp)는 상기 /ADV 신호가 인에이블 된 상태에서 입력되는 상기 클럭(clk)의 라이징 에지를 이용하여 생성할 수 있다. 또한 상기 어드레스 스트로빙 신호(ast)는 어드레스의 입력 동작을 지시하는 커맨드 신호인 /ADV 신호의 폴링 에지를 이용하여 생성하거나, 상기 /ADV 신호가 인에이블 된 상태에 입력되는 상기 클럭(clk)의 라이징 에지를 이용하여 생성할 수 있다. 그리고 상기 유효 어드레스 신호(vad)는 상기 /ADV 신호의 위상을 반전시켜 생성할 수 있다. 그러나 상기 버퍼링 인에이블 신호(ben), 상기 커맨드 펄스 신호(cmp), 상기 어드레스 스트로빙 신호(ast) 및 상기 유효 어드레스 신호(vad)의 생성은 상술한 방법에만 한정되지는 않는다.
상기 버퍼링 인에이블 신호(ben)가 인에이블 되어 상기 어드레스 입력 수단 (20)에 입력되면 상기 입력 어드레스(iad)는 구동되어 상기 제 1 래치 입력 어드레스(lia1)로서 출력된다. 이 때 상기 제 1 래치 입력 어드레스(lia1)는 상기 입력 어드레스(iad)와 같은 전위 레벨을 갖는다.
이후 상기 클럭 동기 수단(30)은 상기 클럭(clk)이 로우 레벨이면 상기 제 1 래치 입력 어드레스(lia1)를 구동하여 상기 제 2 래치 입력 어드레스(lia2)로 출력 및 래치한다. 그러나 상기 클럭(clk)이 하이 레벨이면 상기 제 1 래치 입력 어드레스(lia1)의 입력을 차단하고 기 생성된 상기 제 2 래치 입력 어드레스(lia2)의 래치 상태를 유지한다.
상기 동기식 어드레스 래치 수단(40)은 상기 제 2 래치 입력 어드레스(lia2)를 입력 받아 상기 커맨드 펄스 신호(cmp)의 라이징 에지 타임에 구동하여 상기 동기 출력 어드레스(soa)를 생성하여 출력하고, 이 때의 상기 동기 출력 어드레스(soa)를 래치시켜 저장한다. 이 때의 상기 동기 출력 어드레스(soa)는 상기 제 2 래치 입력 어드레스(lia2)와 같은 전위 레벨을 갖는다. 이에 따라 상기 동기 출력 어드레스(soa)는 상기 커맨드 펄스 신호(cmp)의 다음 라이징 에지 타임까지 전위 레벨이 유지되며, 상기 동기식 어드레스 래치 수단(40)은 상기 커맨드 펄스 신호(cmp)의 라이징 에지 타임마다 이와 같은 동작을 반복적으로 실시한다. 결국 상기 클럭(clk)이 입력되지 않으면 상기 커맨드 펄스 신호(cmp)가 발생하지 않으므로 상기 동기 출력 어드레스(soa)는 상기 클럭(clk)의 입력에 의해 생성된다고 볼 수 있는 것이다.
상기 동기 모드 감지 수단(50)은 상기 유효 어드레스 신호(vad)가 인에이블 된 상태에 상기 클럭(clk)이 입력되면 상기 동기 모드 신호(sym)를 발생시킨다.
이후 상기 비동기식 어드레스 래치 수단(60)은 상기 동기 모드 신호(sym)가 인에이블 되면 상기 제 2 래치 입력 어드레스(lia2)의 입력을 차단한다. 그러나 상기 동기 모드 신호(sym)가 디스에이블 되고 상기 어드레스 스트로빙 신호(ast)가 인에이블 되면 상기 제 2 래치 입력 어드레스(lia2)를 입력 받는다. 이후 상기 어드레스 스트로빙 신호(ast)의 라이징 에지 타임에 입력되는 상기 제 2 래치 입력 어드레스(lia2)를 구동하여 상기 비동기 출력 어드레스(aoa)를 생성하여 출력하고, 이 때의 상기 비동기 출력 어드레스(aoa)를 래치시켜 저장한다. 이 때 상기 비동기 출력 어드레스(aoa)는 상기 제 2 래치 입력 어드레스(lia2)와 같은 전위 레벨을 갖는다. 즉 상기 클럭(clk)이 발생하지 않은 상태에서 상기 어드레스 스트로빙 신호(ast)가 인에이블 되면 상기 비동기 출력 어드레스(aoa)가 생성되는 것이다.
상기 위상 제어 수단(70)은 적어도 하나 이상의 인버터로 구성되며, 상기 동기 출력 어드레스(soa) 또는 상기 비동기 출력 어드레스(aoa)의 위상을 제어하여 최종적으로 상기 출력 어드레스(oad)를 출력하는 기능을 수행한다.
도 6은 도 5에 도시한 어드레스 입력 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 어드레스 입력 수단(20)은 상기 버퍼링 인에이블 신호(ben)의 인에이블 여부에 대응하여 상기 입력 어드레스(iad)의 입력을 제어하는 제 1 제어부(210) 및 상기 제 1 제어부(210)의 제어에 따라 상기 입력 어드레스(iad)를 구동하여 상기 제 1 래치 입력 어드레스(lia1)를 생성하는 제 1 구동부 (220)로 구성된다.
여기에서 상기 제 1 제어부(210)는 게이트 단에 상기 버퍼링 인에이블 신호(ben)가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 구동부(220)와 연결되는 제 1 트랜지스터(TR1) 및 게이트 단에 상기 버퍼링 인에이블 신호(ben)가 입력되고 드레인 단이 상기 제 1 구동부(220)와 연결되며 소스 단이 접지단에 연결되는 제 2 트랜지스터(TR2)로 구성된다.
그리고 상기 제 1 구동부(220)는 게이트 단에 상기 입력 어드레스(iad)가 입력되고 소스 단이 상기 제 1 제어부(210)의 상기 제 1 트랜지스터(TR1)의 드레인 단과 연결되며 드레인 단이 상기 제 1 제어부(210)의 상기 제 2 트랜지스터(TR2)의 드레인 단과의 공통 노드인 제 1 노드(N1)에 연결되는 제 3 트랜지스터(TR3), 게이트 단에 상기 입력 어드레스(iad)가 입력되고 드레인 단이 상기 제 1 노드(N1)와 연결되며 소스 단이 상기 접지단에 연결되는 제 4 트랜지스터(TR4) 및 상기 제 1 노드(N1)에 인가되는 전위의 위상을 반전시켜 상기 제 1 래치 입력 어드레스(lia1)를 출력하는 제 1 인버터(IV1)로 구성된다.
상기 버퍼링 인에이블 신호(ben)는 로우 인에이블 신호이므로 디스에이블 되면 상기 제 1 트랜지스터(TR1)는 턴 오프(turn off) 되고 상기 제 2 트랜지스터(TR2)는 턴 온(turn on) 된다. 따라서 상기 제 1 노드(N1)의 전위 레벨은 로우 레벨이 되고 상기 제 1 래치 입력 어드레스(lia1)는 하이 레벨의 신호가 된다. 이 때 상기 제 1 래치 입력 어드레스(lia1)는 어드레스로서의 아무런 의미도 갖지 못한다.
그러나 상기 버퍼링 인에이블 신호(ben)가 인에이블 되면 상기 제 1 트랜지스터(TR1)는 턴 온 되고 상기 제 2 트랜지스터(TR2)는 턴 오프 된다. 이 때 상기 제 1 노드(N1)에 인가되는 전위는 상기 입력 어드레스(iad)의 위상이 반전된 형태가 된다. 따라서 상기 제 1 래치 입력 어드레스(lia1)는 상기 입력 어드레스(iad)가 두 개의 인버터를 통과한 형태가 된다. 즉, 상기 버퍼링 인에이블 신호(ben)의 인에이블 상태에 상기 입력 어드레스(iad)는 두 개의 인버터에 의해 구동되어 상기 제 1 래치 입력 어드레스(lia1)로서 출력된다.
도 7은 도 5에 도시한 클럭 동기 수단의 상세 구성을 나타낸 회로도이다.
상기 클럭 동기 수단(30)은 상기 클럭(clk)의 입력에 대응하여 상기 제 1 래치 입력 어드레스(lia1)의 구동 및 래치를 제어하는 제 2 제어부(310), 상기 제 2 제어부(310)의 제어에 따라 상기 제 1 래치 입력 어드레스(lia1)를 구동하는 제 2 구동부(320) 및 상기 제 2 제어부(310)의 제어에 따라 상기 제 2 구동부(320)에서 구동된 신호를 래치시키는 제 1 래치부(330)로 구성된다.
여기에서 상기 제 2 제어부(310)는 게이트 단에 상기 클럭(clk)이 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 구동부(320)와 연결되는 제 5 트랜지스터(TR5), 상기 클럭(clk)을 반전시키는 제 2 인버터(IV2), 게이트 단에 상기 제 2 인버터(IV2)의 출력 신호가 입력되고 드레인 단이 상기 제 2 구동부(320)와 연결되며 소스 단이 접지되는 제 6 트랜지스터(TR6), 게이트 단에 상기 제 2 인버터(IV2)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 래치부(330)와 연결되는 제 7 트랜지 스터(TR7) 및 게이트 단에 상기 클럭(clk)이 입력되고 드레인 단이 상기 제 1 래치부(330)와 연결되며 소스 단이 접지되는 제 8 트랜지스터(TR8)로 구성된다.
그리고 상기 제 2 구동부(320)는 게이트 단에 상기 제 1 래치 입력 어드레스(lia1)가 입력되고 소스 단이 상기 제 2 제어부(310)의 상기 제 5 트랜지스터(TR5)의 드레인 단과 연결되며 드레인 단이 제 2 노드(N2)와 연결되는 제 9 트랜지스터(TR9) 및 게이트 단에 상기 제 1 래치 입력 어드레스(lia1)가 입력되고 드레인 단이 상기 제 2 노드(N2)와 연결되며 소스 단이 상기 제 2 제어부(310)의 상기 제 6 트랜지스터(TR6)의 드레인 단과 연결되는 제 10 트랜지스터(TR10)로 구성된다.
또한 상기 제 1 래치부(330)는 상기 제 2 구동부(320)의 상기 제 2 노드(N2)에 인가되는 전위의 위상을 반전시켜 상기 제 2 래치 입력 어드레스(lia2)로 출력하는 제 3 인버터(IV3), 게이트 단에 상기 제 2 래치 입력 어드레스(lia2)가 입력되고 소스 단이 상기 제 2 제어부(310)의 상기 제 7 트랜지스터(TR7)의 드레인 단과 연결되며 드레인 단이 상기 제 2 노드(N2)와 연결되는 제 11 트랜지스터(TR11) 및 게이트 단에 상기 제 2 래치 입력 어드레스(lia2)가 입력되고 드레인 단이 상기 제 2 노드(N2)와 연결되며 소스 단이 상기 제 2 제어부(310)의 상기 제 8 트랜지스터(TR8)의 드레인 단과 연결되는 제 12 트랜지스터(TR12)로 구성된다.
상기 클럭 동기 수단(30)에 입력되는 상기 클럭(clk)의 전위가 로우 레벨일 때 상기 제 2 제어부(310)의 상기 제 5 및 제 6 트랜지스터(TR5, TR6)는 턴 온 되고, 상기 제 7 및 제 8 트랜지스터(TR7, TR8)는 턴 오프 된다. 이에 따라 상기 제 1 래치 입력 어드레스(lia1)는 제 2 구동부(320)의 상기 제 9 및 제 10 트랜지스터 (TR9, TR10)를 통해 위상이 반전되어 상기 제 2 노드(N2)에 전달된다. 상기 제 2 노드(N2)에 전달된 신호는 상기 제 3 인버터(IV3)를 통해 다시 반전되어 상기 제 2 래치 입력 어드레스(lia2)로서 출력된다. 이 때 상기 제 7 및 제 8 트랜지스터(TR7, TR8)가 턴 오프 되어 있으므로 상기 제 1 래치부(330)를 통한 래치 동작은 이루어지지 않는다.
그러나 상기 클럭(clk)의 전위가 하이 레벨이면 상기 제 2 제어부(310)의 상기 제 5 및 제 6 트랜지스터(TR5, TR6)는 턴 오프 되고, 상기 제 7 및 제 8 트랜지스터(TR7, TR8)는 턴 온 된다. 이에 따라 상기 제 2 구동부(320)를 통한 상기 제 1 래치 입력 어드레스(lia1)의 구동 동작은 수행되지 않는다. 그러나 상기 제 7 및 제 8 트랜지스터(TR7, TR8)가 턴 온 되므로 상기 제 1 래치부(330)의 래치 동작은 수행된다. 상기 클럭(clk)의 전위가 로우 레벨일 때 출력되던 상기 제 2 래치 입력 어드레스(lia2)는 상기 클럭(clk)이 하이 레벨이 되면 상기 제 11 및 제 12 트랜지스터(TR11, TR12)를 통해 반전되어 상기 제 2 노드(N2)에 전달된다. 상기 제 2 노드(N2)에 전달된 신호는 상기 제 3 인버터(IV3)를 통해 반전되어 상기 제 2 래치 입력 어드레스(lia2)가 되므로 이와 같은 동작이 반복적으로 수행됨에 따라 상기 제 1 래치부(330)의 래치 동작이 이루어진다.
이와 같이 상기 클럭 동기 수단(30)은 입력되는 상기 클럭(clk)의 전위가 로우 레벨이면 상기 제 1 래치 입력 어드레스(lia1)를 구동하여 상기 제 2 래치 입력 어드레스(lia2)를 생성하고, 상기 클럭(clk)의 전위가 하이 레벨이면 기 생성되어 있던 상기 제 2 래치 입력 어드레스(lia2)를 래치하는 동작을 수행한다.
도 8은 도 5에 도시한 동기식 어드레스 래치 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 동기식 어드레스 래치 수단(40)은 상기 커맨드 펄스 신호(cmp)의 인에이블 여부에 따라 상기 제 2 래치 입력 어드레스(lia2)로부터 제 1 및 제 2 어드레스 생성 신호(adg1, adg2)를 생성하는 제 1 어드레스 생성 제어부(410), 상기 제 1 및 제 2 어드레스 생성 신호(adg1, adg2)를 입력 받아 상기 동기 출력 어드레스(soa)를 생성하는 제 1 어드레스 생성부(420) 및 상기 동기 출력 어드레스(soa)를 래치시키는 제 2 래치부(430)로 구성된다.
여기에서 상기 제 1 어드레스 생성 제어부(410)는 게이트 단에 상기 커맨드 펄스 신호(cmp)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 3 노드(N3)에 연결되는 제 13 트랜지스터(TR13), 게이트 단이 제 4 노드(N4)에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 3 노드(N3)에 연결되는 제 14 트랜지스터(TR14), 게이트 단이 상기 제 4 노드(N4)에 연결되고 드레인 단이 상기 제 3 노드(N3)에 연결되는 제 15 트랜지스터(TR15), 게이트 단에 상기 커맨드 펄스 신호(cmp)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 4 노드(N4)에 연결되는 제 16 트랜지스터(TR16), 게이트 단이 상기 제 3 노드(N3)에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 4 노드(N4)에 연결되는 제 17 트랜지스터(TR17), 게이트 단이 상기 제 3 노드(N3)에 연결되고 드레인 단이 상기 제 4 노드(N4)와 연결되는 제 18 트랜지스터(TR18), 게이트 단에 상기 제 2 래치 입력 어 드레스(lia2)가 입력되고 드레인 단이 상기 제 15 트랜지스터(TR15)의 소스 단과 연결되며 소스 단이 제 5 노드(N5)에 연결되는 제 19 트랜지스터(TR19), 상기 제 2 래치 입력 어드레스(lia2)를 반전시키는 제 4 인버터(IV4), 게이트 단에 상기 제 4 인버터(IV4)의 출력 신호가 입력되고 드레인 단이 상기 제 18 트랜지스터(TR18)의 소스 단과 연결되며 소스 단이 상기 제 5 노드(N5)에 연결되는 제 20 트랜지스터(TR20) 및 게이트 단에 상기 커맨드 펄스 신호(cmp)가 입력되고 드레인 단이 상기 제 5 노드(N5)에 연결되며 소스 단이 접지되는 제 21 트랜지스터(TR21)로 구성된다.
이 때 상기 제 4 노드(N4)에서 상기 제 1 어드레스 생성부(420)로 전달되는 신호가 상기 제 1 어드레스 생성 신호(adg1)이고, 상기 제 3 노드(N3)에서 상기 제 1 어드레스 생성부(420)로 전달되는 신호가 상기 제 2 어드레스 생성 신호(adg2)이다.
그리고 상기 제 1 어드레스 생성부(420)는 상기 제 1 어드레스 생성 신호(adg1)를 비반전 구동하는 제 5 및 제 6 인버터(IV5, IV6), 상기 제 2 어드레스 생성 신호(adg2)를 반전 구동하는 제 7 인버터(IV7), 게이트 단에 상기 제 6 인버터(IV6)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 6 노드(N6)에 연결되는 제 22 트랜지스터(TR22) 및 게이트 단에 상기 제 7 인버터(IV7)의 출력 신호가 입력되고 드레인 단이 상기 제 6 노드(N6)에 연결되며 소스 단이 접지되는 제 23 트랜지스터(TR23)로 구성된다.
이 때 상기 제 6 노드(N6)에 전달되는 신호가 상기 동기 출력 어드레스(soa) 이다.
상기 제 2 래치부(430)는 상기 제 6 노드(N6)의 상기 동기 출력 어드레스(soa)에 대한 래치 구조를 형성하는 제 8 및 제 9 인버터(IV8, IV9)로 구성된다.
이와 같이 구성된 상기 동기식 어드레스 래치 수단(40)에서, 입력되는 상기 커맨드 펄스 신호(cmp)가 인에이블 되면 상기 제 1 어드레스 생성 제어부(410)의 상기 제 13 및 제 16 트랜지스터(TR13, TR16)는 턴 오프 되고 상기 제 21 트랜지스터(TR21)는 턴 온 된다. 이에 따라 상기 제 1 어드레스 생성 제어부(410)의 동작은 상기 제 2 래치 입력 어드레스(lia2)의 영향을 받게 된다. 즉 상기 제 2 래치 입력 어드레스(lia2)의 전위가 하이 레벨이면 상기 제 19 트랜지스터(TR19)는 턴 온 되고 상기 제 20 트랜지스터(TR20)는 턴 오프 되므로 상기 제 3 노드(N3)의 전위는 로우 레벨이 되고 상기 제 4 노드(N4)의 전위는 하이 레벨이 된다. 이후 하이 레벨의 상기 제 1 어드레스 생성 신호(adg1)는 상기 제 1 어드레스 생성부(420)의 상기 제 22 트랜지스터(TR22)를 턴 오프 시키고, 로우 레벨의 상기 제 2 어드레스 생성 신호(adg2)는 상기 제 23 트랜지스터(TR23)를 턴 온 시킨다. 따라서 상기 제 6 노드(N6)에 인가되는 상기 동기 출력 어드레스(soa)의 전위는 로우 레벨이 되고, 이는 상기 제 2 래치부(430)에 저장된다. 마찬가지로 상기 커맨드 펄스 신호(cmp)가 인에이블 된 상태에 로우 레벨의 상기 제 2 래치 입력 어드레스(lia2)가 입력되면 상기 동기 출력 어드레스(soa)는 하이 레벨이 되고, 이는 상기 제 2 래치부(430)에 저장된다.
그러나 상기 커맨드 펄스 신호(cmp)가 디스에이블 되면 상기 제 1 어드레스 생성 제어부(410)의 상기 제 13 및 제 16 트랜지스터(TR13, TR16)가 턴 온 되므로 상기 제 2 래치 입력 어드레스(lia2)와 무관하게 상기 제 3 및 제 4 노드(N3, N4)에는 하이 레벨의 전위가 인가된다. 이에 따라 하이 레벨의 전위를 갖는 상기 제 1 어드레스 생성 신호(adg1)는 상기 제 1 어드레스 생성부(420)의 상기 제 22 트랜지스터(TR22)를 턴 오프 시킨다. 그리고 하이 레벨의 전위를 갖는 상기 제 2 어드레스 생성 신호(adg2)는 상기 제 23 트랜지스터(TR23)를 턴 오프 시킨다. 따라서 상기 제 6 노드(N6)에는 상기 제 1 및 제 2 어드레스 생성 신호(adg1, adg2)가 전달되지 못한다. 그러나 상기 제 2 래치부(430)에 상기 동기 출력 어드레스(soa)가 기 저장되어 있으므로 상기 제 6 노드(N6)는 기 저장되어 있던 동기 출력 어드레스(soa)의 전위 레벨을 유지한다.
이와 같이 상기 동기식 어드레스 래치 수단(40)은 상기 커맨드 펄스 신호(cmp)가 인에이블 되면 상기 제 2 래치 입력 어드레스(lia2)로부터 상기 동기 출력 어드레스(soa)를 생성하고, 상기 커맨드 펄스 신호(cmp)가 디스에이블 되면 기 저장된 상기 동기 출력 어드레스(soa)를 지속적으로 출력한다. 상기 커맨드 펄스 신호(cmp)는 상기 클럭(clk)에 의해 생성되므로 결국 상기 동기식 어드레스 래치 수단(40)은 클럭의 제어에 의해 어드레스를 버퍼링하는 것이다.
도 9는 도 5에 도시한 동기 모드 감지 수단의 상세 구성을 나타낸 회로도이다.
상기 동기 모드 감지 수단(50)은 상기 유효 어드레스 신호(vad)의 인에이블 여부에 대응하여 상기 클럭(clk)의 구동 및 래치를 제어하는 제 3 제어부(510), 상 기 제 3 제어부(510)의 제어에 따라 상기 클럭(clk)을 구동하는 제 3 구동부(520) 및 상기 제 3 구동부(520)에서 구동된 신호를 래치시키는 제 3 래치부(530)로 구성된다.
여기에서 상기 제 3 제어부(510)는 상기 유효 어드레스 신호(vad)를 소정 시간 지연시키는 지연기(DLY), 상기 지연기(DLY)의 출력 신호를 반전시키는 제 10 인버터(IV10), 상기 유효 어드레스 신호(vad)와 상기 제 10 인버터(IV10)의 출력 신호를 입력 받아 유효 어드레스 펄스 신호(vap)를 출력하는 제 1 낸드게이트(ND1) 및 게이트 단에 상기 유효 어드레스 펄스 신호(vap)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 소스 단이 상기 제 3 구동부(520)와 연결되는 제 24 트랜지스터(TR24)로 구성된다.
그리고 상기 제 3 구동부(520)는 게이트 단에 상기 클럭(clk)이 입력되고 소스 단이 상기 제 3 제어부(510)의 상기 제 24 트랜지스터(TR24)의 드레인 단과 연결되며 드레인 단이 제 7 노드(N7)에 연결되는 제 25 트랜지스터(TR25) 및 게이트 단에 상기 클럭(clk)이 입력되고 드레인 단이 상기 제 7 노드(N7)에 연결되며 소스 단이 접지되는 제 26 트랜지스터(TR26)로 구성된다.
또한 상기 제 3 래치부(530)는 상기 제 7 노드(N7)에 전달된 신호에 대한 래치 구조를 형성하는 제 11 및 제 12 인버터(IV11, IV12)로 구성된다.
상기 유효 어드레스 신호(vad)는 하이 인에이블 신호이므로 상기 제 1 낸드게이트(ND1)에서 출력되는 상기 유효 어드레스 펄스 신호(vap)는 상기 유효 어드레스 신호(vad)보다 짧은 인에이블 타임을 갖는 로우 인에이블 신호가 된다. 상기 유 효 어드레스 펄스 신호(vap)가 인에이블 되면 상기 제 3 제어부(510)의 상기 제 24 트랜지스터(TR24)가 턴 온 되므로 상기 제 3 구동부(520)는 상기 클럭(clk)을 반전시켜 상기 제 7 노드(N7)에 전달한다. 이후 제 3 래치부(530)의 상기 제 11 및 제 12 인버터(IV11, IV12)는 상기 제 7 노드(N7)에 전달된 신호를 반전시켜 상기 동기 모드 신호(sym)를 출력하고 이를 저장한다.
그러나 상기 유효 어드레스 펄스 신호(vap)가 디스에이블 되면 상기 제 3 제어부(510)의 상기 제 24 트랜지스터(TR24)가 턴 오프 되므로 상기 제 3 구동부(520)는 상기 클럭(clk)을 상기 제 7 노드(N7)에 전달하지 못한다. 이 때 제 3 래치부(530)의 상기 제 11 및 제 12 인버터(IV11, IV12)는 상기 동기 모드 신호(sym)를 저장하고 있으므로 이를 지속적으로 출력한다.
이와 같이 상기 동기 모드 감지 수단(50)은 입력되는 상기 유효 어드레스 신호(vad)의 제어에 의해 상기 클럭(clk)을 구동 및 래치하여 상기 동기 모드 신호(sym)를 생성한다. 이후 상기 동기 모드 신호(sym)를 입력 받는 장치들은 상기 클럭(clk)이 입력되지 않으면 상기 동기 모드 신호(sym)가 디스에이블 되므로 현재 비동기 모드 상태라는 것을 파악할 수 있고, 상기 클럭(clk)의 입력에 의해 상기 동기 모드 신호(sym)가 인에이블 되면 현재 동기 모드 상태라는 것을 파악할 수 있다.
도 10은 도 5에 도시한 비동기식 어드레스 래치 수단의 상세 구성을 나타낸 회로도이다.
도시한 바와 같이, 상기 비동기식 어드레스 래치 수단(60)은 상기 동기 모드 신호(sym)와 상기 어드레스 스트로빙 신호(ast)를 조합하여 래치 인에이블 신호(lte)를 생성하는 신호 조합부(610), 상기 래치 인에이블 신호(lte)의 인에이블 여부에 따라 상기 제 2 래치 입력 어드레스(lia2)로부터 제 3 및 제 4 어드레스 생성 신호(adg3, adg4)를 생성하는 제 2 어드레스 생성 제어부(620), 상기 제 3 및 제 4 어드레스 생성 신호(adg3, adg4)를 입력 받아 상기 비동기 출력 어드레스(aoa)를 생성하는 제 2 어드레스 생성부(630) 및 상기 비동기 출력 어드레스(aoa)를 래치시키는 제 4 래치부(640)로 구성된다.
여기에서 상기 신호 조합부(610)는 상기 동기 모드 신호(sym)를 반전시키는 제 13 인버터(IV13), 상기 제 13 인버터(IV13)의 출력 신호와 상기 어드레스 스트로빙 신호(ast)를 입력 받는 제 2 낸드게이트(ND2) 및 상기 제 2 낸드게이트(ND2)의 출력 신호를 반전시켜 상기 래치 인에이블 신호(lte)를 출력하는 제 14 인버터(IV14)로 구성된다.
그리고 상기 제 2 어드레스 생성 제어부(620)는 게이트 단에 상기 래치 인에이블 신호(lte)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 제 8 노드(N8)에 연결되는 제 27 트랜지스터(TR27), 게이트 단이 제 9 노드(N9)에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 8 노드(N8)에 연결되는 제 28 트랜지스터(TR28), 게이트 단이 상기 제 9 노드(N9)에 연결되고 드레인 단이 상기 제 8 노드(N8)에 연결되는 제 29 트랜지스터(TR29), 게이트 단에 상기 래치 인에이블 신호(lte)가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 9 노드(N9)에 연결되는 제 30 트 랜지스터(TR30), 게이트 단이 상기 제 8 노드(N8)에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 9 노드(N9)에 연결되는 제 31 트랜지스터(TR31), 게이트 단이 상기 제 8 노드(N8)에 연결되고 드레인 단이 상기 제 9 노드(N9)와 연결되는 제 32 트랜지스터(TR32), 게이트 단에 상기 제 2 래치 입력 어드레스(lia2)가 입력되고 드레인 단이 상기 제 29 트랜지스터(TR29)의 소스 단과 연결되며 소스 단이 제 10 노드(N10)에 연결되는 제 33 트랜지스터(TR33), 상기 제 2 래치 입력 어드레스(lia2)를 반전시키는 제 15 인버터(IV15), 게이트 단에 상기 제 15 인버터(IV15)의 출력 신호가 입력되고 드레인 단이 상기 제 32 트랜지스터(TR32)의 소스 단과 연결되며 소스 단이 상기 제 10 노드(N10)에 연결되는 제 34 트랜지스터(TR34) 및 게이트 단에 상기 래치 인에이블 신호(lte)가 입력되고 드레인 단이 상기 제 10 노드(N10)에 연결되며 소스 단이 접지되는 제 35 트랜지스터(TR35)로 구성된다.
이 때 상기 제 9 노드(N9)에서 상기 제 2 어드레스 생성부(630)로 전달되는 신호가 상기 제 3 어드레스 생성 신호(adg3)이고, 상기 제 8 노드(N8)에서 상기 제 2 어드레스 생성부(630)로 전달되는 신호가 상기 제 4 어드레스 생성 신호(adg4)이다.
그리고 상기 제 2 어드레스 생성부(630)는 상기 제 3 어드레스 생성 신호(adg3)를 비반전 구동하는 제 16 및 제 17 인버터(IV16, IV17), 상기 제 4 어드레스 생성 신호(adg4)를 반전 구동하는 제 18 인버터(IV18), 게이트 단에 상기 제 17 인버터(IV17)의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되 며 드레인 단이 제 11 노드(N11)에 연결되는 제 36 트랜지스터(TR36) 및 게이트 단에 상기 제 18 인버터(IV18)의 출력 신호가 입력되고 드레인 단이 상기 제 11 노드(N11)에 연결되며 소스 단이 접지되는 제 37 트랜지스터(TR37)로 구성된다.
이 때 상기 제 11 노드(N11)에 전달되는 신호가 상기 비동기 출력 어드레스(aoa)이다.
상기 제 4 래치부(640)는 상기 제 11 노드(N11)의 상기 동기 출력 어드레스(aoa)에 대한 래치 구조를 형성하는 제 19 및 제 20 인버터(IV19, IV20)로 구성된다.
이와 같이 구성된 상기 비동기식 어드레스 래치 수단(60)에서, 상기 신호 조합부(610)에 입력되는 상기 동기 모드 신호(sym)가 인에이블 되면 상기 어드레스 스트로빙 신호(ast)의 인에이블 여부와 무관하게 상기 신호 조합부(610)의 출력 신호는 로우 레벨의 전위를 갖는다. 즉 클럭이 입력되는 동기 모드에서는 상기 래치 인에이블 신호(lte)가 디스에이블 되는 것이다. 그러나 상기 동기 모드 신호(sym)가 디스에이블 되면 상기 어드레스 스트로빙 신호(ast)가 상기 제 2 낸드게이트(ND2)와 상기 제 14 인버터(IV14)를 거쳐 상기 래치 인에이블 신호(lte)로 출력된다. 즉 클럭이 입력되지 않는 비동기 모드에서는 상기 래치 인에이블 신호(lte)가 인에이블 되는 것이다.
상기 래치 인에이블 신호(lte)가 인에이블 되면 상기 제 2 어드레스 생성 제어부(620)의 상기 제 27 및 제 30 트랜지스터(TR27, TR30)는 턴 오프 되고 상기 제 35 트랜지스터(TR35)는 턴 온 된다. 이에 따라 상기 제 2 어드레스 생성 제어부 (620)의 동작은 상기 제 2 래치 입력 어드레스(lia2)의 영향을 받게 된다. 즉 상기 제 2 래치 입력 어드레스(lia2)의 전위가 하이 레벨이면 상기 제 33 트랜지스터(TR33)는 턴 온 되고 상기 제 34 트랜지스터(TR34)는 턴 오프 되므로 상기 제 8 노드(N8)의 전위는 로우 레벨이 되고 상기 제 9 노드(N9)의 전위는 하이 레벨이 된다. 이후 하이 레벨의 상기 제 3 어드레스 생성 신호(adg3)는 상기 제 2 어드레스 생성부(630)의 상기 제 36 트랜지스터(TR36)를 턴 오프 시키고, 로우 레벨의 상기 제 4 어드레스 생성 신호(adg4)는 상기 제 37 트랜지스터(TR37)를 턴 온 시킨다. 따라서 상기 제 11 노드(N11)에 인가되는 상기 비동기 출력 어드레스(aoa)의 전위는 로우 레벨이 되고, 이는 상기 제 4 래치부(640)에 저장된다. 마찬가지로 상기 래치 인에이블 신호(lte)가 인에이블 된 상태에 로우 레벨의 상기 제 2 래치 입력 어드레스(lia2)가 입력되면 상기 비동기 출력 어드레스(aoa)는 하이 레벨이 되고, 이는 상기 제 4 래치부(640)에 저장된다.
그러나 상기 래치 인에이블 신호(lte)가 디스에이블 되면 상기 제 2 어드레스 생성 제어부(620)의 상기 제 27 및 제 30 트랜지스터(TR27, TR30)가 턴 온 되므로 상기 제 2 래치 입력 어드레스(lia2)와 무관하게 상기 제 8 및 제 9 노드(N8, N9)에는 하이 레벨의 전위가 인가된다. 이에 따라 하이 레벨의 전위를 갖는 상기 제 3 어드레스 생성 신호(adg3)는 상기 제 2 어드레스 생성부(630)의 상기 제 36 트랜지스터(TR36)를 턴 오프 시킨다. 그리고 하이 레벨의 전위를 갖는 상기 제 4 어드레스 생성 신호(adg4)는 상기 제 37 트랜지스터(TR37)를 턴 오프 시킨다. 따라서 상기 제 11 노드(N11)에는 상기 제 3 및 제 4 어드레스 생성 신호(adg3, adg4) 가 전달되지 못한다. 그러나 상기 제 4 래치부(640)에 상기 비동기 출력 어드레스(aoa)가 기 저장되어 있으므로 상기 제 11 노드(N11)는 기 저장되어 있던 비동기 출력 어드레스(aoa)의 전위 레벨을 유지한다.
이와 같이 상기 비동기식 어드레스 래치 수단(60)은 상기 래치 인에이블 신호(lte)가 인에이블 되면 상기 제 2 래치 입력 어드레스(lia2)로부터 상기 비동기 출력 어드레스(aoa)를 생성하고, 상기 래치 인에이블 신호(lte)가 디스에이블 되면 기 저장된 상기 동기 출력 어드레스(soa)를 지속적으로 출력한다. 상기 래치 인에이블 신호(lte)는 비동기 모드에서 상기 어드레스 스트로빙 신호(ast)에 의해 생성되므로 결국 상기 비동기식 어드레스 래치 수단(60)은 클럭이 입력되지 않을 때 어드레스를 버퍼링하는 것이다.
도 11은 본 발명에 따른 반도체 메모리 장치의 어드레스 버퍼의 동작을 설명하기 위한 타이밍도이다. 클럭의 존재 유무에 따른 상기 어드레스 버퍼의 동작을 설명하기 위해 클럭이 입력되지 않는 구간과 클럭이 입력되는 구간을 구분하였다.
도면에는 상기 클럭(clk), 상기 /CS 신호, 상기 /ADV 신호, 상기 입력 어드레스(iad), 상기 버퍼링 인에이블 신호(ben), 상기 동기 모드 신호(sym), 상기 제 1 래치 입력 어드레스(lia1), 상기 제 2 래치 입력 어드레스(lia2), 상기 커맨드 펄스 신호(cmp), 상기 어드레스 스트로빙 신호(ast) 및 상기 출력 어드레스(oad)가 도시되어 있다. 여기에서 상기 /CS 신호, 상기 /ADV 신호 및 상기 버퍼링 인에이블 신호(ben)는 로우 인에이블 신호이다.
도면을 통해 상기 /CS 신호의 폴링 에지 타임의 영향을 받아 상기 버퍼링 인 에이블 신호(ben)가 인에이블 되는 것을 볼 수 있다. 또한 상기 /ADV 신호의 영향으로 상기 입력 어드레스(iad)가 유효한 값을 갖는 것과 상기 어드레스 스트로빙 신호(ast)가 발생하는 것을 볼 수 있다. 이 때 상기 입력 어드레스(iad)가 유효한 값을 갖는 구간이 상기 클럭(clk)에 의해 제한되는 것은 종래 기술과 동일한 작용이다. 그리고 상기 동기 모드 신호(sym)는 클럭(clk)이 입력되기 시작할 때 인에이블 된다. 상기 제 1 래치 입력 어드레스(lia1)는 상기 버퍼링 인에이블 신호(ben)가 인에이블 되면 상기 입력 어드레스(iad)와 같은 레벨의 전위로 형성된다. 또한 상기 제 2 래치 입력 어드레스(lia2)는 상기 제 1 래치 입력 어드레스(lia1)와 같은 레벨의 전위로 형성된다. 이 때 상기 클럭(clk)이 입력되는 구간에서는 상기 제 2 래치 입력 어드레스(lia2)가 갖는 유효한 값이 상기 클럭(clk)의 폴링 에지 타임까지 유지되는 것을 볼 수 있다.
상기 클럭(clk)이 입력되지 않는 구간, 즉 비동기 모드에서 상기 출력 어드레스(oad)는 상기 어드레스 스트로빙 신호(ast)의 라이징 에지 타임에 상기 제 2 래치 입력 어드레스(lia2)로부터 생성된다. 그리고 상기 클럭(clk)이 입력되는 구간, 즉 동기 모드에서 상기 출력 어드레스(oad)는 상기 커맨드 펄스 신호(cmp)의 라이징 에지 타임에 상기 제 2 래치 입력 어드레스(lia2)로부터 생성된다. 상기 어드레스 스트로빙 신호(ast)는 동기 모드 구간에서도 인에이블 된다. 그러나 이 때 상기 동기 모드 신호(sym)가 인에이블 되어 있으므로 상기 어드레스 스트로빙 신호(ast)는 상기 출력 어드레스(oad)의 생성에 아무런 영향을 끼치지 못하게 된다. 결과적으로 본 발명의 반도체 메모리 장치의 어드레스 버퍼에서는 클럭의 입력 여부 에 무관하게 상기 출력 어드레스(oad)를 생성해 내는 것이다.
이와 같이, 본 발명의 반도체 메모리 장치에서는 클럭이 입력 여부에 따라 커맨드 펄스 신호 또는 어드레스 스트로빙 신호를 선택적으로 사용하여 출력 어드레스를 생성함으로써 동기 모드에서도 비동기 모드에서도 어드레스 버퍼링 동작을 수행할 수 있게 되었다. 따라서 클럭을 선택적으로 입력 받아 사용해야 하는 Pseudo SRAM 등의 반도체 메모리 장치를 구현하는 데에 있어서 기술적 한계를 극복할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
이상에서 설명한 본 발명의 반도체 메모리 장치의 어드레스 버퍼 및 어드레스 버퍼링 방법은 클럭이 입력되면 동기식 어드레스 버퍼링 동작을 수행하고 클럭이 입력되지 않으면 비동기식 어드레스 버퍼링 동작을 수행함으로써 클럭의 입력 여부에 관계 없이 어드레스 버퍼링 동작을 수행하는 효과가 있다.

Claims (59)

  1. 버퍼링 인에이블 신호와 입력 어드레스로부터 제 1 래치 입력 어드레스를 생성하는 어드레스 입력 수단;
    상기 제 1 래치 입력 어드레스와 클럭으로부터 제 2 래치 입력 어드레스를 생성하는 클럭 동기 수단;
    커맨드 펄스 신호와 상기 제 2 래치 입력 어드레스로부터 동기 출력 어드레스를 생성하는 동기식 어드레스 래치 수단;
    유효 어드레스 신호와 상기 클럭으로부터 동기 모드 여부를 판별하여 동기 모드 신호를 생성하는 동기 모드 감지 수단; 및
    상기 동기 모드 신호와 어드레스 스트로빙 신호 및 상기 제 2 래치 입력 어드레스로부터 비동기 출력 어드레스를 생성하는 비동기식 어드레스 래치 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  2. 제 1 항에 있어서,
    상기 어드레스 입력 수단은,
    상기 버퍼링 인에이블 신호의 인에이블 여부에 대응하여 상기 입력 어드레스의 입력을 제어하는 제어부; 및
    상기 제어부의 제어에 따라 상기 입력 어드레스를 구동하여 상기 제 1 래치 입력 어드레스를 생성하는 구동부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  3. 제 2 항에 있어서,
    상기 제어부는,
    게이트 단에 상기 버퍼링 인에이블 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 버퍼링 인에이블 신호가 입력되고 드레인 단이 상기 구동부와 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  4. 제 3 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 입력 어드레스가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드를 통해 상기 제어부와 연결되는 제 3 트랜지스터;
    게이트 단에 상기 입력 어드레스가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 4 트랜지스터; 및
    상기 제 1 노드에 인가되는 전위의 위상을 반전시켜 상기 제 1 래치 입력 어드레스를 출력하는 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  5. 제 3 항 또는 제 4 항에 있어서,
    상기 제 1 트랜지스터의 드레인 단은 상기 제 3 트랜지스터의 소스 단과 연결되고, 상기 제 2 트랜지스터의 드레인 단은 상기 제 1 노드와 연결되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  6. 제 1 항에 있어서,
    상기 클럭 동기 수단은,
    상기 클럭의 입력에 대응하여 상기 제 1 래치 입력 어드레스의 구동 및 래치를 제어하는 제어부;
    상기 제어부의 제어에 따라 상기 제 1 래치 입력 어드레스를 구동하는 구동부; 및
    상기 제어부의 제어에 따라 상기 구동부에서 구동된 신호를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  7. 제 6 항에 있어서,
    상기 제어부는,
    게이트 단에 상기 클럭이 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터;
    상기 클럭을 반전시키는 제 1 인버터;
    게이트 단에 상기 제 1 인버터의 출력 신호가 입력되고 드레인 단이 상기 구동부와 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    게이트 단에 상기 제 1 인버터의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 래치부와 연결되는 제 3 트랜지스터; 및
    게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 래치부와 연결되며 소스 단이 접지되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  8. 제 6 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 제 1 래치 입력 어드레스가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드와 연결되는 제 5 트랜지스터; 및
    게이트 단에 상기 제 1 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 상기 제어부와 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  9. 제 6 항에 있어서,
    상기 래치부는,
    상기 구동부로부터 전달된 신호을 반전시켜 상기 제 2 래치 입력 어드레스로 출력하는 제 2 인버터;
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 상기 제 2 인버터의 입력단과 연결되는 제 7 트랜지스터; 및
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 2 인버터의 입력단과 연결되며 소스 단이 상기 제 2 제어부와 연결되는 제 8 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  10. 제 7 항, 제 8 항 및 제 9 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 드레인 단이 상기 제 5 트랜지스터의 소스 단과 연결되고, 상기 제 2 트랜지스터의 드레인 단이 상기 제 6 트랜지스터의 소스 단과 연결되며, 상기 제 3 트랜지스터의 드레인 단이 상기 제 7 트랜지스터의 소스 단과 연결되고, 상기 제 4 트랜지스터의 드레인 단이 상기 제 8 트랜지스터의 소스 단과 연결되며, 제 2 인버터의 입력단이 상기 제 1 노드와 연결되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  11. 제 1 항에 있어서,
    상기 동기식 어드레스 래치 수단은,
    상기 커맨드 펄스 신호의 인에이블 여부에 따라 상기 제 2 래치 입력 어드레스로부터 제 1 및 제 2 어드레스 생성 신호를 생성하는 어드레스 생성 제어부;
    상기 제 1 및 제 2 어드레스 생성 신호를 입력 받아 상기 동기 출력 어드레스를 생성하는 어드레스 생성부; 및
    상기 동기 출력 어드레스를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  12. 제 11 항에 있어서,
    상기 어드레스 생성 제어부는,
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터;
    게이트 단이 제 2 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    게이트 단이 상기 제 2 노드에 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 3 트랜지스터;
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 4 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 5 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 드레인 단이 상기 제 2 노드와 연결되는 제 6 트랜지스터;
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 3 트랜지스터의 소스 단과 연결되며 소스 단이 제 3 노드에 연결되는 제 7 트랜지스터;
    상기 제 2 래치 입력 어드레스를 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 6 트랜지스터의 소스 단과 연결되며 소스 단이 상기 제 3 노드에 연결되는 제 8 트랜지스터; 및
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 드레인 단이 상기 제 3 노드에 연결되며 소스 단이 접지되는 제 9 트랜지스터;
    를 포함하며, 상기 제 2 노드로부터 출력되는 신호가 상기 제 1 어드레스 생성 신호이고, 상기 제 1 노드로부터 출력되는 신호가 상기 제 2 어드레스 생성 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  13. 제 11 항에 있어서,
    상기 어드레스 생성부는,
    상기 제 1 어드레스 생성 신호를 비반전 구동하는 제 1 및 제 2 인버터;
    상기 제 2 어드레스 생성 신호를 반전 구동하는 제 3 인버터;
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 노드로부터 출력되는 신호가 상기 동기 출력 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  14. 제 11 항에 있어서,
    상기 래치부는 상기 어드레스 생성부로부터 출력되는 상기 동기 출력 어드레스에 대한 래치 구조를 형성하는 제 1 및 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  15. 제 1 항에 있어서,
    상기 동기 모드 감지 수단은,
    상기 유효 어드레스 신호의 인에이블 여부에 대응하여 상기 클럭의 구동 및 래치를 제어하는 제어부;
    상기 제어부의 제어에 따라 상기 클럭을 구동하는 구동부; 및
    상기 구동부에서 구동된 신호를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  16. 제 15 항에 있어서,
    상기 제어부는,
    상기 유효 어드레스 신호를 소정 시간 지연시키는 지연기;
    상기 지연기의 출력 신호를 반전시키는 제 1 인버터;
    상기 유효 어드레스 신호와 상기 제 1 인버터의 출력 신호를 입력 받아 유효 어드레스 펄스 신호를 출력하는 낸드게이트; 및
    게이트 단에 상기 유효 어드레스 펄스 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 소스 단이 상기 구동부와 연결되는 제 1 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  17. 제 15 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 클럭이 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드에 연결되는 제 2 트랜지스터; 및
    게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 3 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  18. 제 15 항에 있어서,
    상기 래치부는,
    상기 제 1 노드에 전달된 신호를 입력 받는 제 2 인버터; 및
    상기 제 2 인버터와 래치 구조를 형성하는 제 3 인버터;
    를 포함하며, 상기 동기 모드 신호를 출력하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  19. 제 16 항, 제 17 항 및 제 18 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 드레인 단이 상기 제 2 트랜지스터의 소스 단과 연결되고, 상기 제 1 노드가 상기 제 2 인버터의 입력단과 연결되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  20. 제 1 항에 있어서,
    상기 비동기식 어드레스 래치 수단은,
    상기 동기 모드 신호와 상기 어드레스 스트로빙 신호를 조합하여 래치 인에이블 신호를 생성하는 신호 조합부;
    상기 래치 인에이블 신호의 인에이블 여부에 따라 상기 제 2 래치 입력 어드레스로부터 제 1 및 제 2 어드레스 생성 신호를 생성하는 어드레스 생성 제어부;
    상기 제 1 및 제 2 어드레스 생성 신호를 입력 받아 상기 비동기 출력 어드레스를 생성하는 어드레스 생성부; 및
    상기 비동기 출력 어드레스를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  21. 제 20 항에 있어서,
    상기 신호 조합부는,
    상기 동기 모드 신호를 반전시키는 제 1 인버터;
    상기 인버터의 출력 신호와 상기 어드레스 스트로빙 신호를 입력 받는 낸드게이트; 및
    상기 낸드게이트의 출력 신호를 반전시켜 상기 래치 인에이블 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  22. 제 20 항에 있어서,
    상기 어드레스 생성 제어부는,
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터;
    게이트 단이 제 2 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    게이트 단이 상기 제 2 노드에 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 3 트랜지스터;
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 4 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 5 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 드레인 단이 상기 제 2 노드와 연결되는 제 6 트랜지스터;
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 3 트랜지스터의 소스 단과 연결되며 소스 단이 제 3 노드에 연결되는 제 7 트랜지스터;
    상기 제 2 래치 입력 어드레스를 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 6 트랜지스터의 소스 단과 연결되며 소스 단이 상기 제 3 노드에 연결되는 제 8 트랜지스터; 및
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 드레인 단이 상기 제 3 노드에 연결되며 소스 단이 접지되는 제 9 트랜지스터;
    를 포함하며, 상기 제 2 노드로부터 출력되는 신호가 상기 제 1 어드레스 생성 신호이고, 상기 제 1 노드로부터 출력되는 신호가 상기 제 2 어드레스 생성 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  23. 제 20 항에 있어서,
    상기 어드레스 생성부는,
    상기 제 1 어드레스 생성 신호를 비반전 구동하는 제 1 및 제 2 인버터;
    상기 제 2 어드레스 생성 신호를 반전 구동하는 제 3 인버터;
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 노드로부터 출력되는 신호가 상기 동기 출력 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  24. 제 20 항에 있어서,
    상기 래치부는 상기 어드레스 생성부로부터 출력되는 상기 동기 출력 어드레스에 대한 래치 구조를 형성하는 제 1 및 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  25. 제 1 항에 있어서,
    상기 버퍼링 인에이블 신호는 /CS 신호의 폴링 에지로부터 생성된 로우 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  26. 제 1 항에 있어서,
    상기 유효 어드레스 신호는 /ADV 신호의 위상이 반전되어 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  27. 클럭의 전위가 로우 레벨이면 제 1 래치 입력 어드레스를 구동하여 제 2 래치 입력 어드레스를 생성하고 클럭의 전위가 하이 레벨이면 상기 제 2 래치 입력 어드레스를 래치시키는 클럭 동기 수단;
    동기 모드가 감지되면 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 동기 출력 어드레스를 생성하는 동기식 어드레스 래치 수단; 및
    비동기 모드가 감지되면 어드레스 스트로빙 신호의 제어에 의해 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 비동기 출력 어드레스를 생성하는 비동기식 어드레스 래치 수단;
    을 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  28. 제 27 항에 있어서,
    상기 클럭 동기 수단은,
    상기 클럭의 입력에 대응하여 상기 제 1 래치 입력 어드레스의 구동 및 래치를 제어하는 제어부;
    상기 제어부의 제어에 따라 상기 제 1 래치 입력 어드레스를 구동하는 구동부; 및
    상기 제어부의 제어에 따라 상기 구동부에서 구동된 신호를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  29. 제 28 항에 있어서,
    상기 제어부는,
    게이트 단에 상기 클럭이 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 상기 구동부와 연결되는 제 1 트랜지스터;
    상기 클럭을 반전시키는 제 1 인버터;
    게이트 단에 상기 제 1 인버터의 출력 신호가 입력되고 드레인 단이 상기 구동부와 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    게이트 단에 상기 제 1 인버터의 출력 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 래치부와 연결되는 제 3 트랜지스터; 및
    게이트 단에 상기 클럭이 입력되고 드레인 단이 상기 래치부와 연결되며 소스 단이 접지되는 제 4 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  30. 제 28 항에 있어서,
    상기 구동부는,
    게이트 단에 상기 제 1 래치 입력 어드레스가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 제 1 노드와 연결되는 제 5 트랜지스터; 및
    게이트 단에 상기 제 1 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 1 노드와 연결되며 소스 단이 상기 제어부와 연결되는 제 6 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  31. 제 28 항에 있어서,
    상기 래치부는,
    상기 구동부로부터 전달된 신호을 반전시켜 상기 제 2 래치 입력 어드레스로 출력하는 제 2 인버터;
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 소스 단이 상기 제어부와 연결되며 드레인 단이 상기 제 2 인버터의 입력단과 연결되는 제 7 트랜지스터; 및
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 2 인버터의 입력단과 연결되며 소스 단이 상기 제 2 제어부와 연결되는 제 8 트랜지스터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  32. 제 29 항, 제 30 항 및 제 31 항 중 어느 한 항에 있어서,
    상기 제 1 트랜지스터의 드레인 단이 상기 제 5 트랜지스터의 소스 단과 연결되고, 상기 제 2 트랜지스터의 드레인 단이 상기 제 6 트랜지스터의 소스 단과 연결되며, 상기 제 3 트랜지스터의 드레인 단이 상기 제 7 트랜지스터의 소스 단과 연결되고, 상기 제 4 트랜지스터의 드레인 단이 상기 제 8 트랜지스터의 소스 단과 연결되며, 제 2 인버터의 입력단이 상기 제 1 노드와 연결되는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  33. 제 27 항에 있어서,
    상기 동기식 어드레스 래치 수단은,
    동기 모드가 감지되면 상기 제 2 래치 입력 어드레스로부터 제 1 및 제 2 어드레스 생성 신호를 생성하는 어드레스 생성 제어부;
    상기 제 1 및 제 2 어드레스 생성 신호를 입력 받아 상기 동기 출력 어드레스를 생성하는 어드레스 생성부; 및
    상기 동기 출력 어드레스를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  34. 제 33 항에 있어서,
    상기 어드레스 생성 제어부는,
    게이트 단에 커맨드 펄스 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터;
    게이트 단이 제 2 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    게이트 단이 상기 제 2 노드에 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 3 트랜지스터;
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 4 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 5 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 드레인 단이 상기 제 2 노드와 연결 되는 제 6 트랜지스터;
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 3 트랜지스터의 소스 단과 연결되며 소스 단이 제 3 노드에 연결되는 제 7 트랜지스터;
    상기 제 2 래치 입력 어드레스를 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 6 트랜지스터의 소스 단과 연결되며 소스 단이 상기 제 3 노드에 연결되는 제 8 트랜지스터; 및
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 드레인 단이 상기 제 3 노드에 연결되며 소스 단이 접지되는 제 9 트랜지스터;
    를 포함하며, 상기 제 2 노드로부터 출력되는 신호가 상기 제 1 어드레스 생성 신호이고, 상기 제 1 노드로부터 출력되는 신호가 상기 제 2 어드레스 생성 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  35. 제 33 항에 있어서,
    상기 어드레스 생성부는,
    상기 제 1 어드레스 생성 신호를 비반전 구동하는 제 1 및 제 2 인버터;
    상기 제 2 어드레스 생성 신호를 반전 구동하는 제 3 인버터;
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 노드로부터 출력되는 신호가 상기 동기 출력 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  36. 제 33 항에 있어서,
    상기 래치부는 상기 어드레스 생성부로부터 출력되는 상기 동기 출력 어드레스에 대한 래치 구조를 형성하는 제 1 및 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  37. 제 27 항에 있어서,
    상기 비동기식 어드레스 래치 수단은,
    동기 모드 신호와 상기 어드레스 스트로빙 신호를 조합하여 래치 인에이블 신호를 생성하는 신호 조합부;
    상기 래치 인에이블 신호의 인에이블 여부에 따라 상기 제 2 래치 입력 어드레스로부터 제 1 및 제 2 어드레스 생성 신호를 생성하는 어드레스 생성 제어부;
    상기 제 1 및 제 2 어드레스 생성 신호를 입력 받아 상기 비동기 출력 어드레스를 생성하는 어드레스 생성부; 및
    상기 비동기 출력 어드레스를 래치시키는 래치부;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  38. 제 37 항에 있어서,
    상기 신호 조합부는,
    상기 동기 모드 신호를 반전시키는 제 1 인버터;
    상기 인버터의 출력 신호와 상기 어드레스 스트로빙 신호를 입력 받는 낸드게이트; 및
    상기 낸드게이트의 출력 신호를 반전시켜 상기 래치 인에이블 신호를 출력하는 제 2 인버터;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  39. 제 37 항에 있어서,
    상기 어드레스 생성 제어부는,
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터;
    게이트 단이 제 2 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 1 노드에 연결되는 제 2 트랜지스터;
    게이트 단이 상기 제 2 노드에 연결되고 드레인 단이 상기 제 1 노드에 연결되는 제 3 트랜지스터;
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 4 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 소스 단에 상기 주변 전압(Vperi)이 인가되며 드레인 단이 상기 제 2 노드에 연결되는 제 5 트랜지스터;
    게이트 단이 상기 제 1 노드에 연결되고 드레인 단이 상기 제 2 노드와 연결되는 제 6 트랜지스터;
    게이트 단에 상기 제 2 래치 입력 어드레스가 입력되고 드레인 단이 상기 제 3 트랜지스터의 소스 단과 연결되며 소스 단이 제 3 노드에 연결되는 제 7 트랜지스터;
    상기 제 2 래치 입력 어드레스를 반전시키는 인버터;
    게이트 단에 상기 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 6 트랜지스터의 소스 단과 연결되며 소스 단이 상기 제 3 노드에 연결되는 제 8 트랜지스터; 및
    게이트 단에 상기 커맨드 펄스 신호가 입력되고 드레인 단이 상기 제 3 노드에 연결되며 소스 단이 접지되는 제 9 트랜지스터;
    를 포함하며, 상기 제 2 노드로부터 출력되는 신호가 상기 제 1 어드레스 생성 신호이고, 상기 제 1 노드로부터 출력되는 신호가 상기 제 2 어드레스 생성 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  40. 제 37 항에 있어서,
    상기 어드레스 생성부는,
    상기 제 1 어드레스 생성 신호를 비반전 구동하는 제 1 및 제 2 인버터;
    상기 제 2 어드레스 생성 신호를 반전 구동하는 제 3 인버터;
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 소스 단에 주변 전압(Vperi)이 인가되며 드레인 단이 제 1 노드에 연결되는 제 1 트랜지스터; 및
    게이트 단에 상기 제 2 인버터의 출력 신호가 입력되고 드레인 단이 상기 제 1 노드에 연결되며 소스 단이 접지되는 제 2 트랜지스터;
    를 포함하며, 상기 제 1 노드로부터 출력되는 신호가 상기 동기 출력 어드레스인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  41. 제 37 항에 있어서,
    상기 래치부는 상기 어드레스 생성부로부터 출력되는 상기 동기 출력 어드레스에 대한 래치 구조를 형성하는 제 1 및 제 2 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  42. 제 1 항 또는 제 34 항에 있어서,
    상기 커맨드 펄스 신호는 /ADV 신호가 인에이블 된 상태에 입력되는 상기 클럭의 라이징 에지로부터 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  43. 제 1 항 또는 제 27 항에 있어서,
    상기 어드레스 스트로빙 신호는 /ADV 신호의 폴링 에지로부터 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  44. 제 1 항 또는 제 27 항에 있어서,
    상기 동기 출력 어드레스 또는 비동기 출력 어드레스의 위상을 제어하여 출력 어드레스로 출력하는 위상 제어 수단을 추가로 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  45. 제 44 항에 있어서,
    상기 위상 제어 수단은 적어도 하나 이상의 인버터를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼.
  46. a) 버퍼링 인에이블 신호와 입력 어드레스로부터 제 1 래치 입력 어드레스를 생성하는 단계;
    b) 상기 제 1 래치 입력 어드레스와 클럭으로부터 제 2 래치 입력 어드레스를 생성하는 단계;
    c) 유효 어드레스 신호와 상기 클럭으로부터 동기 모드 여부를 판별하여 동기 모드 신호를 생성하는 단계;
    d) 커맨드 펄스 신호와 상기 제 2 래치 입력 어드레스로부터 동기 출력 어드레스를 생성하는 단계; 및
    e) 상기 동기 모드 신호와 어드레스 스트로빙 신호 및 상기 제 2 래치 입력 어드레스로부터 비동기 출력 어드레스를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  47. 제 46 항에 있어서,
    상기 a) 단계는, 상기 버퍼링 인에이블 신호가 인에이블 되면 상기 입력 어드레스를 구동하여 상기 제 1 래치 입력 어드레스로 출력하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  48. 제 46 항에 있어서,
    상기 b) 단계는, 상기 클럭의 전위가 로우 레벨이면 상기 제 1 래치 입력 어드레스를 구동하여 상기 제 2 래치 입력 어드레스로 출력하고, 상기 클럭의 전위가 하이 레벨이면 상기 제 2 래치 입력 어드레스를 래치하는 단계인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  49. 제 46 항에 있어서,
    상기 c) 단계는, 상기 유효 어드레스 신호로부터 유효 어드레스 펄스 신호를 생성하여 상기 유효 어드레스 펄스 신호가 인에이블 되면 상기 클럭을 구동 및 래치하여 상기 동기 모드 신호를 생성하고, 상기 유효 어드레스 펄스 신호가 디스에이블 되면 상기 동기 모드 신호의 래치 상태를 유지하는 것을 특징으로 하는 반도 체 메모리 장치의 어드레스 버퍼링 방법.
  50. 제 46 항에 있어서,
    상기 d) 단계는, 상기 커맨드 펄스 신호가 인에이블 되면 상기 제 2 래치 입력 어드레스를 구동하여 상기 동기 출력 어드레스를 생성 및 래치하고, 상기 커맨드 펄스 신호가 디스에이블 되면 상기 동기 출력 어드레스의 래치 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  51. 제 47 항에 있어서,
    상기 e) 단계는, 상기 동기 모드 신호와 상기 어드레스 스트로빙 신호로부터 래치 인에이블 신호를 생성하여 상기 래치 인에이블 신호가 인에이블 되면 상기 제 2 래치 입력 어드레스를 구동하여 상기 비동기 출력 어드레스를 생성 및 래치하고, 상기 래치 인에이블 신호가 디스에이블 되면 상기 비동기 출력 어드레스의 래치 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  52. 제 46 항에 있어서,
    상기 버퍼링 인에이블 신호는 /CS 신호의 폴링 에지로부터 생성된 로우 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  53. 제 46 항에 있어서,
    상기 유효 어드레스 신호는 /ADV 신호의 위상이 반전되어 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  54. a) 클럭의 전위가 로우 레벨이면 제 1 래치 입력 어드레스를 구동하여 제 2 래치 입력 어드레스를 생성하고 클럭의 전위가 하이 레벨이면 상기 제 2 래치 입력 어드레스를 래치시키는 단계;
    b) 동기 모드가 감지되면 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 동기 출력 어드레스를 생성하는 단계; 및
    c) 비동기 모드가 감지되면 어드레스 스트로빙 신호의 제어에 의해 상기 제 2 래치 입력 어드레스를 구동 및 래치시켜 비동기 출력 어드레스를 생성하는 단계;
    를 포함하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  55. 제 54 항에 있어서,
    상기 b) 단계는, 동기 모드시 발생하는 커맨드 펄스 신호가 인에이블 되면 상기 제 2 래치 입력 어드레스를 구동하여 상기 동기 출력 어드레스를 생성 및 래치하고, 상기 커맨드 펄스 신호가 디스에이블 되면 상기 동기 출력 어드레스의 래치 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  56. 제 54 항에 있어서,
    상기 c) 단계는, 비동기 모드시 입력되는 상기 어드레스 스트로빙 신호로부터 래치 인에이블 신호를 생성하여 상기 래치 인에이블 신호가 인에이블 되면 상기 제 2 래치 입력 어드레스를 구동하여 상기 비동기 출력 어드레스를 생성 및 래치하고, 상기 래치 인에이블 신호가 디스에이블 되면 상기 비동기 출력 어드레스의 래치 상태를 유지하는 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  57. 제 46 항 또는 제 55 항에 있어서,
    상기 커맨드 펄스 신호는 /ADV 신호가 인에이블 된 상태에 입력되는 상기 클럭의 라이징 에지로부터 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  58. 제 46 항 또는 제 54 항에 있어서,
    상기 어드레스 스트로빙 신호는 /ADV 신호의 폴링 에지로부터 생성된 하이 인에이블 신호인 것을 특징으로 하는 반도체 메모리 장치의 어드레스 버퍼링 방법.
  59. 제 45 항 또는 제 54 항에 있어서,
    상기 동기 출력 어드레스 또는 비동기 출력 어드레스의 위상을 제어하여 출력 어드레스로 출력하는 단계를 추가로 포함하는 것을 특징으로 하는 반도체 메모 리 장치의 어드레스 버퍼링 방법.
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