CN101034587A - 半导体存储装置中的地址缓冲器及缓冲地址的方法 - Google Patents
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Abstract
一种半导体存储装置中的地址缓冲器，包括：地址输入单元，其根据缓冲使能信号及输入地址来产生第一锁存输入地址。时钟同步单元，其根据第一锁存输入地址及时钟来产生第二锁存输入地址。同步地址锁存单元，其根据命令脉冲信号及第二锁存输入地址来产生同步输出地址。同步模式检测单元，其根据有效地址信号及时钟来确定模式是否为同步模式，以产生同步模式信号。异步地址锁存单元，其根据同步模式信号、地址选通信号以及第二锁存输入地址来产生异步输出地址。
Description
对相关申请的交叉引用
本申请要求2006年3月9日在韩国知识产权局提交的韩国专利申请No.10-2006-0022335的权益，该韩国专利申请的公开内容通过引用全部结合于此。
技术领域
本发明涉及用于半导体存储装置的地址缓冲器及缓冲地址的方法。更具体地，本发明涉及一种用于半导体存储装置的地址缓冲器及缓冲地址的方法，其中可进行同步地址缓冲操作以及异步地址缓冲操作。
背景技术
通常，半导体存储装置中包括若干存储器单元并且藉由使用地址而对各个存储器单元进行数据输入与输出操作。地址从半导体存储装置外部输入。半导体存储装置包括地址缓冲器，且外部地址被转换成内部地址以供半导体存储装置使用。有些半导体存储装置使用时钟，有些则不使用时钟。相应地，使用时钟的半导体存储装置包括同步地址缓冲器，而不使用时钟的半导体存储装置则包括异步地址缓冲器。
以下，将参考附图说明相关技术的地址缓冲器。
图1是图解根据相关技术的半导体存储装置中的异步地址缓冲器的结构的框图。
该异步地址缓冲器包括：地址输入单元2，其接收缓冲使能信号ben及输入地址iad，并且产生锁存输入地址lia；以及地址锁存单元4，其接收地址选通信号ast以及锁存输入地址lia，并且产生异步输出地址aoa。
此时，缓冲使能信号ben为低电平使能信号，且地址选通信号ast为高电平使能信号。藉由使用片选(/CS，Chip Select)信号的下降沿(falling edge)可产生缓冲使能信号ben。此外，藉由使用指示地址的输入操作的命令信号的有效地址命令(/ADV，Valid Address Command)信号的下降沿(falling edge)或是使用在/ADV信号被使能的状态中所输入的时钟的上升沿(rising edge)可产生地址选通信号ast。然而，产生缓冲使能信号ben与地址选通信号ast的方法并不限于此。
如果缓冲使能信号ben被禁止，亦即，缓冲使能信号ben具有高电平电压，则无论输入地址iad的电压电平怎么样，地址输入单元2响应于输入地址iad的输入而输出的锁存输入地址lia都具有高电平电压。此时，锁存输入地址lia不起到地址的作用。
然而，如果缓冲使能信号ben被使能，缓冲使能信号ben具有低电平，则地址输入单元2中驱动输入地址iad并且接着输出输入地址iad作为锁存输入地址lia。此时，锁存输入地址lia与输入地址iad具有相同的相位。
接着，如果地址选通信号ast被使能，则锁存输入地址lia被输入到地址锁存单元4。地址锁存单元4驱动在地址选通信号ast的上升沿时间所输入的锁存输入地址lia，以产生异步输出地址aoa，并且储存所产生的异步输出地址aoa。此时，异步输出地址aoa的电压电平与锁存输入地址lia相同。然而，在地址选通信号ast被禁止的状态中所输入的锁存输入地址lia并不对异步输出地址aoa发生作用，且此时，异步输出地址aoa为无效地址。
图2为显示根据相关技术的半导体存储装置中同步地址缓冲器的结构的框图。
如图2所示，同步地址缓冲器包括：地址输入单元6，其接收缓冲使能信号ben及输入地址iad，并且产生第一锁存输入地址lia1；时钟同步单元8，其以时钟clk同步第一锁存输入地址lia1并且产生第二锁存输入地址lia2；以及地址锁存单元10，其接收命令脉冲信号cmp以及第二锁存输入地址lia2，并且产生同步输出地址soa。
在此例子中，可藉由使用在/ADV信号被使能的状态中所输入的时钟的上升沿来产生命令脉冲信号cmp。然而，产生命令脉冲信号cmp的方法并非以此为限。
如同在异步地址缓冲器中，如果缓冲使能信号ben被禁止，则无论输入地址iad的电压电平怎么样，地址输入单元6响应于输入地址iad的输入而输出的第一锁存输入地址lia1都具有高电平电压。此时，锁存输入地址lia1不起到地址的作用。
然而，如果缓冲使能信号ben被使能，则在地址输入单元6中驱动输入地址iad并且接着输出输入地址iad作为第一锁存输入地址lia1。此时，第一锁存输入地址lia1与输入地址iad具有相同的相位。
接着，时钟同步单元8接收第一锁存输入地址lia1，在时钟clk的上升沿时间驱动第一锁存输入地址lia1以便产生第二锁存输入地址lia2，并且储存所产生的第二锁存输入地址lia2。此时，第二锁存输入地址lia2的相位与第一锁存输入地址lia1相同。第二锁存输入地址lia2的电压电平则维持直到时钟clk的下一上升沿时间。时钟同步单元8在时钟clk的每一上升沿时间重复进行上述操作。
地址锁存单元10接收第二锁存输入地址lia2，在命令脉冲信号cmp的上升沿时间驱动第二锁存输入地址lia2以便产生同步输出地址soa，并且储存同步输出地址soa。此时，同步输出地址soa的相位与第二锁存输入地址lia2相同。同步输出地址soa的电压电平则维持直到命令脉冲信号cmp的下一上升沿时间。地址锁存单元10在命令脉冲信号cmp的每一上升沿时间重复进行上述操作。
图3是图解图1中所示的异步地址缓冲器的操作的时序图。为了说明根据是否存在时钟而进行的异步地址缓冲器的操作，操作区间(operation interval)被分为未输入时钟的区间以及有输入时钟的区间。
图3显示时钟clk、/CS信号、/ADV信号、输入地址iad、地址选通信号ast、缓冲使能信号ben、锁存输入地址lia以及异步输出地址aoa。在此例子中，/CS信号、/ADV信号及缓冲使能信号ben为低电平使能信号。从图3中可了解的是，由/CS信号的下降沿来使能缓冲使能信号ben。此外，可了解的是，输入地址iad具有有效值且地址选通信号ast基于/ADV信号而产生。如果缓冲使能信号ben被使能，则锁存输入地址lia的相位与输入地址iad相同。此外，在地址选通信号ast的上升沿时间从锁存输入地址lia产生异步输出地址aoa。
此时，如果开始要输入时钟clk，则因为以下原因而缩短了输入地址iad具有有效值时的区间。由于预先设定时钟clk用的输入地址iad的建立时间(set-up time)与保持时间，输入地址iad为有效时的区间不能超过时钟clk的下降沿。在未输入时钟clk时的区间期间，即使/ADV信号被禁止之后，输入地址iad仍保持有效值一段预定时间。然而，如果开始要输入时钟clk，则缩短输入地址iad为有效时的区间。因此，亦会缩短锁存输入地址lia为有效时的区间，且地址选通信号ast锁存锁存输入地址lia的无效值。因此，异步输出地址aoa具有无效值。
图4是图解图2中所示的同步地址缓冲器的操作的时序图。如同在图3中，为了说明根据是否存在时钟而进行的同步地址缓冲器的操作，操作区间被分为未输入时钟的区间以及有输入时钟的区间。
图4显示时钟clk、/CS信号、/ADV信号、输入地址iad、第一锁存输入地址lia1、第二锁存输入地址lia2、命令脉冲信号cmp以及同步输出地址soa。如同在图3中，/CS信号及/ADV信号为低电平使能信号。从图4中可了解的是，输入地址iad基于/ADV信号而具有有效值。此外，可了解的是，根据输入地址iad产生第一锁存输入地址lia1。第二锁存输入地址lia2在时钟clk的上升沿时间从第一锁存输入地址lia1产生。如果第一锁存输入地址lia1在时钟clk的上升沿时间具有有效值，则第二锁存输入地址lia2亦具有相位与第一锁存输入地址lia1相同的有效值，而如果第一锁存输入地址lia1具有无效值，则第二锁存输入地址lia2亦具有无效值。类似地，还在命令脉冲信号cmp的上升沿时间从第二锁存输入地址lia2产生同步输出地址soa。
在此时，可了解的是，同步输出地址soa在未输入时钟clk时的区间期间具有无效值。这是因为时钟clk并不存在，并且因而不会产生第二锁存输入地址lia2与命令脉冲信号cmp。
因此，在相关技术的半导体存储装置中，如果输入时钟，则同步地址缓冲器操作正常，然而异步地址缓冲器无法产生正常的输出地址。此外，如果未输入时钟，则异步地址缓冲器操作正常，但同步地址缓冲器无法产生正常的输出地址。根据相关技术，在选择性输入时钟的情况下，会对执行诸如伪静态随机存取存储器(Pseudo SRAM)的半导体存储装置有着技术上的限制。
发明内容
本发明的实施例提供一种用于半导体存储装置的地址缓冲器及缓冲地址的方法，其中无论是否输入时钟都会执行地址缓冲操作。
本发明的具体实施例提供一种半导体存储装置中的地址缓冲器，所述地址缓冲器包括：地址输入单元，根据缓冲使能信号及输入地址产生第一锁存输入地址；时钟同步单元，根据第一锁存输入地址及时钟产生第二锁存输入地址；同步地址锁存单元，根据命令脉冲信号及第二锁存输入地址产生同步输出地址；同步模式检测单元，根据有效地址信号及时钟来确定模式是否为同步模式，以产生同步模式信号；以及异步地址锁存单元，根据同步模式信号、地址选通信号以及第二锁存输入地址来产生异步输出地址。
本发明的另一具体实施例提供一种半导体存储装置中的地址缓冲器，所述地址缓冲器包括：时钟同步单元，当时钟的电压为低电平时驱动第一锁存输入地址以产生第二锁存输入地址，并且在时钟的电压为高电平时锁存第二锁存输入地址；同步地址锁存单元，当检测为同步模式时驱动和锁存第二锁存输入地址以产生同步输出地址；以及异步地址锁存单元，当检测为异步模式时根据地址选通信号的控制来驱动和锁存第二锁存输入地址以产生异步输出地址。
本发明的另一具体实施例提供一种在半导体存储装置中缓冲地址的方法，所述方法包括：根据缓冲使能信号及输入地址产生第一锁存输入地址；根据第一锁存输入地址及时钟产生第二锁存输入地址；根据有效地址信号及时钟来确定模式是否为同步模式，以藉此产生同步模式信号；根据命令脉冲信号及第二锁存输入地址产生同步输出地址；以及根据同步模式信号、地址选通信号以及第二锁存输入地址来产生异步输出地址。
本发明的又另一具体实施例提供一种在半导体存储装置中缓冲地址的方法，所述方法包括：当时钟的电压为低电平时驱动第一锁存输入地址，以产生第二锁存输入地址，并且在时钟的电压为高电平时锁存第二锁存输入地址；当检测为同步模式时驱动和锁存第二锁存输入地址以产生同步输出地址；以及当检测为异步模式时藉由控制地址选通信号来驱动和锁存第二锁存输入地址以产生异步输出地址。
附图说明
图1是图解根据相关技术的半导体存储装置中异步地址缓冲器的结构的框图；
图2是图解根据相关技术的半导体存储装置中同步地址缓冲器的结构的框图；
图3是图解图1中所示的异步地址缓冲器的操作的时序图；
图4是图解图2中所示的同步地址缓冲器的操作的时序图；
图5是图解根据本发明的一个实施例的半导体存储装置中地址缓冲器的结构的框图；
图6是图解图5中所示的地址输入单元的详细结构的电路图；
图7是图解图5中所示的时钟同步单元的详细结构的电路图；
图8是图解图5中所示的同步地址锁存单元的详细结构的电路图；
图9是图解图5中所示的同步模式检测单元的详细结构的电路图；
图10是图解图5中所示的异步地址锁存单元的详细结构的电路图；以及
图11是图解根据本发明的一个实施例的半导体存储装置中地址缓冲器的操作的时序图。
具体实施方式
将参考附图详细说明本发明的实施例。
图5是图解根据本发明的一个实施例的半导体存储装置中地址缓冲器的结构的框图。
如图5所示，根据本发明的一个实施例的半导体存储装置中的地址缓冲器包括：地址输入单元20；时钟同步单元30；同步地址锁存单元40；同步模式检测单元50；异步地址锁存单元60；以及相位控制单元70。
地址输入单元20接收缓冲使能信号ben及输入地址iad并且产生第一锁存输入地址lia1。在缓冲使能信号ben被使能之后，如果缓冲使能信号ben输入到地址输入单元20，则在地址输入单元20中驱动输入地址iad，并且接着输出输入地址iad作为第一锁存输入地址lia1。此时，第一锁存输入地址lia1的相位与输入地址iad相同。
时钟同步单元30接收第一锁存输入地址lia1及时钟clk并且产生第二锁存输入地址lia2。换言之，如果时钟clk为低电平，则时钟同步单元30驱动第一锁存输入地址lia1并且输出和锁存第一锁存输入地址lia1为第二锁存输入地址lia2。同时，如果时钟clk为高电平，则时钟同步单元30截断(intercept)第一锁存输入地址lia1的输入，并且保持已产生的第二锁存输入地址lia2的状态。
同步地址锁存单元40接收命令脉冲信号cmp及第二锁存输入地址lia2并且产生同步输出地址soa。换言之，同步地址锁存单元40接收第二锁存输入地址lia2，在命令脉冲信号cmp的上升沿时间驱动第二锁存输入地址lia2以产生同步输出地址soa，以及储存所产生的同步输出地址soa。此时，同步输出地址soa的相位与第二锁存输入地址lia2相同。因此，可维持同步输出地址soa的电压电平直到命令脉冲信号cmp的下一上升沿时间。同步地址锁存单元40对命令脉冲信号cmp的每一上升沿时间重复进行上述操作。毕竟，如果未输入时钟clk，则不会产生命令脉冲信号cmp。因此，可了解的是，当输入时钟clk时产生同步输出地址soa。
同步模式检测单元50接收有效地址信号vad及时钟clk，基于有效地址信号vad及时钟clk来确定当前模式是否为同步模式，以及产生同步模式信号sym。换言之，在有效地址信号vad被使能的状态中，如果输入时钟clk，则同步模式检测单元50产生同步模式信号sym。
异步地址锁存单元60接收同步模式信号sym、地址选通信号ast以及第二锁存输入地址lia2，以及产生异步输出地址aoa。换言之，在同步模式信号sym被使能时，异步地址锁存单元60截断第二锁存输入地址lia2的输入。同时，在同步模式信号sym被禁止的状态中，如果地址选通信号ast被使能，则异步地址锁存单元60接收第二锁存输入地址lia2。然后，异步地址锁存单元60驱动在地址选通信号ast的上升沿时间所输入的第二锁存输入地址lia2以便产生异步输出地址ao，并且储存所产生的异步输出地址aoa。此时，异步输出地址aoa的相位与第二锁存输入地址lia2相同。换言之，在未产生时钟clk的状态中，如果地址选通信号ast被使能，则产生异步输出地址aoa。
相位控制单元70接收同步输出地址soa或异步输出地址aoa，控制所接收的同步输出地址soa或异步输出地址aoa的相位，以及输出同步输出地址soa或异步输出地址aoa作为输出地址oad。换言之，相位控制单元70可包括至少一个反相器，其控制同步输出地址soa或异步输出地址aoa的相位，并最终输出输出地址oad。
缓冲使能信号ben为低电平使能信号，且命令脉冲信号cmp、地址选通信号ast及有效地址信号vad为高电平使能信号。藉由使用/CS信号的下降沿可产生缓冲使能信号ben。此外，藉由使用在/ADV信号被使能的状态中所输入的时钟clk的上升沿可产生命令脉冲信号cmp。此外，藉由使用/ADV信号的下降沿、指示地址的输入操作的命令信号或在/ADV信号被使能的状态中所输入的时钟clk的上升沿，可产生地址选通信号ast。另外，可藉由使/ADV信号的相位反相来产生有效地址信号vad。同时，产生缓冲使能信号ben、命令脉冲信号cmp、地址选通信号ast及有效地址信号vad的方法并不限于此。
图6是图解图5中所示的地址输入单元的详细结构的电路图。
如图6所示，地址输入单元20包括：第一控制部210，根据缓冲使能信号ben是否被使能而控制输入地址iad的输入；以及第一驱动部220，响应于第一控制部210的控制而驱动输入地址iad，并且产生第一锁存输入地址lia1。
在此例子中，第一控制部210包括：第一晶体管TR1，其栅极端子接收缓冲使能信号ben，其源极端子接收周边电压Vperi，且其漏极端子耦接第一驱动部220；以及第二晶体管TR2，其栅极端子接收缓冲使能信号ben，其漏极端子耦接第一驱动部220，且其源极端子耦接接地端子。
此外，第一驱动部220包括：第三晶体管TR3，其栅极端子接收输入地址iad，其源极端子耦接包括在第一控制部210中的第一晶体管TR1的漏极端子，且其漏极端子耦接第一节点N1，第一节点N1为与包括在第一控制部210中的第二晶体管TR2的漏极端子的共用节点；第四晶体管TR4，其栅极端子接收输入地址iad，其漏极端子耦接第一节点N1，且其源极端子耦接接地端子；以及第一反相器IV1，反相施加到第一节点N1的电压的相位，并且输出第一锁存输入地址lia1。
由于缓冲使能信号ben为低电平使能信号，如果缓冲使能信号ben被禁止，则第一晶体管TR1关断，并且第二晶体管TR2接通。因此，第一节点N1的电压为低电平，且第一锁存输入地址lia1为高电平信号。此时，第一锁存输入地址lia1不起到地址的作用。
同时，如果缓冲使能信号ben被使能，则第一晶体管TR1接通，并且第二晶体管TR2关断。此时，施加到第一节点N1的电压的形式为输入地址iad的反相相位。因此，藉由使输入地址iad通过这两个反相器而获得第一锁存输入地址lia1。换言之，可由这两个反相器驱动在缓冲使能信号ben被使能时所输入的输入地址iad，并且接着将输入地址iad输出做为第一锁存输入地址lia1。
图7是图解图5中所示的时钟同步单元的详细结构的电路图。
时钟同步单元30包括：第二控制部310，响应于时钟clk的输入来控制对第一锁存输入地址lia1的驱动和锁存操作；第二驱动部320，根据第二控制部310的控制来驱动第一锁存输入地址lia1；以及第一锁存部330，根据第二控制部310的控制来锁存由第二驱动部320所驱动的信号。
第二控制部310包括：第五晶体管TR5，其栅极端子接收时钟clk，其源极端子接收周边电压Vperi，且其漏极端子耦接第二驱动部320；第二反相器IV2，反相时钟clk的相位；第六晶体管TR6，其栅极端子接收第二反相器IV2的输出信号，其漏极端子耦接第二驱动部320，且其源极端子耦接接地端子；第七晶体管TR7，其栅极端子接收第二反相器IV2的输出信号，其源极端子接收周边电压Vperi，且其漏极端子耦接第一锁存部330；以及第八晶体管TR8，其栅极端子接收时钟clk，其漏极端子耦接第一锁存部330，且其源极端子耦接接地端子。
此外，第二驱动部320包括：第九晶体管TR9，其栅极端子接收第一锁存输入地址lia1，其源极端子耦接包括在第二控制部310中的第五晶体管TR5的漏极端子，且其漏极端子耦接第二节点N2；以及第十晶体管TR10，其栅极端子接收第一锁存输入地址lia1，其漏极端子耦接第二节点N2，且其源极端子耦接第二控制部310中第六晶体管TR6的漏极端子。
另外，第一锁存部330包括：第三反相器IV3，使施加到第二驱动部320的第二节点N2的电压的相位反相，并且将其输出作为第二锁存输入地址lia2；第十一晶体管TR11，其栅极端子接收第二锁存输入地址lia2，其源极端子耦接包括在第二控制部310中的第七晶体管TR7的漏极端子，且其漏极端子耦接第二节点N2；以及第十二晶体管TR12，其栅极端子接收第二锁存输入地址lia2，其漏极端子耦接第二节点N2，且其源极端子耦接包括在第二控制部310中的第八晶体管TR8的漏极端子。
当输入到时钟同步单元30的时钟clk的电压为低电平时，第二控制部310的第五及第六晶体管TR5及TR6接通，且第七及第八晶体管TR7及TR8关断。因此，由第二驱动部320的第九及第十晶体管TR9及TR10反相第一锁存输入地址lia1的相位，并且经反相的第一锁存输入地址lia1被传送到第二节点N2。传送到第二节点N2的信号的相位再由第三反相器IV3反相，并且经反相的信号接着被输出作为第二锁存输入地址lia2。此时，由于第七及第八晶体管TR7及TR8关断，因此不进行使用第一锁存部330的锁存操作。
同时，如果时钟clk的电压为高电平，则第二控制部310的第五及第六晶体管TR5及TR6关断，并且第七及第八晶体管TR7及TR8接通。因此，不会进行通过第二驱动部320对第一锁存输入地址lia1的驱动操作。同时，由于第七及第八晶体管TR7及TR8接通，所以进行第一锁存部330的锁存操作。如果时钟clk为高电平，则当时钟clk的电压为低电平时所输出的第二锁存输入地址lia2由第十一及第十二晶体管TR11及TR12来反相，并接着被传送到第二节点N2。然后，传送到第二节点N2的信号由第三反相器IV3反相并作为第二锁存输入地址lia2。上述操作重复进行。
因此，当输入的时钟clk的电压为低电平时，时钟同步单元30驱动第一锁存输入地址lia1以产生第二锁存输入地址lia2。当时钟clk的电压为高电平时，则时钟同步单元30锁存所产生的第二锁存输入地址lia2。
图8是图解图5中所示的同步地址锁存单元的详细结构的电路图。
如图8所示，同步地址锁存单元40包括：第一地址产生控制部410，其响应于命令脉冲信号cmp是否被使能而从第二锁存输入地址lia2产生第一及第二地址产生信号adg1及adg2；第一地址产生部420，其接收第一及第二地址产生信号adg1及adg2以产生同步输出地址soa；以及第二锁存部430，其锁存同步输出地址soa。
第一地址产生控制部410包括：第十三晶体管TR13，其栅极端子接收命令脉冲信号cmp，其源极端子被施加周边电压Vperi，且其漏极端子耦接第三节点N3；第十四晶体管TR14，其栅极端子耦接第四节点N4，其源极端子接收周边电压Vperi，且其漏极端子耦接第三节点N3；第十五晶体管TR15，其栅极端子耦接第四节点N4，，且其漏极端子耦接第三节点N3；第十六晶体管TR16，其栅极端子接收命令脉冲信号cmp，其源极端子被施加周边电压Vperi，且其漏极端子耦接第四节点N4；第十七晶体管TR17，其栅极端子耦接第三节点N3，其源极端子被施加周边电压Vperi，且其漏极端子耦接第四节点N4；第十八晶体管TR18，其栅极端子耦接第三节点N3，且其漏极端子耦接第四节点N4；第十九晶体管TR19，其栅极端子接收第二锁存输入地址lia2，其漏极端子耦接第十五晶体管TR15的源极端子，且其源极端子耦接第五节点N5；第四反相器IV4，其反相第二锁存输入地址lia2；第二十晶体管TR20，其栅极端子接收第四反相器IV4的输出信号，其漏极端子耦接第十八晶体管TR18的源极端子，且其源极端子耦接第五节点N5；以及第二十一晶体管TR21，其栅极端子接收命令脉冲信号cmp，其漏极端子耦接第五节点N5，且其源极端子耦接接地端子。
从第四节点N4传送到第一地址产生部420的信号为第一地址产生信号adg1，而从第三节点N3传送到第一地址产生部420的信号为第二地址产生信号adg2。
此外，第一地址产生部420包括：第五及第六反相器IV5及IV6，其对第一地址产生信号adg1进行非反相驱动；第七反相器IV7，其对第二地址产生信号adg2进行反相驱动；第二十二晶体管TR22，其栅极端子接收第六反相器IV6的输出信号，其源极端子被施加周边电压Vperi，且其漏极端子耦接第六节点N6；以及第二十三晶体管TR23，其栅极端子接收第七反相器IV7的输出信号，其漏极端子耦接第六节点N6，且其源极端子耦接接地端子。
传送到第六节点N6的信号为同步输出地址soa。
第二锁存部430包括：第八及第九反相器IV8及IV9，形成用于第六节点N6的同步输出地址soa的锁存结构。
在具有上述结构的同步地址锁存单元40中，当所输入的命令脉冲信号cmp被使能时，第一地址产生控制部410的第十三及第十六晶体管TR13及TR16关断，并且第二十一晶体管TR21接通。因此，第二锁存输入地址lia2会影响第一地址产生控制部410的操作。换言之，当第二锁存输入地址lia2的电压为高电平时，第十九晶体管TR19接通，并且第二十晶体管TR20关断。结果，第三节点N3的电压为低电平，且第四节点N4的电压为高电平。之后，为高电平的第一地址产生信号adg1关断第一地址产生部420的第二十二晶体管TR22，且为低电平的第二地址产生信号adg2接通第二十三晶体管TR23。相应地，施加到第六节点N6的同步输出地址soa的电压为低电平，且同步输出地址soa储存在第二锁存部430中。同样地，当命令脉冲信号cmp被使能时，如果输入低电平的第二锁存输入地址lia2，则同步输出地址soa为高电平，并接着储存在第二锁存部430中。
同时，如果命令脉冲信号cmp被禁止，由于第一地址产生控制部410的第十三及第十六晶体管TR13及TR16接通，所以无论第二锁存输入地址lia2怎么样，高电平电压都会施加到第三及第四节点N3及N4。因此，具有高电平电压的第一地址产生信号adg1关断第一地址产生部420的第二十二晶体管TR22。此外，具有高电平电压的第二地址产生信号adg2关断第二十三晶体管TR23。因此，第一及第二地址产生信号adg1及adg2未被传送到第六节点N6。同时，由于同步输出地址soa预先储存在第二锁存部430中，所以第六节点N6维持预先储存的同步输出地址soa的电压电平。
因此，当命令脉冲信号cmp被使能时，同步地址锁存单元40从第二锁存输入地址lia2产生同步输出地址soa，且当命令脉冲信号cmp被禁止时，同步地址锁存单元40持续输出所储存的同步输出地址soa。由于命令脉冲信号cmp由时钟clk产生，因此同步地址锁存单元40可藉由对时钟的控制来缓冲地址。
图9是图解图5中所示的同步模式检测单元的详细结构的电路图。
同步模式检测单元50包括：第三控制部510，其响应于有效地址信号vad是否被使能来控制时钟clk的驱动与锁存；第三驱动部520，其根据第三控制部510的控制来驱动时钟clk；以及第三锁存部530，其锁存由第三驱动部520所驱动的信号。
第三控制部510包括：延迟单元DLY，其延迟有效地址信号vad一段预定的时间；第十反相器IV10，其使延迟单元DLY的输出信号反相；第一NAND门ND1，其接收有效地址信号vad与第十反相器IV10的输出信号，并且输出有效地址脉冲信号yap；以及第二十四晶体管TR24，其栅极端子接收有效地址脉冲信号vap，其源极端子被施加周边电压Vperi，且其源极端子耦接第三驱动部520。
此外，第三驱动部520包括：第二十五晶体管TR25，其栅极端子接收时钟clk，其源极端子耦接包括在第三控制部510中的第二十四晶体管TR24的漏极端子，且其漏极端子耦接第七节点N7；以及第二十六晶体管TR26，其栅极端子接收时钟clk，其漏极端子耦接第七节点N7，且其源极端子耦接接地端子。
此外，第三锁存部530包括：第十一及第十二反相器IV11及IV12，其形成用于传送到第七节点N7的信号的锁存结构。
由于有效地址信号vad为高电平使能信号，所以由第一NAND门ND1输出的有效地址脉冲信号vap为使能时间比有效地址信号vad短的低电平使能信号。由于当有效地址脉冲信号vap被使能时第三控制部510的第二十四晶体管TR24接通，所以第三驱动部520反相时钟clk并将经反相的时钟clk传送到第七节点N7。然后，第三锁存部530的第十一及第十二反相器IV11及IV12反相传送到第七节点N7的信号，以输出同步模式信号sym并储存之。
同时，当有效地址脉冲信号vap被禁止时，由于第三控制部510的第二十四晶体管TR24关断，所以第三驱动部520无法将时钟clk传送到第七节点N7。此时，由于第三锁存部530的第十一及第十二反相器IV11及IV12储存有同步模式信号sym，所以第十一及第十二反相器IV11及IV12持续输出同步模式信号sym。
因此，同步模式检测单元50根据对所输入的有效地址信号vad的控制来驱动及锁存时钟clk，并产生同步模式信号sym。然后，当未输入时钟clk时，由于同步模式信号sym被禁止，接收同步模式信号sym的装置可确认当前模式为异步模式。此外，当输入时钟clk时，由于同步模式信号sym被使能，接收同步模式信号sym的装置可确认当前模式为同步模式。
图10是图解图5中所示的异步地址锁存单元的详细结构的电路图。
如图10所示，异步地址锁存单元60包括：信号结合部610，其结合同步模式信号sym及地址选通信号ast，以便产生锁存使能信号lte；第二地址产生控制部620，其响应于锁存使能信号lte是否被使能而从第二锁存输入地址lia2产生第三及第四地址产生信号adg3及adg4；第二地址产生部630，其接收第三及第四地址产生信号adg3及adg4，以便产生异步输出地址aoa；以及第四锁存部640，其锁存异步输出地址aoa。
信号结合部610包括：第十三反相器IV13，其反相同步模式信号sym；第二NAND门ND2，其接收第十三反相器IV13的输出信号及地址选通信号ast；以及第十四反相器IV14，其反相第二NAND门ND2的输出信号，以输出锁存使能信号lte。
此外，第二地址产生控制部620包括：第二十七晶体管TR27；第二十八晶体管TR28：第二十九晶体管TR29：第三十晶体管TR30：第三十一晶体管TR31；第三十二晶体管TR32；第三十三晶体管TR33；第十五反相器IV15；第三十四晶体管TR34；及第三十五晶体管TR35。
第二十七晶体管TR27具有接收锁存使能信号lte的栅极端子、被施加周边电压Vperi的源极端子以及耦接第八节点N8的漏极端子。
第二十八晶体管TR28具有耦接第九节点N9的栅极端子、被提供周边电压Vperi的源极端子以及耦接第八节点N8的漏极端子。
第二十九晶体管TR29具有耦接第九节点N9的栅极端子以及耦接第八节点N8的漏极端子。
第三十晶体管TR30具有接收锁存使能信号lte的栅极端子、被施加周边电压Vperi的源极端子以及耦接第九节点N9的漏极端子。
第三十一晶体管TR31具有耦接第八节点N8的栅极端子、被施加周边电压Vperi的源极端子以及耦接第九节点N9的漏极端子。
第三十二晶体管TR32具有耦接第八节点N8的栅极端子以及耦接第九节点N9的漏极端子。
第三十三晶体管TR33具有接收第二锁存输入地址lia2的栅极端子、耦接第二十九晶体管TR29的源极端子的漏极端子以及耦接第十节点N10的源极端子。
第十五反相器IV15反相第二锁存输入地址lia2。
第三十四晶体管TR34具有接收第十五反相器IV15的输出信号的栅极端子、耦接第三十二晶体管TR32的源极端子的漏极端子以及耦接第十节点N10源极端子。
第三十五晶体管TR35具有接收锁存使能信号lte的栅极端子、耦接第十节点N10的漏极端子以及耦接接地端子的源极端子。
从第九节点N9传送到第二地址产生部630的信号为第三地址产生信号adg3，且从第八节点N8传送到第二地址产生部630的信号为第四地址产生信号adg4。
此外，第二地址产生部630包括：第十六及第十七反相器IV16及IV17，其对第三地址产生信号adg3进行非反相驱动；第十八反相器IV18，其对第四地址产生信号adg4进行反相驱动；第三十六晶体管TR36，其具有接收第十七反相器IV17的输出信号的栅极端子、被施加周边电压Vperi的源极端子以及耦接第十一节点N11的漏极端子；以及第三十七晶体管TR37，其具有接收第十八反相器IV18的输出信号的栅极端子、耦接第十一节点N11的漏极端子以及耦接接地端子的源极端子。
传送到第十一节点N11的信号为异步输出地址aoa。
第四锁存部640包括第十九及第二十反相器IV19及IV20，形成用于第十一节点N11的异步输出地址aoa的锁存结构。
在具有上述结构的异步地址锁存单元60中，当输入到信号结合部610的同步模式信号sym被使能时，无论地址选通信号ast是否被使能，信号结合部610的输出信号都具有低电平电压。换言的，在输入时钟的同步模式中，锁存使能信号lte被禁止。同时，当同步模式信号sym被禁止时，地址选通信号ast通过第二NAND门ND2及第十四反相器IV14，接着被输出作为锁存使能信号lte。换言之，在未输入时钟的异步模式中，锁存使能信号lte被使能。
当锁存使能信号lte被使能时，第二地址产生控制部620的第二十七及第三十晶体管TR27及TR30关断，并且第三十五晶体管TR35接通。相应地，第二锁存输入地址lia2影响第二地址产生控制部620的操作。换言之，当第二锁存输入地址lia2的电压为高电平时，第三十三晶体管TR33接通，并且第三十四晶体管TR34关断。结果，第八节点N8的电压为低电平，且第九节点N9的电压为高电平。然后，为高电平的第三地址产生信号adg3关断第二地址产生部630的第三十六晶体管TR36，且为低电平的第四地址产生信号adg4关断第三十七晶体管TR37。相应地，施加到第十一节点N11的异步输出地址aoa的电压为低电平，且异步输出地址aoa储存在第四锁存部640中。类似地，当锁存使能信号lte被使能时，如果输入低电平的第二锁存输入地址lia2，则异步输出地址aoa的电压为高电平，且异步输出地址aoa储存在第四锁存部640中。
同时，当锁存使能信号lte被禁止时，由于第二地址产生控制部620的第二十七及第三十晶体管TR27及TR30接通，无论第二锁存输入地址lia2怎么样，高电平电压都被施加到第八及第九节点N8及N9。因此，具有高电平电压的第三地址产生信号adg3关断第二地址产生部630的第三十六晶体管TR36。此外，具有高电平电压的第四地址产生信号adg4关断第三十七晶体管TR37。因此，第三及第四地址产生信号adg3及adg4不会传送到第十一节点N11。同时，由于异步输出地址aoa预先储存在第四锁存部640，所以第十一节点N11维持预先储存的异步输出地址aoa的电压电平。
因此，当锁存使能信号lte被使能时，异步地址锁存单元60从第二锁存输入地址lia2产生异步输出地址aoa。当锁存使能信号lte被禁止时，异步地址锁存单元60持续输出所储存的异步输出地址aoa。由于在在异步模式中由地址选通信号ast产生锁存使能信号lte，所以当未输入时钟时，异步地址锁存单元60会缓冲地址。
图11是图解根据本发明的一个实施例的半导体存储装置中地址缓冲器的操作的时序图。为了根据是否输入时钟而说明地址缓冲器的操作，将操作区间分为未输入时钟的区间以及有输入时钟的区间。
图11显示时钟clk、/CS信号、/ADV信号、输入地址iad、缓冲使能信号ben、同步模式信号sym、第一锁存输入地址lia1、第二锁存输入地址lia2、命令脉冲信号cmp、地址选通信号ast以及输出地址oad。在此例子中，/CS信号、/ADV信号及缓冲使能信号ben为低电平使能信号。
从图11中，可了解的是，由/CS信号的下降沿时间使能缓冲使能信号ben。此外，可了解的是，由于/ADV信号的缘故，输入地址iad具有有效值，且产生地址选通信号ast。此时，如同相关技术，输入地址iad具有有效值的区间受限于时钟clk。此外，当开始输入时钟clk时，使能同步模式信号sym。当缓冲使能信号ben被使能时，第一锁存输入地址lia1的相位与输入地址iad相同。此外，第二锁存输入地址lia2的相位与第一锁存输入地址lia1相同。此时，在输入时钟clk时的区间期间，维持第二锁存输入地址lia2的有效值直到时钟clk的下降沿时间。
在未输入时钟clk时的区间期间，亦即，在异步模式中，在地址选通信号ast的上升沿时间从第二锁存输入地址lia2产生输出地址oad。此外，在输入时钟clk时的区间期间，亦即，在同步模式中，在命令脉冲信号cmp的上升沿时间从第二锁存输入地址lia2产生输出地址oad。即使在同步模式区间中，亦会使能地址选通信号ast。不过，由于同步模式信号sym被使能，地址选通信号ast不会影响输出地址oad的产生。结果，在根据本发明的一个实施例半导体存储装置中的地址缓冲器中，无论是否输入时钟都会产生输出地址oad。
因此，在根据本发明的一个实施例的半导体存储装置中，根据是否时钟被输入来选择性使用命令脉冲信号或地址选通信号而产生输出地址，使得在同步模式及异步模式都能进行地址缓冲操作。因此，可克服在实施诸如Pseudo SRAM等选择性使用时钟的半导体存储装置时的技术限制。
对本领域技术人员显而易见的是，可在不背离本发明的范畴与精神的情况下对本发明进行各种修改与改变。因此，应了解的是，上述实施例并非用以限制本发明，而用以在各个方面说明本发明。本发明的范围由所附权利要求予以限定，而不是由前述的说明予以限定，且因此落入权利要求的界限与范围或的所有改变与修改或这些界限与范围的等同形式都将由权利要求所包含。
在根据本发明的一个实施例的半导体存储装置的地址缓冲器及缓冲地址的方法中，在输入时钟时，进行同步地址缓冲操作，且在未输入时钟时，进行异步地址缓冲操作。因此，无论是否输入时钟均可进行地址缓冲操作。
【元件符号简单说明】
2 地址输入单元
4 地址锁存单元
6 地址输入单元
8 时钟同步单元
10 地址锁存单元
20 地址输入单元
210 第一控制部
220 第一驱动部
30 时钟同步单元
310 第二控制部
320 第二驱动部
330 第一锁存部
40 同步地址锁存单元
410 第一地址产生控制部
420 第一地址产生部
430 第二锁存部
50 同步模式检测单元
510 第三控制部
520 第三驱动部
530 第三锁存部
60 异步地址锁存单元
610 信号结合部
620 第二地址产生控制部
630 第二地址产生部
640 第四锁存部
70 相位控制单元
Claims (59)
1.一种半导体存储装置中的地址缓冲器，包括：
地址输入单元，其配置成从缓冲使能信号及输入地址来产生第一锁存输入地址；
时钟同步单元，其配置成根据所述第一锁存输入地址及时钟来产生第二锁存输入地址；
同步地址锁存单元，其配置成根据命令脉冲信号及所述第二锁存输入地址来产生同步输出地址；
同步模式检测单元，其配置成根据有效地址信号及所述时钟来确定模式是否为同步模式，以产生同步模式信号；以及
异步地址锁存单元，其配置成根据所述同步模式信号、地址选通信号以及所述第二锁存输入地址来产生异步输出地址。
2.如权利要求1的地址缓冲器，
其中，所述地址输入单元包括：
控制部，其配置成响应于所述缓冲使能信号是否被使能而控制所述输入地址的输入；以及
驱动部，其配置成根据所述控制部的控制而驱动所述输入地址，以产生所述第一锁存输入地址。
3.如权利要求2的地址缓冲器，
其中，所述控制部包括：
第一晶体管，其具有配置成接收所述缓冲使能信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子；以及
第二晶体管，其具有配置成接收所述缓冲使能信号的栅极端子、耦接所述驱动部的漏极端子以及耦接接地端子的源极端子。
4.如权利要求3的地址缓冲器，
其中，所述驱动部包括：
第一节点；
第三晶体管，其具有配置成接收所述输入地址的栅极端子、耦接所述控制部的源极端子以及通过所述第一节点耦接所述控制部的漏极端子；
第四晶体管，其具有配置成接收所述输入地址的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子；以及
反相器，其配置成使施加到所述第一节点的电压的相位反相并且输出所述第一锁存输入地址。
5.如权利要求4的地址缓冲器，
其中，所述第一晶体管的漏极端子耦接所述第三晶体管的源极端子，以及
所述第二晶体管的漏极端子耦接所述第一节点。
6.如权利要求1的地址缓冲器，
其中，所述时钟同步单元包括：
控制部，其配置成响应于所述时钟输入来控制对所述第一锁存输入地址的驱动与锁存；
驱动部，其配置成根据所述控制部的控制来驱动所述第一锁存输入地址；以及
锁存部，其配置成根据所述控制部的控制来锁存由所述驱动部所驱动的所述第一锁存输入地址。
7.如权利要求6的地址缓冲器，
其中，所述控制部包括：
第一晶体管，其具有配置成接收时钟的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子；
第一反相器，其配置成反相所述时钟的相位，并且产生输出信号；
第二晶体管，其具有配置成接收所述第一反相器的输出信号的栅极端子、耦接所述驱动部的漏极端子以及耦接接地端子的源极端子；
第三晶体管，其具有配置成接收所述第一反相器的输出信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述锁存部的漏极端子；以及
第四晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述锁存部的漏极端子以及耦接接地端子的源极端子。
8.如权利要求7的地址缓冲器，
其中，所述驱动部包括：
第一节点；
第五晶体管，其具有配置成接收所述第一锁存输入地址的栅极端子、耦接所述控制部的源极端子以及耦接所述第一节点的漏极端子；以及
第六晶体管，其具有配置成接收所述第一锁存输入地址的栅极端子、耦接所述第一节点的漏极端子以及耦接所述控制部的源极端子。
9.如权利要求8的地址缓冲器，
其中，所述锁存部包括；
第二反相器，其具有输入端子配置成接收由所述驱动部所传送的第一锁存输入地址并且输出经反相的信号作为所述第二锁存输入地址；
第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述控制部的源极端子以及耦接所述第二反相器的输入端子的漏极端子；以及
第八晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第二反相器的输入端子的漏极端子以及耦接所述控制部的源极端子。
10.如权利要求9的地址缓冲器，
其中，所述第一晶体管的漏极端子耦接所述第五晶体管的源极端子，
所述第二晶体管的漏极端子耦接所述第六晶体管的源极端子，
所述第三晶体管的漏极端子耦接所述第七晶体管的源极端子，
所述第四晶体管的漏极端子耦接所述第八晶体管的源极端子，以及
所述第二反相器的输入端子耦接所述第一节点。
11.如权利要求1的地址缓冲器，
其中，所述同步地址锁存单元包括：
地址产生控制部，其配置成响应于所述命令脉冲信号是否被使能而根据所述第二锁存输入地址产生第一及第二地址产生信号；
地址产生部，其配置成接收所述第一及第二地址产生信号并产生所述同步输出地址；以及
锁存部，其配置成锁存所述同步输出地址。
12.如权利要求11的地址缓冲器，
其中，所述地址产生控制部包括：
第一节点；
第二节点；
第三节点；
第一晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；
第二晶体管，其具有耦接所述第二节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第一节点的漏极端子；
第三晶体管，其具有耦接所述第二节点的栅极端子、源极端子以及耦接所述第一节点的漏极端子；
第四晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第五晶体管，其具有耦接所述第一节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第六晶体管，其具有耦接所述第一节点的栅极端子、源极端子以及耦接所述第二节点的漏极端子；
第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第三晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；
反相器，其配置成反相所述第二锁存输入地址并产生输出信号；
第八晶体管，其具有配置成接收所述反相器的输出信号的栅极端子、耦接所述第六晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；以及
第九晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、耦接所述第三节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第二节点所输出的信号为所述第一地址产生信号，且从所述第一节点所输出的信号为所述第二地址产生信号。
13.如权利要求11的地址缓冲器，
其中，所述地址产生部包括：
第一节点；
第一及第二反相器，其配置成对所述第一地址产生信号进行非反相驱动；
第三反相器，其配置成对所述第二地址产生信号进行反相驱动，所述第二反相器产生输出信号；
第一晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；以及
第二晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第一节点所输出的信号为所述同步输出地址。
14.如权利要求11的地址缓冲器，
其中，所述锁存部包括：
第一及第二反相器，其形成用于由所述地址产生部所输出的同步输出地址的锁存结构。
15.如权利要求1的地址缓冲器，
其中，所述同步模式检测单元包括：
控制部，其配置成响应于所述有效地址信号是否被使能来进行对所述时钟的驱动与锁存；
驱动部，其配置成根据所述控制部的控制来驱动所述时钟；以及
锁存部，其配置成锁存由所述驱动部所驱动的时钟。
16.如权利要求15的地址缓冲器，
其中，所述控制部包括：
延迟单元，其配置成延迟所述有效地址信号一段预定的时间并且产生输出信号；
第一反相器，其配置成反相所述延迟单元的输出信号并且产生输出信号；
NAND门，其配置成接收所述有效地址信号与所述第一反相器的输出信号，并且输出有效地址脉冲信号；以及
第一晶体管，其具有配置成接收所述有效地址脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子。
17.如权利要求16的地址缓冲器，
其中，所述驱动部包括：
第一节点；
第二晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述控制部的源极端子以及耦接所述第一节点的漏极端子；以及
第三晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子。
18.如权利要求17的地址缓冲器，
其中，所述锁存部包括：
第二反相器，其具有配置成接收传送至所述第一节点的信号的输入端子；以及
第三反相器，其配置成与所述第二反相器一起形成锁存结构；且其中
所述锁存结构输出所述同步模式信号。
19.如权利要求18的地址缓冲器，
其中，所述第一晶体管的漏极端子耦接所述第二晶体管的源极端子，且其中
所述第一节点耦接所述第二反相器的输入端子。
20.如权利要求1的地址缓冲器，
其中，所述异步地址锁存单元包括：
信号结合部，其配置成结合所述同步模式信号及所述地址选通信号，以便产生锁存使能信号；
地址产生控制部，其配置成响应于所述锁存使能信号是否被使能而根据所述第二锁存输入地址产生第一及第二地址产生信号；
地址产生部，其配置成接收所述第一及第二地址产生信号，以产生所述异步输出地址；以及
锁存部，其配置成锁存所述异步输出地址。
21.如权利要求20的地址缓冲器，
其中，所述信号结合部包括：
第一反相器，其配置成反相所述同步模式信号并产生输出信号；
NAND门，其配置成接收所述第一反相器的输出信号及所述地址选通信号，并产生输出信号；以及
第二反相器，其配置成反相所述NAND门的输出信号并且输出所述锁存使能信号。
22.如权利要求20的地址缓冲器，
其中，所述地址产生控制部包括：
第一节点；
第二节点；
第三节点；
第一晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；
第二晶体管，其具有耦接所述第二节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第一节点的漏极端子；
第三晶体管，其具有耦接所述第二节点的栅极端子、源极端子以及耦接所述第一节点的漏极端子；
第四晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第五晶体管，其具有耦接所述第一节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第六晶体管，其具有耦接所述第一节点的栅极端子、源极端子以及耦接所述第二节点的漏极端子；
第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第三晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；
反相器，其配置成反相所述第二锁存输入地址并产生输出信号；
第八晶体管，其具有配置成接收所述反相器的输出信号的栅极端子、耦接所述第六晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；以及
第九晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、耦接所述第三节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第二节点所输出的信号为所述第一地址产生信号，且从所述第一节点所输出的信号为所述第二地址产生信号。
23.如权利要求20的地址缓冲器，
其中，所述地址产生部包括：
第一节点；
第一及第二反相器，其配置成对所述第一地址产生信号进行非反相驱动，所述第二反相器产生输出信号；
第三反相器，其配置成对所述第二地址产生信号进行反相驱动；
第一晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；以及
第二晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第一节点所输出的信号为所述同步输出地址。
24.如权利要求20的地址缓冲器，
其中，所述锁存部包括：
第一及第二反相器，其配置成形成用于由所述地址产生部所输出的同步输出地址的锁存结构。
25.如权利要求1的地址缓冲器，
其中，所述缓冲使能信号包括根据片选信号的下降沿所产生的低使能信号。
26.如权利要求1的地址缓冲器，
其中，所述有效地址信号包括通过使有效地址命令的相位反相所产生的高使能信号。
27.一种半导体存储装置中的地址缓冲器，包括：
时钟同步单元，其配置成当时钟的电压为低电平时驱动第一锁存输入地址以产生第二锁存输入地址，并且配置成当所述时钟的电压为高电平时锁存所述第二锁存输入地址；
同步地址锁存单元，其配置成当检测为同步模式时，驱动及锁存所述第二锁存输入地址，以产生同步输出地址；以及
异步地址锁存单元，其配置成当检测为异步模式时，根据地址选通信号的控制来驱动及锁存所述第二锁存输入地址，以产生异步输出地址。
28.如权利要求27的地址缓冲器，
其中，所述时钟同步单元包括：
控制部，其配置成响应于所述时钟输入来控制对所述第一锁存输入地址的驱动与锁存；
驱动部，其配置成根据所述控制部的控制来驱动所述第一锁存输入地址；以及
锁存部，其配置成根据所述控制部的控制来锁存由所述驱动部所驱动的信号。
29.如权利要求28的地址缓冲器，
其中，所述控制部包括：
第一晶体管，其具有配置成接收所述时钟的栅极端子、配置成接收周边电压的源极端子以及耦接所述驱动部的漏极端子；
第一反相器，其配置成反相所述时钟的相位并且产生输出信号；
第二晶体管，其具有配置成接收第一反相器的输出信号的栅极端子、耦接所述驱动部的漏极端子以及耦接接地端子的源极端子；
第三晶体管，其具有配置成接收所述第一反相器的输出信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述锁存部的漏极端子；以及
第四晶体管，其具有配置成接收所述时钟的栅极端子、耦接所述锁存部的漏极端子以及耦接接地端子的源极端子。
30.如权利要求29的地址缓冲器，
其中，所述驱动部包括：
第一节点；
第五晶体管，其具有配置成接收所述第一锁存输入地址的栅极端子、耦接所述控制部的源极端子以及耦接所述第一节点的漏极端子；以及
第六晶体管，其具有配置成接收所述第一锁存输入地址的栅极端子、耦接所述第一节点的漏极端子以及耦接所述控制部的源极端子。
31.如权利要求30的地址缓冲器，
其中，所述锁存部包括：
第二反相器，其具有输入端子配置成接收由所述驱动部所传送的第一锁存输入地址，并且输出反相信号作为所述第二锁存输入地址；
第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述控制部的源极端子以及耦接所述第二反相器的输入端子的漏极端子；以及
第八晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第二反相器的输入端子的漏极端子以及耦接所述控制部的源极端子。
32.如权利要求31的地址缓冲器，
其中，所述第一晶体管的漏极端子耦接所述第五晶体管的源极端子，
所述第二晶体管的漏极端子耦接所述第六晶体管的源极端子，
所述第三晶体管的漏极端子耦接所述第七晶体管的源极端子，
所述第四晶体管的漏极端子耦接所述第八晶体管的源极端子，以及
所述第二反相器的输入端子耦接所述第一节点。
33.如权利要求27的地址缓冲器，
其中，所述同步地址锁存单元包括：
地址产生控制部，其配置成如果检测为同步模式则根据所述第二锁存输入地址来产生第一及第二地址产生信号；
地址产生部，其配置成接收所述第一及第二地址产生信号并产生所述同步输出地址；以及
锁存部，其配置成锁存所述同步输出地址。
34.如权利要求33的地址缓冲器，
其中，所述地址产生控制部包括：
第一节点；
第二节点；
第三节点；
第一晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；
第二晶体管，其具有耦接所述第二节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第一节点的漏极端子；
第三晶体管，其具有耦接所述第二节点的栅极端子、源极端子以及耦接所述第一节点的漏极端子；
第四晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第五晶体管，其具有耦接所述第一节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第六晶体管，其具有耦接所述第一节点的栅极端子、源极端子以及耦接所述第二节点的漏极端子；
第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第三晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；
反相器，其配置成反相所述第二锁存输入地址并产生输出信号；
第八晶体管，其具有配置成接收所述反相器的输出信号的栅极端子、耦接所述第六晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；以及
第九晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、耦接所述第三节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第二节点所输出的信号为所述第一地址产生信号，且从所述第一节点所输出的信号为所述第二地址产生信号。
35.如权利要求33的地址缓冲器，
其中，所述地址产生部包括：
第一节点；
第一及第二反相器，其配置成对所述第一地址产生信号进行非反相驱动，所述第二反相器配置成产生输出信号；
第三反相器，其配置成对所述第二地址产生信号进行反相驱动；
第一晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；以及
第二晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第一节点所输出的信号为所述同步输出地址。
36.如权利要求33的地址缓冲器，
其中，所述锁存部包括：
第一及第二反相器，其配置成形成用于由所述地址产生部所输出的同步输出地址的锁存结构。
37.如权利要求27的地址缓冲器，
其中，所述异步地址锁存单元包括：
信号结合部，其配置成结合所述同步模式信号及所述地址选通信号，以便产生锁存使能信号；
地址产生控制部，其配置成响应于所述锁存使能信号是否被使能而根据所述第二锁存输入地址产生第一及第二地址产生信号；
地址产生部，其配置成接收所述第一及第二地址产生信号，并且产生所述异步输出地址；以及
锁存部，其配置成锁存所述异步输出地址。
38.如权利要求37的地址缓冲器，
其中，所述信号结合部包括：
第一反相器，其配置成反相所述同步模式信号并产生输出信号；
NAND门，其配置成接收所述第一反相器的输出信号及所述地址选通信号并产生输出信号；以及
第二反相器，其配置成反相所述NAND门的输出信号并且输出所述锁存使能信号。
39.如权利要求37的地址缓冲器，
其中，所述地址产生控制部包括：
第一节点；
第二节点；
第三节点；
第一晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；
第二晶体管，其具有耦接所述第二节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第一节点的漏极端子；
第三晶体管，其具有耦接所述第二节点的栅极端子以及耦接所述第一节点的漏极端子；
第四晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第五晶体管，其具有耦接所述第一节点的栅极端子、配置成接收所述周边电压的源极端子以及耦接所述第二节点的漏极端子；
第六晶体管，其具有耦接所述第一节点的栅极端子、源极端子以及耦接所述第二节点的漏极端子；
第七晶体管，其具有配置成接收所述第二锁存输入地址的栅极端子、耦接所述第三晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；
反相器，其配置成反相所述第二锁存输入地址并产生输出信号；
第八晶体管，其具有配置成接收所述反相器的输出信号的栅极端子、耦接所述第六晶体管的源极端子的漏极端子以及耦接所述第三节点的源极端子；以及
第九晶体管，其具有配置成接收所述命令脉冲信号的栅极端子、耦接所述第三节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第二节点所输出的信号为所述第一地址产生信号，且从所述第一节点所输出的信号为所述第二地址产生信号。
40.如权利要求37的地址缓冲器，
其中，所述地址产生部包括：
第一节点；
第一及第二反相器，其配置成对所述第一地址产生信号进行非反相驱动，所述第二反相器产生输出信号；
第三反相器，其配置成对所述第二地址产生信号进行反相驱动；
第一晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、配置成接收周边电压的源极端子以及耦接所述第一节点的漏极端子；以及
第二晶体管，其具有配置成接收所述第二反相器的输出信号的栅极端子、耦接所述第一节点的漏极端子以及耦接接地端子的源极端子，且其中
从所述第一节点所输出的信号为所述同步输出地址。
41.如权利要求37的地址缓冲器，
其中，所述锁存部包括：
第一及第二反相器，其配置成形成用于由所述地址产生部所输出的同步输出地址的锁存结构。
42.如权利要求1或34的地址缓冲器，
其中，所述命令脉冲信号包括配置成根据在有效地址命令被使能的状态中所输入的所述时钟的上升沿而产生的高使能信号。
43.如权利要求1或27的地址缓冲器，
其中，所述地址选通信号包括配置成根据有效地址命令的下降沿所产生的高使能信号。
44.如权利要求1或27的地址缓冲器，还包括：
相位控制单元，其配置成控制所述同步输出地址或所述异步输出地址的相位，并且输出所述同步输出地址或所述异步输出地址作为输出地址。
45.如权利要求44的地址缓冲器，
其中，所述相位控制单元包括至少一个反相器。
46.一种在半导体存储装置中缓冲地址的方法，包括：
根据缓冲使能信号及输入地址来产生第一锁存输入地址；
根据所述第一锁存输入地址及时钟来产生第二锁存输入地址；
根据有效地址信号及所述时钟来确定模式是否为同步模式，并且如果是则产生同步模式信号；
根据命令脉冲信号及所述第二锁存输入地址来产生同步输出地址；以及
根据所述同步模式信号、地址选通信号以及所述第二锁存输入地址来产生异步输出地址。
47.如权利要求46的方法，
其中，所述根据所述缓冲使能信号及所述输入地址来产生所述第一锁存输入地址的步骤包括：当所述缓冲使能信号被使能时，驱动所述输入地址，以输出所述输入地址作为所述第一锁存输入地址。
48.如权利要求46的方法，
其中，所述根据所述第一锁存输入地址及所述时钟来产生所述第二锁存输入地址的步骤包括：当所述时钟的电压为低电平时，驱动所述第一锁存输入地址以输出所述第一锁存输入地址作为所述第二锁存输入地址，以及当所述时钟的电压为高电平时，锁存所述第二锁存输入地址以持续输出所述第二锁存输入地址。
49.如权利要求46的方法，
其中，所述根据所述有效地址信号及所述时钟来确定模式是否为同步模式以便产生所述同步模式信号的步骤包括：根据所述有效地址信号来产生有效地址脉冲信号，当所述有效地址脉冲信号被使能时，驱动及锁存所述时钟以产生同步模式信号，以及当所述有效地址脉冲信号被禁止时，维持所述同步模式信号的锁存状态。
50.如权利要求46的方法，
其中，所述根据所述命令脉冲信号及所述第二锁存输入地址来产生同步输出地址的步骤包括：当所述命令脉冲信号被使能时，驱动所述第二锁存输入地址以产生并锁存异步输出地址，以及当所述命令脉冲信号被禁止时，维持所述产生的异步输出地址的锁存状态。
51.如权利要求46的方法，
其中，所述根据所述同步模式信号、所述地址选通信号以及所述第二锁存输入地址来产生所述异步输出地址的步骤包括：根据所述同步模式信号及所述地址选通信号来产生锁存使能信号，当所述锁存使能信号被使能时，驱动所述第二锁存输入地址以产生及锁存所述异步输出地址，以及当所述锁存使能信号被禁止时，维持所述产生的异步输出地址的锁存状态。
52.如权利要求46的方法，
其中，所述缓冲使能信号包括根据片选信号的下降沿所产生的低使能信号。
53.如权利要求46的方法，
其中，所述有效地址信号包括藉由反相有效地址命令的相位所产生的高使能信号。
54.一种在半导体存储装置中缓冲地址的方法，包括：
当时钟的电压为低电平时驱动第一锁存输入地址，以产生第二锁存输入地址，并且在时钟的电压为高电平时锁存所述第二锁存输入地址；
当检测为同步模式时，驱动及锁存所述第二锁存输入地址以产生同步输出地址；以及
当检测为异步模式时，藉由控制地址选通信号来驱动及锁存所述第二锁存输入地址以产生异步输出地址。
55.如权利要求54的方法，
其中，所述驱动及锁存所述第二锁存输入地址以产生所述同步输出地址的步骤包括：当在同步模式时所产生的命令脉冲信号被使能时，驱动所述第二锁存输入地址以产生及锁存所述同步输出地址，以及当所述命令脉冲信号被禁止时，维持所述所产生的同步输出地址的锁存状态。
56.如权利要求54的方法，
其中，所述根据所述地址选通信号的控制来驱动及锁存所述第二锁存输入地址以产生所述异步输出地址的步骤包括：根据在异步模式时所输入的地址选通信号来产生锁存使能信号，当所述锁存使能信号被使能时，驱动所述第二锁存输入地址以产生及锁存所述异步输出地址，以及当所述锁存使能信号被禁止时，维持所述所产生的异步输出地址的锁存状态。
57.如权利要求46或55的方法，
其中，所述命令脉冲信号包括根据在所述有效地址命令被使能的状态中所输入的所述时钟的上升沿而产生的高使能信号。
58.如权利要求46或54的方法，
其中，所述地址选通信号包括根据有效地址命令的下降沿而产生的高使能信号。
59.如权利要求46或54的方法，还包括
控制所述同步输出地址或所述异步输出地址的相位，以便输出所述同步输出地址或所述异步输出地址作为输出地址。
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