CN1314205C - 半导体集成电路 - Google Patents

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Abstract

本发明公开了一种半导体集成电路。在装有PLL(Phase Locked Loop)电路的半导体集成电路中，有效地利用该PLL电路达到稳定振荡的时间。在实际工作准备期间，在将PLL电路(50)的反馈环路切断的状态下，将基准时钟(100)供给相位比较器(51)的参考时钟输入部(Fr)及反馈时钟输入部(Fr)这两个部，调整该相位比较器(51)内的复位信号的延迟，以便减小相位比较器(51)内的相位差检测死区。

Description

半导体集成电路
技术背景
本发明涉及一种包括时钟产生电路的半导体集成电路，特别涉及一种装上了PLL(Phase Locked Loop)电路的半导体集成电路。
背景技术
在微处理器、微控制器等计算机系统中，设了一种起倍增时钟产生电路之作用的PLL电路，而在中央处理装置的一部分实现将外部频率倍增的功能，最终实现高速运转。而且，最近的微处理器中，还要求外部总线和半导体集成电路内的时钟的相位保持很高的精度。
到目前为止，有这样的方法，即用计时器来计算插上电源后，PLL电路达到稳定的时间，到某一个时间，停止将时钟从PLL电路供向中央处理装置，当计时器溢出(overflow)时，再开始提供倍增时钟。
希望在PLL电路中的相位比较器中，所输入的两个信号的相位差与输出电压之间保持一种线性关系。而实际上，检测不出微小的相位差，有时存在相位差死区(dead zone)；有时灵敏度过高而存在非连续点。
已经知道，相位比较器的输出入特性受复位电路的延迟时间长短的影响很大。换句话说，要想改善相位比较器的输出入特性，就必须使复位电路的延迟时间达到一个合适的值。然而，因为在第一个现有技术所涉及的相位比较器中，复位电路由一个4输入“与非”电路构成，延迟时间就比合适值短，输出入特性带有死区(参考专利文献1)。
为使复位电路的延迟时间为一合适值已进行了各种各样的改良。第二个现有技术是这样的，通过使构成4输入“与非”电路的晶体管的沟道宽度变窄，而延迟复位信号的输出(参考专利文献2)。第三个现有技术是这样的，使用了多个电容器来作延迟复位信号的输出的部件(参考专利文献3)。
专利文献1
美国专利第3610954号说明书
专利文献2
特开昭63-119318号公报
专利文献1
美国专利第4378509号说明书
如上所述，在第一个现有技术所涉及的相位比较器中，因为复位电路由一个4输入“与非”电路构成，所以延迟时间比合适值短，输出入特性上有了死区。在第二个现有技术的情况下，由于晶体管的栅极宽度已在μm以下，所以由于沟道宽等引起的产品合格率的下降是不可避免的。在第三个现有技术的情况下，电容器会导致芯片面积增大。
还有，电荷泵回路也有使输出入特性恶化的一面。当使用电流型电荷泵回路的情况下，有时尽管两个信号之间没有相位差，相位比较器的输出电压却发生了变化。这就是说，尽管输入同相位的时钟，却会错误地检测出相位差，以致实现不了高精度的PLL电路。
还有，虽然设计时钟驱动器时，让它能将失真(skew)为0的同步时钟供给各个功能块，但在各个芯片之间却会由于温度、制造工艺等偏差而产生失真偏差。
还有这样的设计，在各个功能块内，在动态回路、存储器等使用时钟同步的两相时钟的电路中，为不产生竞争(racing)而事先加一延迟以便稳定地工作。但是两相时钟的容限会由于制造工艺的偏差等而减少，而导致误操作。
还有，当为实现低功耗化在一系列操作中处理不再需要的时候，有具有使其后的操作停下来的功能的功能块，但操作却由于工作频率、制造工艺偏差等而不完全停止，结果产生误操作。
而且，为解决这些问题设置调整电路，调整电路的操作要等到PLL电路稳定以后才开始工作的话，将是对时间的浪费。
发明内容
本发明的目的，在于：有效地利用时钟产生电路提供系统时钟信号之前的那一段时间，特别是等PLL电路达到稳定的那一段时间。
为达到上述目的，本发明是这样的，在包括从基准时钟信号产生系统时钟信号的时钟产生电路的半导体集成电路中，在由时钟产生电路供给系统时钟信号之前，使用基准时钟信号调整该半导体集成电路内的特定电路部分。特别是在装有PLL电路的半导体集成电路中，在该PLL电路稳定振荡之前，使用基准时钟信号调整特定电路部分。
具体而言，在将PLL电路的反馈环路切断的状态下，将基准时钟信号供向相位比较器的参考时钟输入部及反馈时钟输入部这两个部，调整该相位比较器内的复位信号的延迟，以便减小相位比较器的相位差检测死区。
在用以将基准电压供向PLL电路内的电流型电荷泵电路的带隙基准电路的情况下，在将PLL电路的反馈环路切断的状态下，将基准时钟信号供向该PLL电路内的相位比较器的参考时钟输入部及反馈时钟输入部中之一，调整该带隙基准电路的相位补偿量，以使带隙基准电路不发生振荡。
在PLL电路内的电流型电荷泵电路的情况下，在将PLL电路的反馈环路切断的状态下，将基准时钟信号供向该PLL电路内的相位比较器的参考时钟输入部及反馈时钟输入部中之一，调整电流型电荷泵电路的电流驱动能力。
在用以将系统时钟信号分配给多个功能块的时钟分配电路的情况下，调整该时钟分配电路内的多个时钟驱动器间的失真(skew)以减少该时钟分配电路的输出时钟失真。
在包括字线和传感放大器的存储电路、串接的2段以上的动态电路那样的与系统时钟信号同步工作的数据保持电路的情况下，在该数据保持电路的内部工作中调整竞争。
在高速缓冲电路那样的具有降低功耗之作用的功能电路的情况下，当根据基准时钟信号和PLL电路的反馈时钟信号检测到已进入该PLL电路的频率引入完了后的相位微调整期间的时候，便根据PLL电路的振荡时钟信号的频率进行调整而让功能电路内的一个部分停止工作。
附图说明
图1为本发明的第1个实施例所涉及的半导体集成电路的方框图。
图2为表示图1中的相位比较器的结构的电路图。
图3为表示图1中的复位控制电压电路的结构的电路图。
图4为一用以说明图1中的半导体集成电路的工作情况的时序图。
图5为本发明的第2个实施例所涉及的半导体集成电路的方框图。
图6为表示图5中的PLL电路的结构的电路图。
图7为表示图5中的基准电压电路的结构的电路图。
图8为表示图5中的开关电路的结构的电路图。
图9为一用以说明图5中的半导体集成电路的工作情况的时序图。
图10为本发明的第3个实施例所涉及的半导体集成电路的方框图。
图11为表示图10中的开关电路的结构的电路图。
图12为表示图10中的另一开关电路的结构的电路图。
图13为一用以说明图10中的半导体集成电路的工作情况的时序图。
图14为本发明的第4个实施例所涉及的半导体集成电路的方框图。
图15为表示图14中的相位比较器的结构的电路图。
图16为表示图14中的开关电路的结构的电路图。
图17为表示图14中的寄存控制电路的结构的方框图。
图18为图17中的脉动检测完了电路的结构的电路图。
图19为一用以说明图14中的半导体集成电路的工作情况的时序图。
图20为本发明的第5个实施例所涉及的半导体集成电路的方框图。
图21为表示图20中的存储器访问电路的结构的方框图。
图22为表示图21中的假行解码器(dummy row decoder)的结构的电路图。
图23为表示图21中的正常行解码器(normal row decoder)的结构的电路图。
图24为表示图21中的假存储单元的结构的电路图。
图25为表示图21中的正常存储单元的结构的电路图。
图26为表示图20中的感测放大器阵列的单位结构的电路图。
图27为表示图20中的比较器的结构的电路图。
图28为表示图20中的增量/减量寄存器的结构的方框图。
图29为一用以说明图20中的半导体集成电路的工作情况的时序图。
图30为本发明的第6个实施例所涉及的半导体集成电路的方框图。
图31为一用以说明图30中的半导体集成电路的工作情况的时序图。
图32为本发明的第7个实施例所涉及的半导体集成电路的方框图
图33为图32中的相位微调整时间段检测电路的结构的电路图。
图34为表示图32中的开关电路的结构的电路图。
图35为一用以说明图32中的半导体集成电路的工作情况的时序图。
具体实施方式
下面，参考附图，对本发明所涉及的半导体集成电路的实施例进行详细的说明。
(第1个实施例)
图1为本发明所涉及的半导体集成电路的一个例子，为显示内藏PLL电路的半导体集成电路的结构的方框图。在图1中，50为PLL电路，它由相位比较器51、环路过滤器(loop filter)52、压控振荡器53及可编程分频器54构成。相位比较器51带Fp和Fr这两个输入端口，为一比较输入到这两个端口的信号的相位的电路。基准时钟100输入到Fp中。相位比较器51的输出51a接在环路过滤器52上，环路过滤器52的输出52a接在压控振荡器53，由压控振荡器53将它的输入电压变换为频率。从压控振荡器53输出的时钟信号接在可编程分频器54上。开关电路55由反馈控制信号3控制，当反馈控制信号3为“H”的时候，相位比较器51的Fr就接到可编程分频器54上；而当反馈控制信号3为“L”的时候，相位比较器51的Fr就接到基准时钟信号Fp。在这一开关电路55的例子中，6、7为N型MOS(Metal Oxide Silicon)晶体管，5、8为P型MOS晶体管。5和6、7和8构成传输门，4为反相器。环路过滤器52的输出52a输入到复位控制电压产生电路1中，复位电路电压产生电路1让可使PLL电路50工作的PLL接通(ON)信号56为复位信号，利用基准时钟100进行同步操作，检测环路过滤器输出52a的脉动，当有脉动的时候，就产生比起始电压还低的电压，并将它作为复位控制电压2输出，输入到相位比较器51中；而当检测不出脉动的时候，则产生比起始电压还高的电压作复位控制电压2。
图2为PLL电路50中的相位比较器51的一个例子。30为数字相位比较器，40为电荷泵电路。数字相位比较器30，由复位电路31、第一触发器32、第二触发器33、第一3输入“与非”电路34、第二3输入“与非”电路35、第一反相器36、第一2输入“与非”电路37、第二反相器38及第二2输入“与非”电路39构成。基准时钟信号Fp通过第一反相器36输入到第一“与非”电路37中，同时，参考时钟信号Fr通过第二反相器38输入到第二“与非”电路39中。第一“与非”电路37的输出信号被输入到第一触发器32及第一3输入“与非”电路34中；第二“与非”电路39的输出信号被输入到第二触发器33及第二3输入“与非”电路35中。第一触发器32的输出信号被输入到第一3输入“与非”电路34中，第二触发器33的输出信号被输入到第二3输入“与非”电路35中。复位电路31，由以第一触发器32及第二触发器33的输出信号、第一“与非”电路37及第二“与非”电路39的输出信号为输入的4输入“与非”电路31a构成，那一输出信号被接到传输门31b的源极上，漏极被作为复位信号输入到第一触发器32及第二触发器33，同时还被输入到第一3输入“与非”电路34及第二3输入“与非”电路35。传输门31b的N型MOS晶体管的栅极被接到图1的复位控制电压2，传输门31b的P型MOS晶体管的栅极接地。当复位控制电压2的电位变高时，传输门31b的输出变化得更早；当复位控制电压2的电位变低时，传输门31b的输出变化得更晚。
从第一3输入“与非”电路34输出：通常为“H”，在基准时钟信号Fp的相位在参考时钟信号Fr之前的那一时间段成为“L”的第一相位差检测信号Pu；从第二3输入“与非”电路35输出：通常为“H”，在基准时钟信号Fp的相位在参考时钟信号Fr之后的那一时间段成为“L”的第二相位差检测信号Pd。电荷泵电路40，由P型MOS晶体管41、N型MOS晶体管42及反相器43构成。P型MOS晶体管41的源极接在电源上，漏极接在N型MOS晶体管42的漏极上，N型MOS晶体管42的源极接地。P型MOS晶体管41的栅极被输入了自第一3输入“与非”电路34输出的第一相位差检测信号Pu，同时，从第二3输入“与非”电路35输出的第二相位差检测信号Pd经过反相器43反转后被输入到N型MOS晶体管42的栅极。P型MOS晶体管41的漏极(N型MOS晶体管42的漏极)接在输出端子51a上。
因为当第一相位差检测信号Pu为“L”时，P型MOS晶体管41成为导通状态，故P型MOS晶体管41的漏极的电位(输出51a的电位)上升。因为当第二相位差检测信号Pd为“L”时，反相器43的输出信号成为“H”，N型MOS晶体管42成为导通状态，故N型MOS晶体管42的漏极的电位(输出51a的电位)下降。换句话说，当基准时钟信号Fp的相位在参考时钟信号Fr之前的时候，输出51a的电位上升；当基准时钟信号Fp的相位在参考时钟信号Fr之后的时候，输出51a的电位下降。
复位控制电压产生电路1的一个例子示于图3。复位控制电压产生电路1，包括：检测环路过滤器输出52a的脉动的脉动检测电路210；当由脉动检测电路210检测出脉动的时候，就增量(加1)的增量计数器230；当脉动检测电路210检测不出脉动的时候，就增量(加1)的增量计数器240；在基准时钟100的3个时钟周期内，检测不到脉动的状态为第一个周期及第三个周期，检测出了脉动的状态仅为第二个周期的时候，便使反馈控制信号3为“H”，且使脉动检测电路210、增量计数器230，240的时钟断开(off)的脉动消除完了电路220；当增量计数器230被增量，就使复位控制电压2下降，而当增量计数器240被增量，就使复位控制电压2上升的复位控制电压输出电路250。
脉动检测电路210，包括：P型MOS晶体管211、212、213，N型MOS晶体管214，在时钟218为“L”的那一时间段内保持数据的锁存电路219。脉动检测电路210在由脉动消除完了电路220产生的时钟229下作为动态电路而工作。电压216的电位由P型MOS晶体管211、212产生在所希望的电压值上。若由环路过滤器52产生比电压216的电位高出N型MOS晶体管214的阈值的电压，脉动检测电路210的输出信号215就从“H”变到“L”；当检测不出脉动的时候，输出信号215就还是原来的“H”。
增量计数器230、240，包括：“异”电路(exlusive or电路：当输入不一致时，输出成为“H”的电路)232、236、242、245，由“与”电路233、237、241、244构成的半加法器(HA)，带复位的触发器234、235、243、246。图3中的259，表示由低位(low-order)HA232、233和带复位的触发器234构成的1位增量寄存器，通过反相器231接收脉动检测电路210的输出215。由脉动消除完了电路220产生的时钟218被输入到触发器234、235、243、246的时钟，复位被输入了PLLON信号56。
脉动消除完了电路220，由带复位的触发器221、222，“异”电路223、227，3输入“与”电路224，“与”电路225，缓冲器228构成，输入到触发器221的数据为脉动检测电路210的输出信号215；输入到触发器222的数据为221的Q输出。触发器221、222的输出被输入到“异”电路223中，触发器221的输出和脉动检测电路210的输出信号215被输入到“异”电路227中。“异”电路223、227的输出和脉动检测电路210的输出信号215被输入到3输入“与”电路224中，3输入“与”电路224的输出被输入到反相器226且接在反馈控制信号3上。反相器226的输出和基准时钟100被输入到“与”电路225中，“与”电路225的输出被用做时钟229且接在缓冲器228上。缓冲器228的输出被用做时钟218。触发器221、222的时钟使用时钟218，复位使用PLLON信号56。
复位控制电压输出电路250，是由P型MOS晶体管256、255、254并列连接，N型MOS晶体管251、252、253并列连接起来而构成的。P型MOS晶体管256、255、254及N型MOS晶体管251、252、253的栅长为4倍、2倍、1倍。256的栅极接在触发器234的输出238上；255的栅极接在触发器235的输出239上；251的栅极接在由反相器247将触发器243的输出反转后而得到的输出信号249上；252的栅极接在由反相器248将触发器246的输出反转后而得到的输出信号257上。
图4为图1、图2及图3中的各个信号的时序图。图4中，横轴为时间，纵轴分别为：反馈控制信号3、相位比较器51的两个输入端口Fp、Fr、环路过滤器52的输出52a、脉动检测电路输出215、时钟(clockb)218、用二进位制表示的2位寄存器内状态221，222、构成增量计数器230的触发器234，235的内部状态、构成增量计数器240的触发器243，246的内部状态以及复位控制电压2。
参考图4，说明构成第1个实施例的图1、图2及图3的工作情况。插上电源之前，PLL电路50的PLLON信号56为“L”，复位控制电压产生电路1内的触发器221，222，234，235，243，246内的值为“L”。插上电源后，PLLON信号56成为“H”，一开始，反馈控制信号3为“L”时，反馈回路被切断，相位比较器51的Fr被输入了与Fp同相位、同周期的基准时钟100。本来，理想情况是，当同一个相位的时钟被输入到相位比较器51时，环路过滤器输出52a不产生脉动。然而，在该例中，则是考虑相位比较器51的复位延迟时间由于制造工艺偏差等而比所希望的时间早的情况。在基准时钟100的第一个周期，环路过滤器输出52a产生脉动。于是，脉动检测电路210的输出信号215就成为“L”，增量计数器230的低位HA被输入“H”，触发器234、235的内部状态成为01。这样以来，复位控制电压输出电路250的P型MOS晶体管256的栅极成为“H”，P型MOS晶体管256被切断。因为P型MOS晶体管256，255，254并列连接着，所以通态电阻变大，而使复位控制电压2的电位下降。它被传到图2中的传输门31b的栅极，而使延迟增加。结果是，在基准时钟100的第二个周期，数字相位比较器30的复位输出的延迟增大，在第二个周期，环路过滤器52的输出又产生脉动，复位控制电压输出电路250使复位控制电压2的电位进一步下降。数字相位比较器30的复位输出的延迟进一步增大。在第三个周期，环路过滤器52的输出的脉动没有了。在没有了脉动的那一时刻，复位控制电压产生电路1中的增量计数器240被输入了“H”，复位控制电压产生电路1使复位控制电压2上升。在第四个周期，数字相位比较器30的复位输出的延迟比第三个周期小，而再次产生脉动。数字相位比较器30的复位输出的延迟变大。在第五个周期，环路过滤器52的输出没有脉动了。在没有了脉动的那一时刻，复位控制电压产生电路1中的脉动消除完了电路220的“与”电路224的输出即反馈控制信号3成为“H”。内部时钟229停止，保持复位控制电压2的电位。在第六个周期，PLL电路50通过开关电路55被接到反馈环路上，达到正常的PLL稳定振荡状态。这样以来，数字相位比较器30相对装置的起始偏差(device initial variations)、温度变动，实现了高精度的相位比较。
需提一下，在图2中，有可能由于3输入“与非”电路34，35的切换电压的偏差而导致Pu，Pd同时输出，但若在传输门31b及3输入“与非”电路34，35之间加入缓冲器而让输出波形急剧地变化，就能将它缓和一些。最理想的是，通过调整晶体管尺寸、追加缓冲器等办法，来使3输入“与非”电路34与P型MOS晶体管41间的延迟时间、3输入“与非”电路35与P型MOS晶体管42间的延迟时间一样大。在图2中的传输门31b中，不仅可控制N型MOS晶体管的栅极电压，还可控制P型MOS晶体管的栅极电压。
图2中所示的数字相位比较器30只是一个例子而已，只要是由具有复位功能的顺序逻辑构成的相位比较器，什么类型都可以用同样的手法使复位延迟成为可变的。
(第2个实施例)
图5为本发明所涉及的半导体集成电路的一例。图5中的半导体集成电路中，有PLL电路50、基准电压电路600。将PLL电路50的电荷泵电路的输出接在脉动检测电路900上，若检测到脉动，脉动检测电路900的输出就接到增量的2位增量计数器910上，该增量计数器910的输出总线接在当控制输入e为“H”时， En626上接着电容920、921，而当为“L”时，En626上便不接电容920、921的开关电路930的控制信号上。这些电容920和921的电容值被设为基准电压电路600内的电容630的值C的1/4、1/2。脉动检测电路900为第1个实施例中所述的电路210，增量计数器910也一样。
图6为本发明所涉及的PLL电路500的一例。图6中，500为PLL电路，它由相位比较器51、环路过滤器52、压控振荡器53及可编程分频器54构成。相位比较器51的输出接在环路过滤器52上，环路过滤器52的输出52a接在压控振荡器53上，由压控振荡器53将那一输入电压变换为频率。从压控振荡器53输出的时钟信号接在可编程分频器54上。开关电路55由反馈控制信号3控制，当反馈控制信号3为“H”的时候，相位比较器51的Fr就接到可编程分频器54上；而当反馈控制信号3为“L”的时候，相位比较器51的Fr就接到切换电路510上。切换电路510利用输入切换控制信号540进行切换，仅在输入切换控制信号540为“H”的时候，将基准时钟100输入到相位比较器51的Fr，而当它为“L”的时候，则将相位比较器51的Fr接地。在该切换电路510中，515、518为N型MOS晶体管，516、517为P型MOS晶体管。515和516、517和518构成传输门，514为反相器。另一方面，相位比较器51的基准时钟Fp接在切换电路501上。切换电路501利用输入切换控制信号540进行切换，仅在输入切换控制信号540为“L”的时候，将基准时钟100输入到相位比较器51的Fp，而当它为“H”的时候，则将相位比较器51的Fp接地。在该切换电路501中，505、508为N型MOS晶体管，506、507为P型MOS晶体管。505和506、507和508构成传输门，504为反相器。还有，在图6中，将相位比较器51分成数字相位比较器30和电流型电荷泵电路520。电流型电荷泵电路520，由P型MOS晶体管521、523，N型MOS晶体管524、522及反相器525构成。P型MOS晶体管521的源极接在电源上，栅极接在基准电压电路600的输出端子Ep651上，漏极接在P型MOS晶体管523的源极上。P型MOS晶体管523的栅极接在数字相位比较器30的Pu上。N型MOS晶体管522的源极接地，栅极接在基准电压电路600的输出端子En626上，漏极接在N型MOS晶体管524的源极上。N型MOS晶体管524的栅极通过反相器525接在数字相位比较器30的Pd上。P型MOS晶体管523和N型MOS晶体管524的漏极与漏极相连，接在电荷泵电路输出(电流监视器)526、环路过滤器52上。电流型电荷泵电路520，通过从基准电压电路600得到所希望的电压给En626、Ep651而具有这样的功能，即当Pu为“L”的时候，将电流充到环路过滤器52中；而当Pd为“L”的时候，则将电流放掉。
图7中示出了图5中所使用的基准电压电路600。基准电压电路600，包括：带隙产生电路610、运算放大器620、P型MOS晶体管650、N型MOS晶体管640及电容630。带隙产生电路610又包括：P型MOS晶体管619、电阻元件612、613、614、二极管615、616。电阻元件612、613的电阻值相等，为R欧姆。电阻元件614的电阻值为r欧姆。二极管616是由n个二极管并联构成的，每一个二极管和二极管615一样。
运算放大器620，由P型MOS晶体管625、624、623及N型MOS晶体管621、622构成。基准电压电路600为负反馈电路，由运算放大器620对节点617和618的电压进行比较，调整流过P型MOS晶体管619的电流，而使节点617和618的电位达到相等。换句话说，若设617的电压为V2，613的电流为I2，618的电压为V1，612的电流为I1，则有下式成立。
V1＝V2              …(1)
I1·R＝I2·R        …(2)
I1＝I2              …(3)
I1＝Is·(exp(V1/(n·Vt))-1)        …(4)
这里，Vt＝kT/q      …(5)
I2＝12·Is·(exp(Vd/(n·Vt))-1)    …(6)
q为电子电量，k为玻尔兹曼常数，T为绝对温度。若设电阻614和二极管616的接点的电压为Vd，则
V1＝r·I2+Vd    …(7)
n·Vt·log(I1/Is+1)＝R·I1+n·Vt·log(I1/(12·Is)+1)…(8)
由I1/Is＞＞1，可推导出：
n·Vt·(log(I1/Is)-log(I1/(12·Is)))＝R·I1      …(9)
(n·Vt·log12)/R＝I1      …(10)
换句话说，I1与kT/q成正比，与R的温度特性成反比。电容630用以补偿基准电压电路600的负反馈的相位。
图8示出了图5中的开关电路930的一个结构例。
图9为说明图6、图7的工作情况的时序图。横轴为时间，纵轴为反馈控制信号3、输入切换信号540、数字相位比较器30的Fp及Fr、电荷泵输出526的电压值、电荷泵输出526的电流值。在PLL电路500工作之前，使反馈控制信号3为“L”，切断反馈环路。让输入切换控制信号540为“L”以后，数字相位比较器30的Fp被输入到基准时钟100中，Fr被固定在“L”上。到时钟的3个周期为止，电流型电荷泵电路520的输出电压上升，一直提供电流。通过监控该电流或者电压便可检测出相位比较器51及基准电压电路600是否在正常工作。
具体而言，所制造的基准电压电路600的电容630不是一个合适的电容，而是一个小电容，而使该基准电压电路600在它的反馈环路没有了相位余量的情况下而振荡时，En626、Ep651的电压总是有脉动。此时，电流型电荷泵电路520提供对应于电压振幅的电流。若这时监控电荷泵输出526的电压，就产生脉动。由脉动检测电路900检测该脉动，由增量计数器910计数，增加电容以便不产生脉动，这样基准电压电路600工作就稳定。在上例中，假设电容630不是一个合适的值，在基准电压电路600振荡的情况下，在上述任何一个结构的电路下电容为合适值时也能从振荡达到工作稳定。
(第3个实施例)
图10为本发明所涉及的半导体集成电路的一个例子。图10中的PLL电路800，基本上和图6一样，只有电流型电荷泵电路801不一样。图10中的电流型电荷泵电路801基本上与图6中的电流型电荷泵电路520一样，不一样的是P型MOS晶体管807、802的连接点804上接着P型MOS晶体管806、805的漏极，P型MOS晶体管806、805的栅长分别为P型MOS晶体管807的2倍、4倍，各个栅极分别由2位寄存电路输出总线840的每一个比特信号808、809控制，接在当这些信号为“H”时接到Ep651上；而当这些信号为“L”时又接在电源上的开关电路820上。再就是，N型MOS晶体管803、812的连接点810上接着N型MOS晶体管813、814的漏极，N型MOS晶体管813、814的栅长分别为N型MOS晶体管812的2倍、4倍，各个栅极分别由2位寄存电路输出总线850的位信号815、816控制，接在当这些信号为“H”时接到En626上；而当这些信号为“L”时接地的开关电路830上。寄存电路输出总线840、850的各个比特从电荷泵输出811由电压微分电路860、运算放大器861、863及增量计数器862、864产生。Vref1为上限电压，Vref2为下限电压。只不过是，还可由设在该半导体集成电路外部的检查(tester)从电荷泵输出811产生寄存电路输出总线840、850的各个比特。
图11及图12分别示出了图10中的开关电路820的一个结构及图10中的开关电路830的一个结构。
图13为说明图10的工作情况的时序图。横轴表示时间，纵轴表示反馈控制信号3、输入切换控制信号540、数字相位比较器30的Fp和Fr、电荷泵输出811的电压值、电荷泵输出811的电流值。图13中，考虑的是电流型电荷泵电路的电流源即P型MOS晶体管807的特性恶化的情况。在PLL电路工作之前，让反馈控制信号3为“L”来切断反馈环路。让输入切换控制信号540为“L”以后，数字相位比较器30的Fp就被输入了基准时钟100，Fr被固定在“L”上。到时钟的3个周期为止，电流型电荷泵电路801的电压811上升，一直提供电流。只不过是，在第一个周期，电流型电荷泵电路801的电流值比合适的电流值小。这时，通过让寄存器输出840偏移，使00成为01，那么，在第二个周期，该电流型电荷泵电路801的电流值就成为合适的值。在第四个周期，使输入切换控制信号540为“H”以后，数字相位比较器30的Fr便被输入了基准时钟100，Fp被固定在“L”上。电流型电荷泵电路801的电压811减少，一直将电流放掉。因为在第四个周期已经达到了合适的电流值，所以寄存器输出850维持着原来的00。这样监控该电荷泵电流并通过增量计数器862、864来调节电荷泵电路的电流源，便能得到合适的电流值，也就可能减少由于制造工艺偏差等而引起的微妙的电流偏差。需提一下，在本例中，仅说明了P型MOS晶体管的情况，在N型MOS晶体管恶化的情况下，也就是说，放电的情况下所采用的手法是一样的。
(第4个实施例)
图14为本发明所涉及的半导体集成电路的一个例子。400为本发明所涉及的半导体集成电路。480为时钟分配电路，它接在对在旁路控制信号473的控制下输入到PLL电路50的基准时钟100和由PLL电路50倍增的时钟切换的开关电路420上。时钟分配电路480通过时钟线430、431、432将时钟分配给功能块A、B及C。每一条时钟线431、432的驱动器485a、485b，分别具有通过控制寄存电路490的输出总线441、442、443、444使驱动器的强度增、减的功能。每一条时钟线430、431、432接在检测上升沿的相位比较器410上，一个相位比较器460检测时钟线430、431的相位差，将上升(up)信号461及下降(down)信号462提供给一个控制寄存电路440；另一个相位比较器470检测时钟线431、432的相位差，将上升(up)信号471及下降(down)信号472提供给另一个控制寄存电路450。463为从一个控制寄存电路440加给另一个控制寄存电路450的比较完了信号。
图15为相位比较器410的一个例子。由输入端口Fp、Fr、反相器411、412、2输入“与非”电路413、414、415、416、输出端口Up、Dn构成。从Fp输入基准时钟，再输入到反相器411及“与非”电路413中，“与非”电路413中还输入了反相器411的输出。比较对象时钟从Fr输入，被输入到反相器412和“与非”电路414中，“与非”电路414中还输入了反相器412的输出。2输入“与非”电路415、416为R-S锁存电路，它检测每一个“与非”电路413、414的输出的下降沿。当Fr的上升沿落后于Fp的上升沿的时候，相位差的延迟所对应的Up输出成为“H”；而当Fr的上升沿在Fp的上升沿之前的时候，相位差的延迟所对应的Dn输出成为“L”。
图16为开关电路420的一个例子。该开关电路420包括：控制信号端口e、2输入端口i1、i2、输出端口o、反相器424、P型MOS晶体管425、428及N沟道MOS晶体管426、427。当e输入端口为“H”时，i2输出给o；而当它为“L”时，i1输出给o。
图17为控制寄存电路490的一例。控制寄存电路490，包括：比较完了检测电路300、增量计数器493、494、输入端口R、CK、Up、Dn、输出端口Eo、Uo、Do。输入端口R的复位信号492接在比较完了检测电路300和增量计数器493、494的输入端口R上；输入端口CK被输入到比较完了检测电路300中，输入端口Up通过动态电路499输入到增量计数器493的in及比较完了检测电路300的输入端口Din。输入端口Din通过反相器487及动态电路488接在增量计数器494的in及比较完了检测电路300的输入端口Din2。动态电路488中，485为N型MOS晶体管，486为P型MOS晶体管。输出端口Eo接在比较完了检测电路300的out1上，输出端口Uo接在增量计数器493的输出端口O1、O2上，输出端口Do接在增量计数器494的输出端口O1、O2上。增量计数器493、494，是将由HA和带复位的触发器构成的1位增量计数器496串接构成的。1位增量计数器496中，有：输入端口in、CK、R，输出端口O2、O1。CK中输入了时钟491，R中输入了复位信号492。输出端口O1为触发器的输出，O2为进位信号。
比较完了检测电路300与第1个实施例所示的脉动消除完了电路220非常相似，图18示出了一例。图18中的比较完了检测电路300，包括：带复位的触发器303、304、305、306、“异”电路312、313、4输入“与”电路311、“与”电路314、318、“非”电路315、反相器317等。当Up信号及Dn信号(控制寄存电路490的输入信号)在基准时钟的两个周期以内状态有了变化，或者在三个周期以内Up信号及Dn信号相互有了不同的变化时，比较完了检测电路300就从out1将比较完了信号(Eo)输出，让在控制寄存电路490内部使用的时钟(clocka，clockb)489、491停止，保持好增量计数器493、494的内容。
图19为说明图14、图15及图17的时序图。横轴为时间，纵轴为以下各信号的电压值，旁路控制信号473、基准时钟100、供向功能块A的时钟供给信号线430、供向功能块B的时钟供给信号线431、供向功能块C的时钟供给信号线432、相位比较器460的输出端口Up、Dn、相位比较器470的输出端口Up、Dn、控制寄存电路440的输出总线、控制寄存电路450的输出总线。在该例中，供向功能块B的时钟供给信号线431的上升沿比供向功能块A的时钟供给信号线430的上升沿晚，而且，供向功能块C的时钟供给信号线432的上升沿比供向功能块B的时钟供给信号线431的晚。一开始，PLL电路开始稳定工作的时候，PLLON信号56从“L”变为“H”，每一个控制寄存电路440，450的复位信号被解除。旁路控制信号473为“L”，PLL电路50在内部进行反馈环路控制，为稳定工作开始做准备。
基准时钟100被供到时钟分配电路480，由相位比较器460检测时钟信号线430、431的时钟的相位差。在第一个周期，因为431的时钟的上升沿比430的晚，所以相位比较器460的Up输出成为“H”。这样以来，控制寄存电路440的增量计数器493的第一位Uo[0]就成为“H”，强化了时钟线431的驱动器485a。在第二个周期，时钟线430、431的相位差没有了，相位比较器460的Up输出仍然是“L”，Dn输出仍然是“H”。在第三个周期，同样，没有时钟线430、431的相位差，而可进行相位差没有了的时钟分配。控制寄存电路440输出比较完了信号463，控制寄存电路450的复位被解除。其次，在相位比较器470开始比较时钟线432、431的相位差。在第四个周期，相位比较器470的Up输出成为“H”。这样以来，控制寄存电路450的增量计数器493的第一位Uo[0]就成为“H”，强化了时钟线432的驱动器485b。在第五个周期，相位比较器470的Dn输出成为“L”，控制寄存电路450的增量计数器494的第一位Do[0]成为“H”(未图示)，削弱了时钟线432的驱动器485b的能力。在第六个周期，相位比较器470的Up输出再次成为“H”。因为时钟线432、431的相位差再也不能缩小到比这个值更小的地步了，故控制寄存电路450输出比较完了信号463。在第七个周期，旁路控制信号473成为“H”，PLL电路50的输出信号被从时钟分配电路480供到各个功能块。
这样以来，在PLL电路50稳定工作之前事先调整时钟分配电路480的时钟驱动器485a、485b的强度以后，就能使对每一个功能块的时钟失真减少，而可高精度地调整半导体集成电路400的时钟相位。
(第5个实施例)
图20为本发明所涉及的半导体集成电路的一例。它包括：在基准时钟100下工作的PLL电路50、接在PLL电路50的输出上的时钟供给电路60、在旁路控制信号703的控制下对基准时钟100及时钟供给电路60的输出进行切换的开关电路420、与开关电路420的输出同步的SRAM(Static Random Access Memory)电路700。SRAM电路700中，输入端口为地址741，输出端口为SRAM数据输出763和旁路控制信号703。SRAM电路700中包括：根据地址741驱动地址信号线742的地址驱动电路740、由存储单元阵列730和行解码器阵列720构成的存储器访问电路710、对存储单元阵列730中的每一个存储单元的位线对711充电的充电阵列、放大位线对711的电压的传感放大器阵列760、对传感放大器阵列760的输出761和基准电压进行比较的比较器770、与基准时钟100同步地将比较器770的输出771的状态存储起来的增量/减量寄存器750、由增量/减量寄存器750的输出状态来控制传感放大器阵列760的激活信号781的延迟时间的传感放大器激活信号产生电路780。开关电路420的输出通过缓冲器701及缓冲器输出信号线702加到存储器访问电路710上，同时通过传感放大器激活信号产生电路780加到传感放大器阵列760上。782、783、784、785分别为传感放大器激活信号产生电路780中的延迟电路(反相器)。传感放大器阵列760的输出762经由输出电路阵列成为SRAM数据输出763。
图21为存储器访问电路710的一例。存储器访问电路710包括：由N列假存储单元731组成的假存储单元阵列、当旁路控制信号703不被激活的时候，与时钟同步一直把假字线723激活的行解码器721(图22)、由N列M行存储单元732组成的存储单元矩阵730、当旁路控制信号703被激活的时候，与时钟同步根据地址741的状态将每一条字线724激活的M个行解码器722(图23)。在图22及图23中，725为“与”电路，726为解码电路，727为反相器。
假存储单元731为图24所示那样的电路，它的作用是字线(WD)723一激活，就将存储单元内的比特信息“0”传给位线对(BL，BLB)712。
通常的存储单元732为图25所示那样的电路，它的作用是字线(WD)724一激活，就将存储单元内的比特信息传达给位线对(BL，BLB)712。
图26为构成传感放大器阵列760的一个比特的传感放大电路764。图26的传感放大电路764中，有：N型MOS晶体管746、747、779及P型MOS晶体管765、766、777、778及传感放大电路输出线749。
图27为比较器770的一例。由“异”电路772、773、774对传感放大器阵列760中的接在假存储单元阵列的第一列、第N/2列、第N列的传感放大电路764的输出o和接地信号(期待值)进行比较，再将“异”电路772、773、774的输出输入到3输入“与”电路775中，从与时钟758同步工作的锁存器219得到比较器输出信号771。
图28为增量/减量寄存器750的一例。增量/减量寄存器750包括：反相器741、相位比较完了电路220、2位增量/减量寄存电路743、输入端口R、CK、Up、输出端口Eo、Uo。输入端口R的复位信号759与相位比较完了电路200及增量/减量寄存电路743的输入端口R相接，输入端口CK被输入到相位比较完了电路200，接收比较器输出信号771的输入端口Up，被输入到增量/减量寄存电路743的in及相位比较完了电路200的Din。相位比较完了电路的输出时钟(clockb)758接在增量/减量寄存电路743的时钟输入端口上。1位逻辑电路753包括：“与”电路756、754及反相器742。752表示1位增量/减量寄存电路，由1位逻辑电路753和带复位的触发器757构成。752表示1位增量/减量寄存电路，由1位逻辑电路753和带复位的触发器757构成。743表示2位增量/减量寄存电路，752串接，输出总线Uo751在这里由将低位比特反转后而得到的结果和高位比特构成。
图29为说明图20的时序图。横轴表示时间，纵轴表示以下各个信号的电压值，这些信号分别为：旁路控制信号703、基准时钟100、假字线723、位线对711、比较器输出771、传感放大电路激活信号781、增量/减量寄存器750的输出总线751。若让PLL电路50开始工作的信号即PLLON信号56成为“H”，则增量/减量寄存器750内的触发器757的复位就被解除。因为一开始旁路控制信号703为“L”，所以基准时钟100直接接在SRAM电路700上。假字线723开始工作，假存储单元731的内部比特信息“0”被传到假存储单元731的位线对712，位线对711的电压就产生差，传感放大电路激活信号781被激活。在比较器770内进行比较，在该例中，因在第一个周期比较结果不一样，所以增量了的增量/减量寄存器750的输出总线751输出01。这样以来，就增量了传感放大电路激活信号781的驱动器的延迟，在第二个周期可能正常工作。
在第三个周期也正常工作，相位比较完了电路200的旁路控制信号703成为“H”，增量/减量寄存器750的内部内容得以保持，来自时钟供给电路60的时钟被供到SRAM电路700中。
如上所述，可在PLL电路50稳定工作之前，除去传感放大电路激活信号781与字线间的竞争错误(racing error)，SRAM电路700及半导体集成电路的精度就高。
(第6个实施例)
图30为本发明所涉及的半导体集成电路的一例。图30中的数据保持电路70，包括：由2段动态电路92、93串接构成的电路81、及在旁路控制信号90的控制下对基准时钟100和时钟供给电路60的输出进行切换的开关电路420。第一段动态电路92，由N型MOS晶体管71、72、73、74及P型MOS晶体管75构成，时钟85从开关电路420供来。在旁路控制信号90不被激活的时候，在第一段动态电路92中，N型MOS晶体管74与时钟85同步接通/截止，N型MOS晶体管71、72、73总是截止；而在旁路控制信号90被激活的时候，N型MOS晶体管71、72、73的栅极分别接到通常的数据线87、88、89上。接在第一段动态电路92的输出节点94上的第二段动态电路93由N型MOS晶体管77、78、P型MOS晶体管76及反相器79构成，时钟91从延迟调整电路84供来。第二段动态电路93的输出82在比较器80中与期待值进行比较，与时钟758同步工作的锁存器219中所保持的比较器输出83被供到控制寄存器(增量/减量寄存器)750。这样以来，就能利用该控制寄存器750中的输出总线86来增大用以驱动加给第二段动态电路93的时钟91的延迟调整电路84中的驱动器的强度。
图31为说明图30的时序图。横轴表示时间，纵轴表示各个信号的电压值，这些信号分别是：旁路控制信号90、基准时钟100、第一段动态电路的时钟信号85、第二段动态电路的时钟信号91、动态电路输出信号82、比较器的输出信号83、增量/减量寄存器750的输出86。若PLLON信号56成为“H”，增量/减量寄存器750的复位被解除。因为旁路控制信号90为“L”，所以第一段动态电路的时钟信号85直接接在基准时钟100上。还因为旁路控制信号90为“L”，所以N沟道MOS晶体管74接通/截止，N型MOS晶体管71、72、73截止。在第一个周期的时钟下，动态电路输出82输出“H”。本来应该为“L”。比较电路80输出“H”，寄存器输出86从01变为10。这样一来，第二段动态电路的时钟91的延迟就增大。在第二个周期，动态电路输出82成为“L”，正常工作成为可能。在第三个周期，不击中(miss)；在第四个周期，击中(hit)。增量/减量寄存器750使旁路控制信号90为“H”，保持寄存器内部信息，动态电路81直接接在时钟供给电路60上的输出上。
如上所述，调整时钟91的延迟，以便第二段动态电路93在第一段动态电路92的输出节点94的电位确定后被激活。这样以来，到PLL电路稳定为止，串接的动态电路81的2相时钟的竞争错误能被解除，从而可实现高精度的半导体集成电路。
需提一下，在上述第1个实施例到第6个实施例中，在采用其他种类的时钟产生电路来代替PLL电路50的情况下，在该时钟产生电路提供系统时钟之前，用基准时钟100来调整各个实施例中的对应部分。
(第7个实施例)
图32为本发明所涉及的半导体集成电路的一例。1000为半导体集成电路。1010为一若块复位信号被解除，便与时钟同步的高速缓冲电路，由标识部1020和数据部1040构成。标识部1020由SRAM电路1025和比较电路1030构成，利用低位地址从标识内的存储高位地址的SRAM电路1025读出高位地址，在比较电路1030对它和从外部块来的高位地址进行比较。数据部1040的作用为，利用低位地址访问内部存储器，接收标识部1020的击中信号1031，当击中信号1031表示击中的时候，就输出数据，写入数据等。数据部1040还包括传感放大电路、输出电路。还有一个由寄存器信号1052控制的电路1041。控制内容是，让传感放大电路的激活信号1043和输出激活信号1044接收击中信号1031工作，或者是让它们一直与时钟同步操作。半导体集成电路1000，还包括：若块复位信号被解除，就与时钟61同步的功能块C，及利用时钟61将来自内部的高速缓冲数据部1040的输出数据取进来，将它和期待值进行比较的比较电路1060。比较电路1060还具有保持时钟一周期的内部内容的功能。控制寄存器1050与时钟62同步，由相位微调期间传达信号1071解除内部寄存器的复位，内部寄存器成为增量计数器，当比较电路1060的输出信号1061为“L”时，该内部寄存器与时钟同步工作；而当输出信号1061为“H”时，它停止，并输出停止信号(Eo)1051。
半导体集成电路1000中有相位微调整期间传达电路1070，该相位微调整期间传达电路1070的功能为：传达在从PLL电路50引入的期间到进入相位微调整期间的那一时刻，已进入相位微调整期间的状态。图33为相位微调整期间传达电路1070的一例，它由与基准时钟同步的4分频器1072、4位增量计数器与“或”电路1073及触发器1074构成。若增量计数器1073的高位2位中有一位为“H”，将“H”输出给1071，传达已进入相位微调整期间这一事实的电路。需提一下，构成增量计数器1073的每一个位的增量计数器259的内部结构都和图3所示的内部结构一样。
相位微调整期间传达信号1071解除数据部1040内的控制寄存器1050的复位。高速缓冲电路1010，仅在块复位信号为“L”、相位微调整期间传达信号1071为“H”时，访问假存储单元。比较电路1030在每一个周期击中。在数据部1040在每一个周期访问假存储单元及读出假存储单元。假存储单元为具有上述图24所示的功能的电路。
图34示出了图32中的开关电路1042的结构例。
图35为说明图32的时序图。横轴表示时间，纵轴表示每一个信号线的电压，这些信号线分别为：块复位信号、相位微调整期间传达信号1071、PLL反馈信号Fr、标识击中信号1031、高速缓冲数据部假字线723、传感放大电路激活信号1043、输出激活信号1044、比较电路输出信号1061。从PLL电路50开始工作到它振荡稳定为止，块复位信号为“L”，即使访问每一个功能块的数据也是无效的。若PLL电路50进入相位微调整期间，相位微调整期间传达信号1071就成为“H”，被供向高速缓冲电路1010。
比较电路1060一直与时钟61同步，输出标识部1020访问存储器所延迟的那一时钟。
数据部1040的假字线723仅在相位微调整期间一直工作。对第一个周期的寄存器输出1052而言，传感放大电路激活信号1043在标识击中信号1031的作用下工作，输出激活信号1044仅与时钟62同步工作。在该例中，比较电路1060不击中，它检测靠由标识击中信号1031产生的传感放大电路激活信号1043输出正常的数据是不可能的。在第二个周期，控制寄存器1050的输出从01变化到10。
传感放大电路激活信号1043与时钟61同步，输出激活信号1044接收标识击中信号1031而工作。但是，在第三个周期，比较电路1060击中，这次检测出靠由标识击中信号1031产生的输出激活信号1044输出正常的数据是可能的。控制寄存器1050保持这一内容。
如上所述，在正常工作的情况下标识部1020显示高速缓冲不击中的时候，是在确定了PLL电路50的振荡时钟频率的时候根据该频率决定让数据部1040内的传感放大电路停止工作还是让输出电路停止工作。具体而言，在时钟频率较低的情况下，让传感放大电路停止工作；在时钟频率较高的情况下，允许传感放大电路工作，而让输出电路停止工作。这样以来，就能够根据时钟的频率、装置条件、温度等，为低功耗化而在一个时钟的中途让无效数据停止的时候，在最佳的逻辑部停止。换句话说，能够实现有效地低功耗化的半导体集成电路。
需提一下，在上述各个实施例中，基准时钟100可从该半导体集成电路的内部振荡电路供来，还可从该半导体集成电路的外部供来。
发明的效果
综上所述，根据本发明，在包括从基准时钟信号产生系统时钟信号的时钟产生电路的半导体集成电路中，因为在由时钟产生电路供给系统时钟信号之前，是使用基准时钟信号调整该半导体集成电路内的特定电路部分的，故既可有效地利用该时钟产生电路的准备期间，又能提高半导体集成电路的性能。

Claims (12)

1、一种半导体集成电路，包括从基准时钟信号产生系统时钟信号的时钟产生电路，
还包括在由所述时钟产生电路供给系统时钟信号之前，使用所述基准时钟信号调整所述半导体集成电路内的特定电路部分的调整部件，
其中，所述时钟产生电路为PLL(Phase Locked Loop)电路；所述调整部件，具有在所述PLL电路稳定振荡之前，利用所述基准时钟信号调整所述特定电路部分的功能，
其特征在于：
所述特定电路部分为所述PLL电路内的相位比较器；
所述调整部件具有这样的功能，即在将所述PLL电路的反馈环路切断的状态下，将所述基准时钟信号供向所述相位比较器的参考时钟输入部及反馈时钟输入部这两个部，调整所述相位比较器内的复位信号的延迟，以便减小所述相位比较器的相位差检测死区。
2、根据权利要求第1项所述的半导体集成电路，其特征在于：
所述调整部件具有用以传达所述复位信号的传输门，该传输门的栅极电压是根据复位控制电压而被调整的。
3、一种半导体集成电路，包括从基准时钟信号产生系统时钟信号的时钟产生电路，
还包括在由所述时钟产生电路供给系统时钟信号之前，使用所述基准时钟信号调整所述半导体集成电路内的特定电路部分的调整部件，
其中，所述时钟产生电路为PLL(Phase Locked Loop)电路；所述调整部件，具有在所述PLL电路稳定振荡之前，利用所述基准时钟信号调整所述特定电路部分的功能，
其特征在于：
所述特定电路部分为将基准电压供到所述PLL电路内的电流型电荷泵电路中的带隙基准电路；
所述调整部件具有这样的功能，即在将所述PLL电路的反馈环路切断的状态下，将所述基准时钟信号供向所述PLL电路内的相位比较器的参考时钟输入部及反馈时钟输入部中之一，调整该带隙基准电路的相位补偿量，以使所述带隙基准电路不发生振荡。
4、一种半导体集成电路，包括从基准时钟信号产生系统时钟信号的时钟产生电路，
还包括在由所述时钟产生电路供给系统时钟信号之前，使用所述基准时钟信号调整所述半导体集成电路内的特定电路部分的调整部件，
其中，所述时钟产生电路为PLL(Phase Locked Loop)电路；所述调整部件，具有在所述PLL电路稳定振荡之前，利用所述基准时钟信号调整所述特定电路部分的功能，
其特征在于：
所述特定电路部分为所述PLL电路内的电流型电荷泵电路；
所述调整部件具有这样的功能，即在将所述PLL电路的反馈环路切断的状态下，将所述基准时钟信号供向所述PLL电路内的相位比较器的参考时钟输入部及反馈时钟输入部中之一，调整所述电流型电荷泵电路的电流驱动能力。
5、一种半导体集成电路，包括从基准时钟信号产生系统时钟信号的时钟产生电路，
还包括在由所述时钟产生电路供给系统时钟信号之前，使用所述基准时钟信号调整所述半导体集成电路内的特定电路部分的调整部件，
其特征在于：
所述特定电路部分为用以将所述系统时钟信号分配给多个功能块的时钟分配电路；
所述调整部件，具有调整该时钟分配电路内的多个时钟驱动器间的失真(skew)以减少所述时钟分配电路的输出时钟失真的功能。
6、一种半导体集成电路，包括从基准时钟信号产生系统时钟信号的时钟产生电路，
还包括在由所述时钟产生电路供给系统时钟信号之前，使用所述基准时钟信号调整所述半导体集成电路内的特定电路部分的调整部件，
其特征在于：
所述特定电路部分为与所述系统时钟信号同步工作的数据保持电路；
所述调整部件具有在所述数据保持电路的内部工作中调整竞争的功能。
7、根据权利要求第6项所述的半导体集成电路，其特征在于：
所述数据保持电路，为包括字线和传感放大器的存储电路；
所述调整部件，具有调整所述传感放大器激活所述字线的激活时刻，以便在所述存储电路中不产生读出错误的功能。
8、根据权利要求第6项所述的半导体集成电路，其特征在于：
所述数据保持电路，包括：串接着的第一及第二动态电路、及让所述第一动态电路的输入时钟信号延迟并将它供向所述第二动态电路的延迟电路；
所述调整部件具有这样的功能，即让所述基准时钟信号通过所述第一动态电路及所述延迟电路，调整所述延迟电路的延迟量，以便将所述第二动态电路激活对所述第一动态电路的输出变化的激活时刻最佳化。
9、一种半导体集成电路，包括从基准时钟信号产生系统时钟信号的时钟产生电路，
还包括在由所述时钟产生电路供给系统时钟信号之前，使用所述基准时钟信号调整所述半导体集成电路内的特定电路部分的调整部件，
其中，所述时钟产生电路为PLL(Phase Locked Loop)电路；所述调整部件，具有在所述PLL电路稳定振荡之前，利用所述基准时钟信号调整所述特定电路部分的功能，
其特征在于：
所述特定电路部分为与所述PLL电路的振荡时钟信号同步工作的功能电路；
所述调整部件具有这样的功能，即当根据所述基准时钟信号和所述PLL电路的反馈时钟信号检测到已进入所述PLL电路的频率引入完了后的相位微调整期间的时候，便根据所述PLL电路的振荡时钟信号的频率进行调整而让所述功能电路内的一个部分停止工作，以便降低所述功能电路的功耗。
10、根据权利要求第9项所述的半导体集成电路，其特征在于：
所述功能电路为具有标识部及数据部的高速缓冲电路；
所述调整部件，具有当所述标识部显示高速缓冲未击中的时候，进行调整而让所述数据部内的传感放大器或者输出电路中之一停止工作的功能。
11、根据权利要求第1、3、4和9项中任一项所述的半导体集成电路，其特征在于：
所述调整部件，在所述PLL电路的频率引入操作期间工作。
12、根据权利要求第1、3、4和9项中任一项所述的半导体集成电路，其特征在于：
所述调整部件，在所述PLL电路的频率引入完了后的相位微调整期间工作。
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1839547B (zh) * 2003-08-22 2010-05-12 罗姆股份有限公司 半导体集成电路器件及采用其的电源电压监视系统
US8639329B2 (en) * 2005-08-30 2014-01-28 Georgia Tech Research Corporation Circuits and methods for artifact elimination
CN100498649C (zh) * 2007-03-28 2009-06-10 威盛电子股份有限公司 复位系统及复位方法
KR100863533B1 (ko) * 2007-03-29 2008-10-15 주식회사 하이닉스반도체 반도체 장치 및 그 구동방법
JP2012010308A (ja) * 2010-05-24 2012-01-12 Panasonic Corp リファレンスリークの発生や位相ノイズを低減できるｐｌｌ回路
US9117507B2 (en) * 2010-08-09 2015-08-25 Freescale Semiconductor, Inc. Multistage voltage regulator circuit
US8188766B1 (en) * 2011-02-10 2012-05-29 Avago Technologies Enterprise IP (Singapore) Pte. Ltd. Self-contained systems including scalable and programmable divider architectures and methods for generating a frequency adjustable clock signal
JP5539916B2 (ja) * 2011-03-04 2014-07-02 ルネサスエレクトロニクス株式会社 半導体装置
JP2012209811A (ja) * 2011-03-30 2012-10-25 Renesas Electronics Corp 半導体装置
CN102130684B (zh) * 2011-04-28 2015-06-24 上海华虹宏力半导体制造有限公司 压控振荡器的保护电路
KR20130072874A (ko) * 2011-12-22 2013-07-02 에스케이하이닉스 주식회사 신호 출력 회로 및 이를 포함하는 반도체 장치
WO2014051545A1 (en) * 2012-09-25 2014-04-03 Arijit Raychowdhury Digitally phase locked low dropout regulator
US9218883B2 (en) * 2013-03-15 2015-12-22 West Virginia University Continuous-time floating gate memory cell programming
CN105247788B (zh) 2013-06-28 2018-08-14 英特尔公司 带有动态分配旁路模式的时钟生成系统
US9263100B2 (en) * 2013-11-29 2016-02-16 Freescale Semiconductor, Inc. Bypass system and method that mimics clock to data memory read timing
CN105097016B (zh) * 2014-05-21 2018-04-17 中芯国际集成电路制造(上海)有限公司 一种sram输出锁存电路
US11644860B2 (en) * 2018-08-27 2023-05-09 Sigmasense, Llc. Configuring a programmable drive sense unit
WO2020166645A1 (ja) 2019-02-15 2020-08-20 株式会社ソシオネクスト デジタル位相同期回路、デジタル制御発振器、デジタル－時間変換器
KR20230056315A (ko) * 2021-10-20 2023-04-27 삼성전자주식회사 멀티 레벨 신호 수신을 위한 수신기 및 이를 포함하는 메모리 장치

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757238A (en) * 1996-08-19 1998-05-26 International Business Machines Corporation Fast locking variable frequency phase-locked loop
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3610954A (en) * 1970-11-12 1971-10-05 Motorola Inc Phase comparator using logic gates
US4378509A (en) * 1980-07-10 1983-03-29 Motorola, Inc. Linearized digital phase and frequency detector
US4922141A (en) * 1986-10-07 1990-05-01 Western Digital Corporation Phase-locked loop delay line
JPS63119318A (ja) 1986-11-07 1988-05-24 Hitachi Ltd 位相比較器
US4829258A (en) * 1987-09-03 1989-05-09 Intel Corporation Stabilized phase locked loop
JPH0199433A (ja) 1987-10-09 1989-04-18 Nec Corp バランス型正負電流源回路
JP2810269B2 (ja) * 1992-01-20 1998-10-15 三菱電機株式会社 連想メモリシステム
US5412349A (en) * 1992-03-31 1995-05-02 Intel Corporation PLL clock generator integrated with microprocessor
US5297092A (en) * 1992-06-03 1994-03-22 Mips Computer Systems, Inc. Sense amp for bit line sensing and data latching
JPH07262781A (ja) 1994-03-22 1995-10-13 Hitachi Ltd 半導体集積回路
JPH09130240A (ja) 1995-10-27 1997-05-16 Nec Corp Ｐｌｌ回路
US5684434A (en) * 1995-10-30 1997-11-04 Cypress Semiconductor Erasable and programmable single chip clock generator
US5905996A (en) * 1996-07-29 1999-05-18 Micron Technology, Inc. Combined cache tag and data memory architecture
JPH1199433A (ja) 1997-09-26 1999-04-13 Yaskawa Electric Corp 主軸駆動機構
JP2000163961A (ja) * 1998-11-26 2000-06-16 Mitsubishi Electric Corp 同期型半導体集積回路装置
JP3022870B1 (ja) 1999-01-28 2000-03-21 日本電気アイシーマイコンシステム株式会社 Ｐｌｌ回路
US6154096A (en) * 1999-02-01 2000-11-28 Prominent Communications, Inc Latched charge pump for phase locked loop
US6204705B1 (en) * 1999-05-28 2001-03-20 Kendin Communications, Inc. Delay locked loop for sub-micron single-poly digital CMOS processes
JP2001319500A (ja) * 2000-05-10 2001-11-16 Mitsubishi Electric Corp 半導体集積回路装置
JP3682032B2 (ja) 2002-05-13 2005-08-10 株式会社ダイマジック オーディオ装置並びにその再生用プログラム
TW531966B (en) * 2002-05-20 2003-05-11 Mediatek Inc Phase lock loop with low static state phase error and calibration circuit
JP2006170894A (ja) * 2004-12-17 2006-06-29 Nec Electronics Corp 半導体装置およびクロック生成装置

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5757238A (en) * 1996-08-19 1998-05-26 International Business Machines Corporation Fast locking variable frequency phase-locked loop
CN1338823A (zh) * 2000-08-10 2002-03-06 日本电气株式会社 锁相环电路

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Publication number Publication date
US7295080B2 (en) 2007-11-13
US7490195B2 (en) 2009-02-10
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