CN1790546A - 数字工作周期改正器 - Google Patents

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J·P·金
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Abstract

一种调整二信号的相对相位的方法，包含接收第一信号和第二信号，举例来说，其可由一差分时钟信号所获得。介于该第一信号和该第二信号间的工作周期错误乃藉由比较该第一信号之一相位成分和该第二信号之一相位成分而检测。此工作周期错误可接着由一量来延迟该第二信号而改正，所述量乃基于由该比较所获得的一结果。

Description

数字工作周期改正器
技术领域
本发明大体而言是关于电子电路，且尤其是关于一种数字工作周期改正器的系统和方法。
背景技术
半导体一般是用于大范围电子应用的集成电路上，举例来说，包括无线电、电视、行动电话以及个人计算机装置。随着集成电路数年来的发展，用以形成集成电路组件的结构，像是晶体管或是二极管在尺寸上一再地减小，使得以小尺寸制造更复杂的装置变得可行，且效能改善并降低成本。一个高度积体半导体装置的例子便是动态随机存取存储器(DRAM)装置，其中配置大量的晶体管以在非常紧密的尺寸上储存大量的数字信息，但成本相对较低。
其中一种DRAM形式是双数据率(DDR)同步动态随机存取存储器(SDRAM)，双数据率存储器使用一差分时钟信号，其存在两线，每一线载送另一线的互补信号，由该存储器输出的数据对两个时钟线的升起和下降边缘调准，因此差分时钟工作周期会直接影响输出数据窗。
图1所示为输出数据窗与差分时钟比较的时序图。如同图中所示，该差分时钟包含两个互补成分，标示为CLK和bCLK(有时称为时钟条)，输出数据标示为DATA_OUT。图表所示为三种时期，tCK为CLK和bCLK的周期时间；tDT为CLK上升边缘至bCLK上升边缘的时间；而tbDT为bCLK上升边缘至CLK上升边缘的时间。CLK的工作周期尤其能以tDT/tCK计算，而bCLK的工作周期能以tbDT/tCK计算。
包含CLK和bCLK的差分时钟工作周期对装置接收数据的设定/保留时间是很关键的，一般来说，尽管期待具有50％的工作周期，提供给DRAM的差分时钟可能会具有一些数据接口工作周期的失真，随着时钟频率越来越高(亦即tCK变得越小)，工作周期失真会越来越关键。结果，高阶的记体装置就需要包含芯片工作周期改正器(DCC)。
一些模拟DCCs已经为快速运作的芯片发展出来，例如微处理器及绘图存储器。然而模拟的DCC并不适用于一般的存储器芯片，因为其在省电模式时很难省却功率消耗。一般来说，模拟DCC使用两时钟线间的累积电荷的差距，不幸的是，很难保留累积电荷一段长时间而不更新，因此即便如果该存储器芯片处于省电模式下，时钟能需提供给DCC以便保留该累积电荷，这表示时钟缓冲器和DCC都不能在省电模式期间中断，结果就是即便在省电模式期间，芯片仍持续地消耗功率。
发明内容
藉由本发明较佳实施方式所提供的数字工作周期改正器，大体上可达到解决或避免这些和其它问题，并达到技术上的优势。本发明的较佳实施方式使用数字电路以比较和改正两时钟(例如由一差分时钟组件所获得)的工作周期，用以改正工作周期失真的数字信息储存于缓存器中，使得在省电模式期间并不需要时钟，最终该芯片的功率消耗便可减少。
根据本发明的一较佳实施方式，一种用以调整两信号的相对相的方法包含接收第一和第二信号，举例来说，其可由一差分时钟信号获得。介于该第一和第二信号间的工作周期错误可藉由比较第一信号的相成分与第二信号的相成分所检测，此工作周期错误接着能藉由一数量来延迟该第二信号所校正，该数量基于由该比较所得结果。
根据本发明的另一较佳实施方式，该第二信号为该第一信号互补信号，藉由一第一延迟量延迟该第一信号可产生该第一信号的一延迟版本，该第一延迟量决定使得该第一信号的该延迟版本边缘系对准该第二信号边缘，藉由该第一延迟量延迟该第二信号亦可产生该第二信号延迟版本，该第一和第二信号工作周期可藉由第二延迟量延迟该第二信号所调整，为了调整工作周期至50％，第二延迟量的改变应该等于第一延迟量改变的一半。
本发明实施方式可使用包含四个延迟组件的电路实施，第三延迟组件具有一输入与该第一延迟组件的输出耦合，第四延迟组件具有一输入与该第二延迟的输出耦合。一第一相检测器具有一第一输入与该第二延迟组件的输出耦合，以及一第二输入与该第三延迟组件的输出耦合。同样地，一第二相检测器具有一第一输入与该第一延迟组件的输出耦合，以及一第二输入与第四延迟组件的输出耦合。一有限状态机(finit estate machine)具有输入与该第一相和第二相检测器的输出耦合，以及输出与该延迟组件的控制输入耦合。
本发明较佳实施方式优点是可减少功率消耗，如同上文所述，当使用模拟工作周期改正器时，在省电模式期间很难节省功率消耗，其在省电模式可能产生3-4mA的电流，然而这个问题能使用在此提出数字工作周期改正器解决，该数字工作周期改正器能储存在省电模式期间的工作周期信息，且在省电模式期间不会消耗电流。
附图说明
为了更完整的了解本发明及其优点，下面将描述伴随图式的说明，其中：
图1所示为具有工作周期失真的互补时钟信号输出数据窗的时序图；
图2所示为本发明的一较佳实施方式的方块图；
图3a-3b所示为本发明的实施方式运作图；
图4a-4h所示为图3a-3b的运作步骤时序图；
图5a-5b所示为本发明的实施方式运作图；
图6a-6h所示为图5a-5b的运作步骤时序图；
图7-10所示为本发明不同的时序电路；以及
图11所示为利用本发明观点的存储器装置的简单方块图。
具体实施方式
较佳实施方式的制造和使用现在在下文中更详细的描述，然而必须知道的是，本发明提供许多可应用的发明概念，其可以特定方式广泛变化实施，特定的实施方式的讨论仅仅说明特定的方式来制造和使用本发明，且并未限制本发明保护范围。
本发明将参照特定实施方式以特定内容描述，其称为一双数据率(DDR)同步动态存取存储器(DRAM)的差分时钟。然而，本发明亦可应用在其它包含互补信号(时钟或其它信号)的系统，其需要一信号边缘与其它信号边缘有一预设量的空间，范例包含其它存储器装置及逻辑芯片，例如处理器和通讯芯片。
图2所示为较佳实施电路100的方块图，其能作为数字工作周期改正器，图标的实施方式包含三个区块，称为一工作周期改正器102、一工作周期检测器104以及一有限状态机(FSM)106。如同下文中更细节的描述，该工作周期检测器104检测该工作周期错误，且该工作周期改正器102改正该工作周期错误。在本实施方式中，当信号OUT1边缘(上升或下降)之一或两者，皆与该信号OUT2对应边缘具有一预设的相位关系时，该工作周期会被改正。举例来说，在较佳实施方式中，期望对应边缘互相呈现180°的相位。
在该较佳实施方式中，该输入信号IN1和IN2为时钟信号，较佳地是由一差分时钟信号所得，因此该输入信号IN1是该输入信号IN2的互补信号，反之亦然(亦即 IN 1 = I N 2 ‾ 且 IN 1 ‾ = I N 2 )，在一SDRAM方面，该信号IN-1可为一时钟信号CLK，且该信号IN2可为一时钟信号bCLK，必须假设这些信号会具有该电路100会改正的工作周期失真。
该输出信号OUT1及OUT2表示工作周期失真被移除的信号，这些信号典型地并非互相互补的信号，然而在较佳实施方式中，介于该信号OUT1上升(或下降)边缘及信号OUT2上升(或下降)边缘问的时间周期，与介于该信号OUT2上升(或下降)边缘及信号OUT1上升(或下降)边缘间的时间周期相同，这个关系可有效地复制一对具有50％工作周期的互补信号。
工作周期改正器102包含一第一延迟组件108及一第二延迟组件110，该第一延迟组件108藉由一固定量延迟该信号IN1输入以产生信号OUT1，这表示延迟组件较佳地为一固定或是非变动延迟。该第二延迟组件110可藉由一变化量延迟该输入信号IN2，其根据控制信号F2。该控制信号F2根据该工作周期比较结果调整该量，将在下文中更详细的描述。
该工作周期比较器104比较两信号OUT1及OUT2工作周期，在说明的实施方式中，此电路包含延迟组件112及114和相位检测器116及118，该延迟组件112延迟信号OUT1以产生信号DEL1，同时延迟组件114延迟信号OUT2以产生信号DEL2，该延迟组件112和114较佳地具有相同的延迟量，该延迟量可藉由信号F1根据相位检测结果而变化。
该相位检测器116比较该信号OUT2及DEL1振幅，以提供一输出信号K1，其指令两个信号中哪一个较大。在此实施方式中，该相位检测器116作为检测该信号OUT2相位及信号DEL1上升(或下降)，当该边缘被检测时，信号K1会随之改变状态。相位检测器118以类似的方式运作，在操作方面，此检测器118检测该信号OUT1信号及信号DEL2上升边缘以输出信号K2。因此信号K1指令信号OUT2相位如同由信号DEL-1所检测，且信号K2指令信号OUT1相位如同由信号DEL-2所检测。
有限状态机106产生控制信号F1及F2以调整不同延迟组件110、112和114的延迟量。信号K1高而信号K2低的组合表示信号OUT1工作周期比信号OUT2工作周期小。在此例子中，有限状态机106使得该信号F2增加延迟组件110的延迟量(D2)，如果信号K1低而信号K2高，则信号OUT1工作周期便会比信号OUT2工作周期大，在此例子中，有限状态机106使得信号F2减少延迟组件110延迟量(D2)，如果信号K1和K2都很低，则有限状态机106使得信号F1增加延迟组件112和114延迟量(D3和D4)，同时如果信号K1和K2都很高，则有限状态机106会使信号F1增加延迟组件112和114的延迟量(D3和D4)，表1显示F1和F2的函数定义。
表1
  K1   K2   F1   F2
  0   0   +   0
  0   1   0   -
  1   0   0   +
  1   1   -   0
较佳实施电路的运作可藉由参照一些范例做得到更进一步的了解。图3a-3b和4a-4b尤其图标第一种例子，其当信号IN1工作周期小于信号IN2工作周期时，图5a-5b及图6a-6b则说明第二种例子，其当信号IN1工作周期大于信号IN2工作周期时。这些范例都是当信号为时钟信号的状态，如同将会用于一DDR SDRAM中，图2所示信号及图3-8所示信号间的关系如表2所示。
表2
  方块图标示   时序图标示
  IN1   CLK_IN
  IN-2   bCLK_IN
  OUT1   CLK_OUT
  OUT2   bCLK_OUT
  DEL1   DCLK
  DEL2   bDCLK
图3a-3b说明当信号CLK_IN工作周期小于信号bCLK_IN工作周期时的运作。在第一步骤中，如图3a所示，该信号DCLK上升边缘对准信号bCLK_OUT上升边缘，当这些边缘对准后，介于信号bCLK_OUT上升边缘及信号DCLK上升边缘间的时间将成为T2，其等于改正时间Tcorr的两倍。在第二步骤中，如图3b所示，信号bCLK_OUT上升边缘调整为时期T2的中点，一旦此发生，所需介于信号CLK_OUT及bCLK_OUT间的关系便可达成。
第二步骤的运作可总结成如下：
1)增加bCLK_OUT的延迟与Tcorr＝T2/2一样多
2)接着bDCLK亦增加与Tcorr＝T2/2一样多
3)DCLK及bDCLK将根据图3a步骤增加与Tcorr一样多，接着DCLK上升边缘对准bCLK_OUT上升边缘
4)现在，工作周期已经改正
第一种例子的运作参照特定范例做更进一步的了解，此范例提供图4a-4h的时序图以及七个下述步骤。
步骤1)重复地确立F1_PLUS
步骤2)确立F2_PLUS(DCLK上升边缘对准bCLK_OUT上升边缘)
步骤3)确立F1_PLUS
步骤4)重复步骤2)和步骤3)
步骤5)确立F1_MINUS(bDCLK上升边缘对准CLK_OUT上升边缘)
步骤6)确立F1_MINUS
步骤7)重复步骤5)和步骤6)
现在参照图4a，信号K1属于低(“0”)，表示bCLK_OUT在DCLK上升边缘低，而信号K2属于低(“0”)，表示CLK_OUT在bDCLK上升边缘低，因此信号F1_PLUS便确立，其会使得组件112及114的延迟(D3和D4)增加。如图4b所示，信号F1_PLUS的确立使得信号DCLK和bDCLK会更进一步的延迟，图式为在图表中往右位移(对应图4a时序的边缘时序的虚线)，此程序会重复执行直到K1或K2升高为止(在此例中，K1会因为CLK_IN工作周期小于bCLK_IN工作周期而升高，图5所示为另一例子)。
图4c所示为当信号DCLK延迟(时间位移)使得DCK上升边缘对准bCLK_OUT上升边缘的时序(在增加延迟组件112和114延迟单元的精确度内)，在此点该信号F2_PLUS激活以使得信号bCLK_OUT被延迟(时间往右位移)。如图4c所示，延迟bCLK_OUT将使得信号K1再次降低，最终信号F1_PLUS被激活以延迟DCLK和bDCLK。如图4e和4f所示，这些步骤会重复执行，有效地往右移动信号bCLK_OUT、DCLK和bDCLK。
如图4g所示，当信号bDCLK的上升边缘达到信号CLK_OUT的上升边缘时，则重复步骤就会停止，在此点便达到目标，那就是CLK_OUT上升边缘和bCLK_OUT上升边缘间的时间周期，会是信号CLK_OUT和bCLK_OUT总时间周期的一半(如同CLK_OUT或bCLK_OUT的第一上升边缘，及CLK_OUT或bCLK_OUT接续的上升边缘间的时间周期所定义)。
在步骤6，如图4h所示，信号F1_PLUS确立使得DCLK和bDCLK会更进一步延迟。如同上述所标示步骤7，该信号F1_MINUS和F1_PLUS可交替地确立、有效地保持bCLK_OUT上升边缘在DCLK上升边缘一延迟增加内对准。
图5a和5b展示第二种例子，信号CLK_IN工作周期大于信号bCLK_IN工作周期。在第一步骤中，如图5a所示，信号bDCLK上升边缘对准信号CLK_OUT上升边缘，在此点介于bCLK_OUT上升边缘和DCLK上升边缘间的时间等于时间周期T2，其系两倍于改正时间Tcorr。
如图5b所示，信号bCLK_OUT上升边缘接着能调至时间周期T2中间，一旦此发生，所需介于该信号CLK_OUT和bCLK_OUT间的关系便会达成，第二步骤运作能总结如下。
1)增加bCLK_OUT延迟与Tcorr＝T2/2一样多
2)接着bDCLK亦增加与Tcorr＝T2/2一样多
3)DCLK及bDCLK将根据图5a步骤增加与Tcorr一样多，接着DCLK上升边缘对准bCLK_OUT上升边缘
4)现在，工作周期已经改正
图6a-6h说明该第二例参照特定范例运作，下列的七个步骤详述信号时序随时间改变。
步骤1)重复地确立F1_PLUS
步骤2)确立F2_MINUS(DCLK上升边缘对准CLK_OUT上升边缘)
步骤3)确立F1_PLUS
步骤4)重复步骤2)和步骤3)
步骤5)确立F1_MINUS(DCLK上升边缘对准bCLK_OUT上升边缘)
步骤6)确立F1_PLUS
步骤7)重复步骤5)和步骤6)
由于类似图4和图6，因此细节将不再重复。
在此描述数字工作周期检测器100将非常适合与延迟锁定回路(DLL)120一起运作。图7-10说明不同的实施方式，其中该数字DCC100与DLL 120一起执行，在任一这些实施方式中，可使用不同形式的DLL，图式中所示的结构只是为了说明目的。
图7所视为数字DCC 100置于DLL 120前的执行方式。如图所示，输入时钟信号CLK_IN及bCLK_IN提供给DCC 100，且输出时钟信号CLK_OUT和bCLK_OUT从DCC 100提供给DLL 120，该DCC 100如上述可作为一工作周期改正器。
DLL 120包含一第一延迟线122耦合以接收该时钟信号CLK_OUT，以及一第二延迟线124耦合以接收该时钟信号bCLK_OUT。该第一延迟线122输出提供给一反馈组件126，反馈组件126输出提供给一相位检测器128，其由反馈组件126比较该信号与信号CLK_OUT相位，该相位检测器128输出提供给有限状态机130，其控制延迟线122和延迟线124的延迟。
在较佳实施方式中，该延迟锁定回路120用以对准该信号DCLK和bDCLK，其以将信号CLK_IN及bCLK_in对准。在一DDR SDRAM中，数据用以与由CLK_IN和bCLK_IN所得的外部差分时钟同步输出。在实作上，该数据确实由该数据时钟DCLK及bCLK输出，因此如果该数据时钟对准该外部时钟，则该数据将同步地与该外部时钟输出，因为内部回路(例如缓冲区、导线等等)增加了CLK_IN(和bCLK_IN)及DCLK(和bDCLK_IN)间的延迟，该DLL 120有效地用于移除此延迟。
参照图7，该时钟信号CLK_OUT提供给可程序化延迟线122，延迟122的输出提供给反馈组件126，其较佳地包含一延迟组件以在芯片内仿真CLK_IN会遇到的延迟，相位检测器128比较该反馈时钟信号(由FB 126)至该时钟CLK_OUT间的相位差，且使得有限状态机130产生一控制信号，其可调整延迟线122和124的延迟，该数据时钟也将如所需同步化，该数据时钟DCLK和bDCLK接着能被提供芯片外(off-chip)驱动器(图7未示，该芯片外驱动器置于图11的区块164中)。
图8描述另一配置，其中该数字DCC 100置于该DLL 120的输出。在此实施方式中，该对准时钟的工作周期藉由该数字DCC 100改正，因此在此电路中，任一由该DLL 120所产生的工作周期失真便能被改正。
图9所示为一执行方式，其中该DLL 120位于工作周期改正器102和该工作周期检测器104间。在此例子中，该工作周期改正器102的输出DCLK_IN和bDCLK_IN提供给DLL 120，其产生信号DCLK和bDCLK，这些信号提供给工作周期检测器104，期能被用以调整DCLK_IN及bDCLK_IN的工作周期(以及接续DCLK和bDCLK的工作周期)。
图10所示为另一个执行方式，其中该DLL 120位于该工作周期改正器102及该工作周期检测器104间。此例子类似图9，除了在该工作周期检测器104中提供有一反馈组件132，在此案例中，延迟线112接收一输入，其已经由反馈延迟126所延迟，为了维持对称，该反馈组件132，其较佳地同于组件126，置于信号bDCLK和延迟组件114间。
图11提供一存储器装置的简易方块图，其使用本发明的一观点。较佳地，图11所示所有组件于一单一半导体基板上形成，一数组152包含一数量的存储器单元，其以行列排列。对DRAM来说，每一存储器单元包含一旁路晶体管，其串联于一储存电容器，该存储器单元耦合一数量沿着每一列字符线，及耦合一数量沿着每一行位线，如同先前技术所知，该位线以互补对排列。
为了存取该数组152内的特定单元，一地址信号ADDR传输至一行地址缓冲器154及列地址缓冲器156，在一典型的DRAM芯片中，该行地址和列地址分享外部针脚，使得该列地址在一第一时间接收，而该行地址在一第二时间接收。该ADDR信号可藉由一外部装置传输，举例来说，例如一存储器装置(图上未示)。
该行地址缓冲器154和列地址缓冲器156用以缓冲该地址信号，该行位置缓冲器154及该列地址缓冲器156的输出分别耦合至一行译码器158和列译码器160，该行和列译码器158和160分别用以译码接收自行地址缓冲器154和列地址缓冲器156的信号，以提供该信号输入至该数组152，使得该所选的行列可被选择。
在图11中，该译码器158和160示为单一区块，然而必须了解的是，该译码器可执行不同等级的前译码及译码，一些、所有或是没有这些等级可被计时。
于存储器150中寻址的数据将经由输入缓冲器162和数据输出缓冲器164，写入存储器152或是由存储器152中读出。一信号外部输入/输出终端I/O提供在芯片外的路径，再一次，该图式提供最大的简化。该数据缓冲器162和164及相关线提供以表示读取和写入路径，其可包含一大量的线和其它组件(例如第二感应放大器)，在该较佳实施方式中，多重位(例如4、8或16)同时输入或输出，最终，多重数据输入缓冲器162及输出缓冲器164将包含该芯片中。
该图展示工作周期改正器100的输出(有或没有延迟锁定回路120)提供给该输出缓冲器164，此连结提供以说明时钟的多种使用，再一次，该图式简化且如果其间有任何组件也未示于图上。该输出缓冲器配置以输出一位信息于该时钟信号CLK_OUT上升边缘，且另一位信息在时钟信号bCLK_OUT上升边缘(或DCLK和bDCLK，其如果使用图7-10时序电路的话)，该外部时钟CLK，其较佳地为一差分时钟，能于一时钟接收器接收，其可简化为一导电终端或是包含其它组件，例如于先前技术中所揭露的接收器的其一，或是与2004 P 52257的较佳实施方式(具有或不具有温度感应器)，其在本文中列为参考文献。
在图11所示亦有控制电路166，其控制信号的简化说明。一数量的控制信号，其通常标示为CONTROL，由存储器装置150的外部来源所接收(例如由一存储器控制器，图上未示)，该控制电路区块166耦合至该数组，其将提供不同的控制信号以控制该装置的运作。
尽管本发明已经参照说明用的实施方式描述，此描述并未被视为其限制。该说明用的实施方式及本发明的实施方式的不同修改和组合，对熟习此技艺的人士来说是显而易见的，因此附上权利要求项将包含任何修改或实施方式。

Claims (37)

1.一种调整二信号的相对相位的方法，其步骤包含：
接收一第一信号及一第二信号；
检测介于该第一信号和该第二信号间的一工作周期错误，其是藉由比较该第一信号之一相位成分与该第二信号的一相位成分，其中检测一工作周期错误包含：
藉由一第一量来延迟该第一信号，以产生一第一延迟信号；
藉由该第一量来延迟该第二信号，以产生一第二延迟信号；
比较该第一信号之一相位与该第二延迟信号之一相位；以及
比较该第二信号之一相位与该第一延迟信号之一相位；以及
藉由以该比较所获得之一结果为基础的一量来延迟该第二信号，以改正该工作周期错误。
2.如权利要求1所述的方法，其中接收一第一信号和一第二信号包含接收一差分信号，且由该差分信号获得该第一信号和该第二信号。
3.如权利要求1所述的方法，其中该第一信号为该第二信号之一互补信号。
4.如权利要求1所述的方法，更包含根据该比较步骤之一结果，调整该第一延迟量。
5.如权利要求4所述的方法，其中该第一延迟量乃受调整，直到该第一信号之一上升边缘对准该第二延迟信号之一上升边缘。
6.如权利要求1所述的方法，其中该第一延迟量乃藉由一第二量调整，使得该第一时钟信号的该上升边缘对准该第二延迟时钟信号之该上升边缘，且其中改正该工作周期错误乃包含藉由具有该第二量的一半的一量来延迟该第二时钟信号。
7.如权利要求1所述的方法，其中该第一信号包含一第一时钟信号，且其中该第二信号包含一第二时钟信号。
8.如权利要求7所述的方法，其中接收一第一信号和一第二信号包含接收一差分时钟信号，以及由该差分时钟信号获得该第一时钟信号和该第二时钟信号。
9.一种操作一半导体装置之方法，其步骤包含：
接收一第一信号；
接收一第二信号，其为第一信号之互补信号；
藉由一第一延迟量延迟该第一信号，以产生该第一信号之一延迟版本，该第一延迟量已经决定，使得该第一信号之该延迟版本之一边缘对准该第二信号之一边缘；
藉由该第一延迟量延迟该第二信号，以产生该第二信号之一延迟版本；以及
藉由一第二延迟量延迟该第二信号，在该第二信号已经由该第二延迟量延迟后，选择该第二延迟量以产生一介于该第一信号之一边缘及该第二信号之一边缘间的选择时序关系。
10.如权利要求9所述的方法，其中该第一延迟量由该第一信号之一相位及该第二信号之一相位所决定。
11.如权利要求10所述的方法，其中该第一延迟量由比较该第一信号之一相位与该第二信号之该延迟版本之一相位所决定。
12.如权利要求11所述的方法，其中该第一延迟量亦由比较该第二信号之一相位与该第一信号之该延迟版本之一相位所决定。
13.如权利要求10所述的方法，其中该第一延迟量由比较该第二信号之一相位及该第一信号之该延迟版本之一相位所决定。
14.如权利要求9所述的方法，其中该第一信号由一差分时钟信号之一成分所获得，而该第二信号由该差分时钟信号之一互补成分所获得。
15.如权利要求14所述的方法，其中该半导体装置包含一双数据率同步动态随机存取存储器，该方法更包含：
输出与该第一信号同步之一第一数据位；以及
输出与该第二信号同步之一第二数据位。
16.如权利要求15所述的方法，其中输出一第一数据位包含输出与该第一信号之一上升边缘同步之该第一数据位，且其中输出一第二数据位包含输出与该第二信号之一上升边缘同步之该第二数据位。
17.一种调整时钟信号之方法，其步骤系包含：
接收一差分时钟；
由该差分时钟信号产生一第一输入时钟信号及一第二输入时钟信号；
延迟该第一输入时钟信号以获得一第一输出时钟信号；
延迟该第二输入时钟信号以获得一第二输出时钟信号；
延迟该第一输出时钟信号以获得一第一延迟时钟信号；
延迟该第二输出时钟信号以获得一第二延迟时钟信号；
比较该第一输出时钟信号之一相位与该第二延迟时钟信号之一相位；
比较该第二输出时钟信号之一相位与该第一延迟时钟信号之一相位；以及
藉由一第一量修改该第二输入时钟信号之该延迟，且藉由一第二量修改该第一和第二输出时钟信号之延迟，该修改以该比较步骤之一结果为基础。
18.一种数字时钟调整装置，其包含：
一检测装置，用以检测介于一第一时钟信号及一第二时钟信号间之一工作周期错误，该检测装置包含一比较装置，用以比较该第一时钟信号之一相位成分及该第二时钟信号之一相位成分；以及
一改正装置，用以改正该工作周期错误，其经耦合以接收来自该检测装置之至少一控制信号，该改正装置根据该比较装置的一输出而藉由延迟该第二时钟信号而用于改正。
19.如权利要求18所述的装置，更包含一接收装置，用以接收一差分时钟信号，其中该第一时钟信号及该第二时钟信号由该差分时钟信号所获得。
20.如权利要求19所述的装置，其中该检测装置及改正装置形成于一单一硅基板上，该单一硅基板亦包含形成于其上之一动态随机存取存储器单元之一数组。
21.如权利要求20所述的装置，其中该单一硅基板更包含：
一输出装置，用以输出与该第一时钟信号同步之一第一数据位；
一输出装置，用以输出与该第二时钟信号同步之一第二数据位。
22.一种相位调整电路，其包含：
一第一延迟组件，其具有一输入和一输出；
一第二延迟组件，其具有一输入和一输出；
一第三延迟组件，其具有一输入和一输出，该第三延迟组件的输入耦合至该第一延迟组件的输出；
一第四延迟组件，其具有一输入和一输出，该第四延迟组件之输入耦合至该第二延迟组件的输出；
一第一相位检测器，其具有耦合至该第二延迟组件之输出的一第一输入，以及耦合至该第三延迟组件之输出的一第二输入；
一第二相位检测器，其具有耦合至该第一延迟组件之输出的一第一输入，以及耦合至该第四延迟组件之输出的一第二输入；以及
一有限状态机，其具有耦合至该第一相位检测器之一输出的一第一输入，以及耦合至该第二相位检测器之一输出的一第二输入，该有限状态机具有耦合至该第三延迟组件之一控制输入及该第四延迟组件之一控制输入的一第一输出，该有限状态机亦具有耦合至该第二延迟组件之一控制输入的一第二输出。
23.如权利要求22所述的电路，其中该第一延迟组件包含一固定延迟。
24.如权利要求22所述的电路，其中该第一延迟组件之输入乃经耦合以接收一第一信号，且其中该第二延迟组件之输入乃经耦合以接收一第二信号，其中该第一信号系为该第二信号之互补信号。
25.如权利要求24所述的电路，其中该第一信号为一时钟信号，且其中该第二信号为一时钟信号。
26.如权利要求22所述的电路，其中该第一延迟组件包含一固定延迟组件，且其中该第二、第三、第四延迟组件包含可变延迟组件，使得各个该可变延迟组件之一延迟可基于施加于该可变延迟组件控制输入之一信号而增加或减少。
27.如权利要求26所述的电路，其中该有限状态机根据下表而作用：   K1   K2   F1   F2   0   0   +   0   0   1   0   -   1   0   0   +   1   1   -   0
其中K1包含在该第一相位检测器之输出载送之一信号，K2包含在该第二相位检测器之输出载送之一信号，F1包含在该有限状态机之第一输出载送之一信号，其控制该第三和第四延迟组件之一延迟量，且其中F2包含在该有限状态机之第二输出载送之一信号，其控制该第二延迟组件之一延迟量。
28.如权利要求27所述的电路，其中：
当在该第二延迟组件之输出载送之一信号值小于在该第三延迟组件之输出载送之一信号值时，该K1系为「0」；
当在该第二延迟组件之输出载送之一信号值大于在该第三延迟组件之输出载送之一信号值时，该K1系为「1」；
当在该第一延迟组件之输出载送之一信号值小于在该第四延迟组件之输出载送之一信号值时，该K2系为「0」；
当在该第一延迟组件之输出载送之一信号值大于在该第四延迟组件之输出载送之一信号值时，该K2系为「1」；
「+」表示增加一延迟之一指令；以及
「-」表示减少一延迟之一指令。
29.一种双数据率同步动态随机存取存储器装置，其包含：
一存储器单元数组，其以行和列配置，每个该存储器单元包含串联耦合至一储存电容器的一旁路晶体管；
一行译码器，耦合至该数组；
一列译码器，耦合至该数组；
一时钟接收器，耦合以接收一外部差分时钟信号，该外部差分时钟包含在一第一导体上载送之一第一成分，及在一第二导体上载送之一第二成分；
一第一延迟组件，其具有耦合至该第一导体的一输入；
一第二延迟组件，其具有耦合至该第二导体的一输入；
一第三延迟组件，其具有一输入和一输出，该第三延迟组件之输入耦合至该第一延迟组件之一输出；
一第四延迟组件，其具有一输入和一输出，该第四延迟组件之输入系耦合至该第二延迟组件之一输出；
一第一相位检测器，其具有耦合至该第一延迟组件之输出的一第一输入，以及耦合至该第三延迟组件之输出的一第二输入；
一第二相位检测器，其具有耦合至该第一延迟组件之输出的一第一输入，以及耦合至该第四延迟组件之输出的一第二输入；
一有限状态机，其具有耦合至该第一相位检测器之一输出的一第一输入，以及耦合至该第二相位检测器之一输出的一第二输入，该有限状态机具有耦合至该第三延迟组件之一控制输入和该第四延迟组件之一控制输入的一第一输出，该有限状态机亦具有耦合至该第二延迟组件之一控制输入的一第二输入；以及
一输出缓冲器，其具有耦合至该第一延迟组件之输出的一第一输入，以及耦合至该第二延迟组件之输出的一第二输入。
30.如权利要求29所述的装置，其中该第一延迟组件包含一固定延迟组件，且其中该第二、第三、第四延迟组件包含可变延迟组件，使得每个该可变延迟组件之一延迟可基于施加于该可变延迟组件控制输入之一信号而增加或减少。
31.如权利要求30所述的装置，其中该有限状态机根据下表而作用：   K1   K2   F1   F2   0   0   +   0   0   1   0   -   1   0   0   +   1   1   -   0
其中K1包含在该第一相位检测器之输出载送之一信号，K2包含在该第二相位检测器之输出载送之一信号，F1包含在该有限状态机之第一输出载送之一信号，且其中F2包含在该有限状态机之第二输出载送之一信号；
当在该第二延迟组件之输出载送之一信号值小于在该第三延迟组件之输出载送之一信号值时，该K1为「0」；
当在该第二延迟组件之输出载送之一信号值大于在该第三延迟组件之输出载送之一信号值时，该K1为「1」；
当在该第一延迟组件之输出载送之一信号值小于在该第四延迟组件之输出载送之一信号值时，该K2为「0」；
当在该第一延迟组件之输出载送之一信号值大于在该第四延迟组件之输出载送之一信号值时，该K2为「1」；
「+」表示增加一延迟之一指令；以及
「-」表示减少一延迟之一指令。
32.如权利要求29所述的装置，其中该存储器单元数组包含至少十亿个存储器单元。
33.一种时序电路，其包含：
一工作周期检测器，用以检测介于一第一时钟信号及一第二时钟信号间之一错误，该工作周期检测器可运作以比较该第一信号之一相位成与该第二信号之一相位成分；
一工作周期改正器，其耦合至该工作周期检测器，该工作周期改正器可藉由一量以延迟该第二时钟信号，该量乃基于由该工作周期检测器所获得之一结果；以及
一延迟锁定回路，其至少耦合至该工作周期检测器或该工作周期改正器其一。
34.如权利要求33所述的电路，其中该延迟锁定回路包含耦合至该工作周期检测器之一输出的一输入。
35.如权利要求33所述的电路，其中该延迟锁定回路包含耦合至该工作周期改正器之一输入的一输出。
36.如权利要求33所述的电路，其中该延迟锁定回路包含耦合至该工作周期改正器之一输出的一输入，以及耦合至该工作周期检测器之一输入的一输出。
37.如权利要求33所述的电路，其中该延迟锁定回路包含：
一第一延迟线；
一第二延迟线；
一反馈组件，用以接收该第一延迟线之一输出；
一相位检测器，其具有耦合至该反馈组件之一输出的一输入；以及
一有限状态机，其耦合至该相位检测器输出之一输入内，该有限状态机具有至少耦合至该第一和第二延迟线其一的一输出。
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