DE10200620B4 - Verfahren sowie Logik-/Speicherbaustein zur Korrektur des Taktverhältnisses mindestens eines Steuer-/Referenzsignals - Google Patents

Verfahren sowie Logik-/Speicherbaustein zur Korrektur des Taktverhältnisses mindestens eines Steuer-/Referenzsignals Download PDF

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Abstract

Verfahren zur Korrektur eines Taktverhältnisses (TH/TL, ”duty cycle”) zwischen einer ersten Zeitdauer (TH) eines ersten Pegelzustands (H) und einer zweiten Zeitdauer (TL) eines zweiten Pegelzustands (L) eines ersten periodischen Steuer-/Referenzsignals (BA) und eines zweiten periodischen Steuer-/Referenzsignal (A), wobei die Pegelzustände (L, H) des zweite periodisches Steuer-/Referenzsignals (A) zu den Pegelzuständen (H, L) des ersten Steuer-/Referenzsignals (BA) invers ausgeführt werden und wobei durch die Schnittpunkte (K1, K2) der ansteigenden und abfallenden Flanken (SFB/FFA, FFB/SFA) der beiden Steuer-/Referenzsignale (BA, A) die Schaltzeitpunkte (t1, t4) zwischen der ersten Zeitdauer (TH) und der zweiten Zeitdauer festgelegt werden, dadurch gekennzeichnet, dass ein gewünschtes, korrigiertes Taktverhältnis (TH**/TL**) zwischen der ersten und der zweiten Zeitdauer (TH, TL) des ersten und zweiten Pegelzustands (H, L) des ersten periodischen Steuer-/Referenzsignals (BA) und des zweiten periodischen Steuer-/Referenzsignal (A) dadurch eingestellt wird, dass die Anstiegszeitdauer (RT) der ansteigender. Flanke (SFB) des ersten periodischen Steuer-/Referenzsignals (BA) und des zweiten periodischen Steuer-/Referenzsignals (A)...

Description

  • Die Erfindung betrifft ein Verfahren zur Korrektur des gegebenen Taktverhältnisses zwischen der ersten Zeitdauer eines ersten Pegelzustands und der zweiten Zeitdauer eines zweiten Pegelzustands mindestens eines ersten, periodischen Steuer-/Referenzsignals einer Logik-/Speichereinheit in ein gewünschtes Taktverhältnis.
  • Z. B. zur Verarbeitung, Übertragung, Speicherung, usw. von Datensignalen wird in digitalen Systemen wie z. B. Mikroprozessoren, Logik-/Speicherbausteinen wie z. B. DRAMs (Dynamic Random Access Memory), SDRAMs (Synchronous Dynamic Random Access Memory) oder SGRAMs (Synchronous Graphic Random Access Memory), Flash-Speichern, integrierten Schaltungen wie z. B. ASICs oder insbesondere solchen in CMOS-Technologie eine Taktung, d. h. zeitliche Rasterung von Schaltzeitpunkten, mit Hilfe mindestens eines zusätzlichen Steuer-/Referenzsignals vorgenommen. Dabei werden Umschaltzeitpunkte durch das gegebene Taktverhältnis („duty cycle”) zwischen den Zeitdauern des ersten und zweiten Pegelzustands – wie z. B. „high”- und „low”-Pegels- eines solchen periodischen Steuer-/Referenzsignals festgelegt. Ein derartiges Steuer-/Referenzsignal wird in der Mikroelektronik üblicherweise als „Clocksignal” bezeichnet. In der Praxis kann nun das tatsächliche Taktverhältnis zwischen den Zeitdauern der beiden Pegelzustände des periodischen Steuer-/Referenzsignals von einem gewünschten Soll-Taktverhältnis abweichen, insbesondere gar demgegenüber zeitlich schwanken bzw. variieren. Dadurch wird aber insbesondere eine taktsynchrone Übertragung, Weiterverarbeitung, und/oder Speicherung von Datensignalen erschwert, da es bei nichtäquidistanten Schaltzeitpunkten zur teilweisen Überlagerung je zweier aufeinanderfolgender Datensignale kommen kann. Somit kann die zeitliche Zuordnung der einzelnen, jeweils vorzugsweise gleich langen Datensignale zu den Schaltzeitpunkten des jeweiligen Steuer-/Referenzsignals uneindeutig werden. Insbesondere können durch derartige Überlagerungen einzelne Datenbits nicht mehr rekonstruiert, nicht mehr identifiziert und damit verloren gehen. Dieses Problem wird bei höheren Anforderungen an die Verarbeitungsgeschwindigkeiten bzw. Datendurchsatzraten noch kritischer, da dafür ein periodisches Steuer-/Referenzsignal mit höherer Frequenz, d. h. kürzeren zeitlichen Abständen zwischen dessen zwei verschiedenen Schaltzuständen, verwendet wird. Eine solche Vorgehensweise ist aus der US 6,169,434 B1 bekannt.
  • Aus der US 5,477,180 A ist weiter ein gattungsgemäßes Verfahren bzw. ein gattungsgemäßer Logik-Speicherbaustein bekannt, bei denen die Korrektur des Taktverhältnisses mittels Erhöhung oder Erniedrigung der Anstiegs- bzw. Abfallzeitdauer der steigenden bzw. abfallenden Flanke eines Taktsignals vorgenommen wird.
  • Aus JEDEC Standard JESD79, „DDR SDRAM Specification”, Juni 2000 ist bekannt, differentielle Taktsignale zu verwenden.
  • Aufgabe der Erfindung ist es, ein verbessertes Verfahren bzw. ein verbessertes Schaltprinzip zur Korrektur des Taktverhältnisses bei differentiellen Taktsignalen bereitzustellen.
  • Diese Aufgabe wird mit einem Verfahren gemäß Anspruch 1 und einem Logik-/Speicherbaustein gemäß Anspruch 14 gelöst.
  • Das gewünschte, korrigierte Taktverhältnis zwischen den Zeitdauern des ersten und zweiten Pegelzustands des ersten Steuer-/Referenzsignals dadurch eingestellt wird, dass die Anstiegszeitdauer dessen ansteigender Flanke und/oder die Abfallszeitdauer dessen abfallender Flanke um eine vorgebbare Korrekturzeitdauer erhöht und/oder erniedrigt wird.
  • Dadurch, dass die Anstiegszeitdauer der ansteigenden Flanke und/oder die Abfallszeitdauer der abfallenden Flanke des jeweiligen Steuer-/Referenzsignals erhöht und/oder erniedrigt wird, und damit die steigende Flanke und/oder die fallende Flanke dieses Steuer-/Referenzsignals verlangsamt und/oder beschleunigt wird, läßt sich ein gewünschtes Taktverhältnis zwischen den Zeitdauern des ersten und zweiten Pegelzustands dieses Steuer-/Referenzsignals in einfacher und zuverlässiger Weise kontrolliert einstellen. Dabei können die ursprünglichen Pegelwerte für den ersten und zweiten Pegelzustand des jeweiligen Steuer-/Referenzsignals weitgehend beibehalten werden, da ja bereits lediglich über eine aktive Regulierung der Flankenanstiegszeit und/oder Flankenabfallzeit eine Korrektur des gegebenen Taktverhältnisses in ein gewünschtes Soll-Taktverhältnis zwischen den beiden Pegelzuständen des jeweiligen Steuer-/Referenzsignals ermöglicht wird.
  • Gemäß einer zweckmäßigen Weiterbildung der Erfindung wird das Taktverhältnis des jeweiligen Steuer-/Referenzsignals derart korrigierend eingestellt, dass die Zeitdauer dessen ersten Pegelzustands im Wesentlichen der Zeitdauer dessen zweiten Pegelzustands entspricht. Mit anderen Worten heißt das, dass zweckmäßigerweise ein 50:50 Verhältnis zwischen den Zeitdauern der beiden Pegelzustände des jeweiligen Steuer-/Referenzsignals eingestellt wird. Dieses 50 zu 50-prozentige Taktverhältnis wird in der Mikroelektronik als sogenannter perfekter duty cycle bezeichnet. Dies bedeutet insbesondere, dass während eines Taktzyklus das digitale ”High-Signal” möglichst die gleiche zeitliche Länge wie das digitale ”Low-Signal” hat. Ein solcher 50% duty cycle ist insbesondere für Clock- bzw. Taktsignale vorteilhaft, die sowohl die ansteigende Flanke als auch die abfallenden Flanke bei jedem Pegelwechsel zur Triggerung, d. h. Taktung von Datensignalen wie z. B. zu deren Übertragung, Weiterverarbeitung, und/oder Speicherung benutzen. Auf diese Weise können in vorteilhafter Weise hochperformante synchrone Datenübertragungen mit zwei Datenbits pro Clock-Zyklus wie z. B. bei einem System mit Double-Data-Rate-Speicherbausteinen in zuverlässiger Weise durchgeführt werden.
  • Die Erfindung betrifft weiterhin einen Logik-/Speicherbaustein, insbesondere Double-Data-Rate-Speicherbaustein, der mindestens eine Logikeinheit zur Durchführung des erfindungsgemäßen Verfahrens aufweist.
  • Sonstige Weiterbildungen der Erfindung sind in den Unteransprüchen wiedergegeben.
  • Die Erfindung und ihre Weiterbildungen werden nachfolgend anhand von Zeichnungen näher erläutert.
  • Es zeigen:
  • 1 in schematischer Darstellung drei Pegel-/Zeitdiagramme zur Veranschaulichung, wie zwei einander zugeordnete, gegengetaktete Steuer-/Referenzsignale hinsichtlich des Taktverhältnisses zwischen den Zeitdauern ihrer beiden Pegelzustände nach dem erfindungsgemäßen Prinzip korrigiert und ein bestimmtes, gewünschtes Soll-Taktverhältnis eingestellt werden kann, wobei die Unterschiede zur bekannten Korrekturmethode nach der US 6,169,434 aufgezeigt werden,
  • 2 in schematischer Darstellung eine erste elektrische Ersatzschaltung für eine Korrektureinheit, mit der eine erste Variante des erfindungsgemäßen Verfahrens zur Korrektur des gegebenen Taktverhältnisses zweier einander zugeordneter, gegengetakteter Steuer-/Referenzsignale nach 1 durchgeführt werden kann,
  • 3, 5, 6 drei verschiedene Logikschaltungen jeweils zur Realisierung der Korrektureinheit nach 2,
  • 4 in schematischer Darstellung das Prinzip einer Regelschlaufe für die Korrektureinheit nach den 2, 3, 5, 6 zur kontrollierten Einstellung eines gewünschten Soll-Taktverhältnisses für zwei differentielle, gegengetaktete Steuer-/Referenzsignale als Eingangssignale,
  • 7 in schematischer Darstellung zeitliche Signalverläufe auf den Ansteuerleitungen, Ausgangsleitungen sowie zwei zwischengeschalteten internen Leitungen der Korrektureinheit nach 5,
  • 8 in schematischer Darstellung eine zweite Ersatzschaltung für eine Korrektureinheit, mit der eine zweite Variante des erfindungsgemäßen Prinzips zur Korrektur des gegebenen Taktverhältnisses der beiden Steuer-/Referenzsignale nach 1 durchgeführt werden kann, und
  • 9 in schematischer Darstellung eine Logikschaltung, mit der das Korrekturverfahren der Korrektureinheit nach 8 durchgeführt werden kann.
  • Elemente mit gleicher Funktion und Wirkungsweise sind in den 1 mit 9 jeweils mit denselben Bezugszeichen versehen.
  • 1 zeigt in schematischer Darstellung drei Pegel-/Zeitdiagramme FA, FB, FC mit jeweils den zeitlichen Pegel-verläufen je zweier einander zugeordneter Steuer-/Referenzsignale. Dabei sind entlang der Ordinaten des jeweiligen Pegel-/Zeitdiagramms FA, FB, FC Potentialpegelwerte SP des jeweiligen Steuer-/Referenzsignals, sowie entlang der Abszisse zugehörige Zeitwerte t aufgetragen. Das erste Pegel-/Zeitdiagramm FA in der oberen Bildhälfte von 1 stellt die zeitlichen Potentialpegelverläufe zweier einander zugeordneter, periodischer Steuer-/Referenzsignale, insbesondere Clocksignale, BA, A entlang einem exemplarischen Zeitabschnitt dar. Das erste, periodische Steuer-/Referenzsignal BA weist zwei Potentialpegelzustände H, L jeweils konstanten Potentials auf, die es abwechselnd jeweils für eine bestimmte Zeitdauer einnimmt. Dabei steigt der Potentialpegel des Steuer-/Referenzsignals BA jeweils in der Übergangszone von seinem niedrigeren Pegelzustand L zu seinem höheren Pegelzustand H rampenartig vorzugsweise im wesentlichen in Form einer Geraden, d. h. weitgehend linear an. Das Steuer-/Referenzsignal BA weist also jeweils in der zeitlichen Übergangszone (rise-time) beim Wechsel von seinem niedrigeren Potentialpegel L zu seinem höheren Potentialpegel H eine ansteigende Flanke auf. In der 1 wechselt das Steuer-/Referenzsignal BA von seinem niedrigeren Potentialpegel L auf seinen höheren Potentialpegel H beispielsweise im Zeitraum zwischen den Zeitpunkten t0 und t2. Seine ansteigende Flanke ist dort mit SFB, die dafür benötigte Zeitdauer (=”rise-time”) mit RT bezeichnet. Entsprechend dazu fällt das Steuer-/Referenzsignal BA beim Wechsel von seinem höheren, konstanten Potentialpegel H zu seinem niedrigeren, konstanten Potentialpegel L in einer zeitlichen Übergangszone (fall-time) mit einer im wesentlichen linear verlaufenden Flanke ab. Eine solche abfallende Flanke des Steuer-/Referenzsignals BA ist im Zeitraum FT (=”fall-time”) zwischen den Zeitpunkten t3 und t5 beim Wechsel vom höherem Potentialpegel H zum niedrigeren Potentialpegel L beispielhaft mit FFB bezeichnet. Das Steuer-/Referenzsignal BA wird über die Zeit t in dieser Art und Weise mit den beiden Zuständen eines höheren Potentialpegels H und eines demgegenüber niedrigeren Potentialpegel L sowie einer ansteigenden Flanke wie z. B. SFB beim Wechsel vom niedrigeren zum höheren Signalpegel sowie einer abfallenden Flanke wie z. B. FFB beim Wechsel vom höheren Signalpegel zum niedrigeren Signalpegel zyklisch erzeugt. Auf diese Weise nimmt das periodische Steuer-/Referenzsignal BA während einer ersten Zeitdauer gerechnet von etwa der Mitte seiner jeweiligen ansteigenden Flanke über den Zeitabschnitt (wie hier t3–t2) seines konstanten Potentialpegels H hinweg bis etwa zur Mitte seiner abfallenden Flanke einen ersten Pegelzustand ein. In der 1 ist diese erste Zeitdauer für den ersten Pegelzustand zwischen dem Zeitpunkt t1 bei der Mitte der ansteigenden Flanke SFB bis zum Zeitpunkt t4 bei der Mitte der abfallenden Flanke FFB mit TH bezeichnet. In analoger Weise wird dem Steuer-/Referenzsignal BA eine zweite Zeitdauer für seinen zweiten Pegelzustand etwa ausgehend von der Mitte seiner abfallenden Flanke bis etwa zur Mitte seiner nächsten ansteigenden Flanke zugeordnet. Im Pegel-/Zeitdiagramm FA von 1 ist diese Zeitdauer ausgehend vom Zeitpunkt t4 bei etwa der Mitte der abfallenden Flanke FFB des Steuer-/Referenzsignals BA bis zum Zeitpunkt t6 bei etwa der Mitte der nächsten ansteigenden Flanke des Steuer-/Referenzsignals BA mit TL bezeichnet. Insgesamt betrachtet setzt sich somit das jeweilige periodische bzw. zyklische Steuersignal pro Periode aus zwei trapezförmigen Signalpegelstücken zusammen.
  • Für das vorliegende, exemplarische erste Steuer-/Referenzsignal BA ist die erste Zeitdauer TH des ersten Pegelzustands H von der zweiten Zeitdauer TL des zweiten Pegelzustands L verschieden, d. h. dass gegebene Ist-Taktverhältnis TH/TL zwischen der ersten Zeitdauer TH des ersten Pegelzustands H und der zweiten Zeitdauer TL des zweiten Pegelzustands L ist nicht 50:50, sondern ungleich 1, d. h. von 1 verschieden. Denn die erste Zeitdauer TH für den ersten Pegelzustand ist länger als die zweite Zeitdauer TL für den zweiten Pegelzustand L. Eine solche ungleichmäßige Aufteilung der Zeitdauern TH, TL für die beiden Pegelzustände des jeweiligen Steuer-/Referenzsignals wie z. B. BA kann in der Praxis insbesondere bei elektronischen Schaltkreisen, vorzugsweise integrierten Schaltungen, Logik-/Speicherbausteinen bzw. -chips, Mikroprozessoren, sowie sonstigen digitalen Systemeinheiten durch nichtideale Signalgeneratoren, parasitären Ein-/Überkopplungen von der Signalleitung des jeweiligen Steuer-/Referenzsignals zu anderen benachbarten Datenleitungen (und umgekehrt), kapazitiven Ankopplungen sowie internen und/oder externen Lastbeschaltungen mit elektronischen Bauelementen, variierende Technologieparameter wie z. B. aufgrund von Abweichungen beim Herstellungsprozess integrierter Schaltungen, sowie durch eine Vielzahl weiterer Störgrößen hervorgerufen werden. Dabei kommt ggf. noch hinzu, dass sich die Aufteilung der beiden Pegelzustände H, L über die Zeit t hinweg betrachtet verändern kann, d. h. das Taktverhältnis TH/TL ist zeitlich nicht konstant, sondern kann auch zeitvariabel sein.
  • Durch den periodischen Wechsel zwischen den beiden Pegelzuständen können mit Hilfe des jeweiligen Steuer-/Referenzsignals Schaltzeitpunkte vorzugsweise zur Steuerung, Kontrolle, und/oder Überwachung von Datensignalen in elektronischen Systemen wie z. B. integrierten Schaltungen, Logik-/Speicherbausteinen, Mikroprozessoren, digitalen Bussystemen usw. herangezogen werden. Insbesondere können Schaltzeitpunkte durch die Mitten der ansteigenden Flanken des jeweili gen Steuer-/Referenzsignals festgelegt werden. Zusätzlich oder unabhängig hiervon kann es gegebenenfalls auch zweckmäßig sein, dass durch die Mitten der abfallenden Flanken desselben Steuer-/Referenzsignals weitere, zusätzliche Schaltzeitpunkte definiert werden. Auf diese Vielzahl von Schaltzeitpunkten können dann die Übertragung, Weiterverarbeitung, und/oder Speicherung (,insbesondere Schreib/Lesevorgänge in Logik-/Speichereinheiten), Überwachung und/oder sonstige Verarbeitungsverfahren von Datensignalen getriggert werden.
  • Für eine möglichst effiziente und weitgehend fehlerarme Datenverarbeitung ist es dabei wünschenswert, dass die Schaltzeitpunkte ein vorgegebenes Soll-Zeitraster möglichst genau einhalten, was ein bestimmtes Soll-Taktverhältnis TH/TL zwischen den beiden Zeitdauern des ersten und zweiten Pegelzustands H, L des jeweiligen Steuer-/Referenzsignals wie z. B. BA voraussetzt. Aus diesem Grund wird bei etwaigen Abweichungen des gegebenen Ist-Taktverhältnisses wie z. B. TH/TL vom Soll-Taktverhältnis eine Korrektur der Zeitdauern des ersten und zweiten Pegelzustands des jeweiligen periodischen Steuer-/Referenzsignals in das jeweilig gewünschte Soll-Taktverhältnis in vorteilhafter Weise angestrebt. Dies ist insbesondere für den Fall zweckmäßig, dass jeweils sowohl mit der ansteigenden Flanke wie z. B. SFB, als auch mit der abfallenden Flanke wie z. B. FFB des jeweiligen zyklischen Steuer-/Referenzsignals eine Triggerung, insbesondere Aktivierung oder Deaktivierung, und/oder Überwachung von Datensignalen vorgenommen wird. Denn gegenüber dem Fall, dass jeweils nur mit der ansteigenden Flanke des High/Low – Rechteckbitmusters des jeweiligen Steuer-/Referenzsignals ein Startzeitpunkt wie z. B. für die Datenübertragung bzw. – weiterleitung, Datenverarbeitung, und/oder Speicherung festgelegt wird (Single-Data-Rate), wird die doppelte Arbeitsgeschwindigkeit in vorteilhafter Weise dadurch erreicht, dass jetzt zusätzlich zu den ansteigenden Flanken auch die abfallenden Flanken der Rechteckimpulse des jeweiligen zyklischen Steuer-/Referenz-signals zur Definierung von Startzeitpunkten bzw. Kontrollzeitpunkten für die Datenverarbeitung mit herangezogen werden. Dieser Modus ist als sogenannter Double-Data-Rate-Verarbeitungsbetrieb in der Speicher- bzw. Chiptechnologie bekannt.
  • Insbesondere dafür ist es zweckmäßig, das Taktverhältnis TH/TL der Zeitdauern der beiden Pegelzustände des jeweiligen Steuer-/Referenzsignals derart korrigierend einzustellen, dass die Zeitdauer des ersten Pegelzustands H im Wesentlichen der Zeitdauer des zweiten Pegelzustands L des korrigierten Steuer-/Referenzsignals entspricht. Dadurch sind nämlich Überlagerungen aufeinanderfolgender Datensignale weitgehend vermieden, so dass eine eindeutige Zuordnung der Mitten der ansteigenden und abfallenden Flanken zu jeweils einem bestimmten Datensignal sowie eine eindeutige Identifizierung bzw. Detektion jedes einzelnen Datensignals ermöglicht ist. Außerdem steht bei Schaltungen, die im double data rate Modus arbeiten (,also die jeweilig steigende und die jeweilig fallende Flanke als Triggerzeitpunkte nutzen,) stets dieselbe, gleich lange Zeitdauer von einem Triggerzeitpunkt zum nächsten zur Verfügung. Dies ist vorteilhaft bei hohen Frequenzen, bei denen die Verzögerungszeiten von Schaltungsgruppen in die Nähe einer ½ geraten.
  • Um Schaltzeitpunkte, die durch die Mitten der ansteigenden und/oder abfallenden Flanken definierbar sind, möglichst unempfindlich gegenüber Störungen auf dem Potentialpegel des jeweiligen Steuer-/Referenzsignals zu machen, wird in der Praxis in vorteilhafter Weise ein zweites periodisches Steuer-/Referenzsignal verwendet, das im wesentlichen dieselben Pegelzustände wie das erste Steuer-/Referenzsignal aufweist, jedoch bezüglich dessen Pegelzustände um eine halbe Periode (bei gewünschten 50% duty cycle) zeitversetzt geschaltet wird. Im ersten Pegel-/Zeitdiagramm FA von 1 ist ein solches zweites Steuer-/Referenzsignal A zusätzlich zum ersten Steuer-/Referenzsignal BA eingezeichnet. Es nimmt seine beiden Pegelzustände H, L im Gegentakt zum ersten Steuer-/Referenzsignal BA ein, d. h. die beiden Signale BA, A sind zueinander komplementär geschaltet, auch bei nicht perfektem Taktverhältnis. Im Einzelnen heißt das, dass das zweite Steuer-/Referenzsignal den niedrigeren Potentialpegel L während derjenigen Zeitdauer, hier z. B. zwischen den Zeitpunkten t2 und t3, einnimmt, während der das erste Steuer-/Referenzsignal BA seinen höheren Potentialpegel H aufweist. Umgekehrt ist dem zweiten Steuer-/Referenzsignal A während derjenigen Zeitdauer, in der das erste Steuer-/Referenzsignal seinen niedrigeren Potentialpegel L aufweist, der höhere Potentialpegel H zugeordnet. Auf diese Weise ist jeweils einer ansteigenden Flanke wie z. B. SFB des ersten Steuer-/Referenzsignals BA jeweils während dessen rise-time RT eine abfallende Flanke wie z. B. FFA des zweiten Steuer-/Referenzsignals A zugeordnet. Entsprechend dazu weist das Steuer-/Referenz-signal A eine ansteigende Flanke SFA während der jeweiligen fall-time FT des ersten Steuer-/Referenzsignals BA auf, d. h. wenn dessen abfallende Flanke wie z. B. FFB auftritt. Durch dieses Paar von zwei Steuer-/Referenzsignalen BA, A werden somit Schnitt- bzw. Kreuzungspunkte wie z. B. K1, K2 deren ansteigender und abfallender Flanken wie z. B. SFB/FFA, FFB/SFA als Schaltzeitpunkte wie z. B. t1, t4 festgelegt, mit denen insbesondere z. B. die Übertragung, Speicherung und/oder Verarbeitung von Datensignalen gesteuert werden kann. Auf diese Weise ist zwischen je zwei solchen Kreuzungspunkten der beiden Steuer-/Referenzsignale jeweils ein sogenanntes Signalauge durch die beiden zueinander komplementären Steuersignale gebildet. Hier im Ausführungsbeispiel des Diagramms FA von 1 folgen pro Taktperiode zwei im wesentlichen trapezförmige Signalaugen wie z. B. SIA1, SIA2 zwischen den Schnittpunkten wie z. B. K1, K2 sowie K2 und K3 zeitlich aufeinander. Dabei hat das Signalauge SIA1 eine größere zeitliche Länge TH als die Zeitdauer TL des nachfolgenden Signalauges SIA2.
  • Vorzugsweise durch Subtraktion der beiden Steuer-/Referenzsignale A, BA können die Schaltzeitpunkte wie z. B. K1, K2 in vorteilhafter Weise weitgehend unempfindlich gegen über Störungen auf ihren absoluten Pegelverläufen gemacht werden, da sie sich durch die Subtraktion weitgehend herausmitteln lassen. Ein durch Störungen verursachter absoluter Offset im Bereich der ansteigenden und/oder abfallenden Flanke eines einzelnen Steuer-/Referenzsignals würde nämlich gegebenenfalls zu einer Falschfestlegung des jeweiligen Schaltzeitpunkts in der Mitte der jeweilig ansteigenden und/oder abfallenden Flanke führen. Dies wird durch die Bereitstellung zweier differentieller, periodischer Taktsignale wie z. B. BA, A und deren Differenzbildung bei deren Auswertung weitgehend vermieden.
  • Weicht nun das gegebene Taktverhältnis wie z. B. TH/TL zwischen den Zeitdauern TH, TL der beiden Pegelzustände des ersten und/oder zweiten periodischen Steuer-/Referenzsignals wie z. B. BA, A von einem gewünschten Soll-Taktverhältnis ab, so läßt sich nach dem erfindungsgemäßen Prinzip eine Korrektur des gegebenen Ist-Taktverhältnisses TH/TL dadurch erreichen, dass die Anstiegszeitdauer wie z. B. RT der jeweilig ansteigenden Flanke wie z. B. SFB und/oder die Abfallszeitdauer wie z. B. FT der jeweilig abfallenden Flanke wie z. B. FFB des jeweiligen Steuer-/Referenzsignals wie z. B. BA, A jeweils um eine vorgebbare Korrekturzeitdauer erhöht und/oder erniedrigt wird. Im vorliegenden Ausführungsbeispiel ist die Zeitdauer TH größer als die Zeitdauer TL der beiden Ist-Steuer-/Referenzsignale BA, A, d. h. die Schnittpunkte bzw. Knoten wie z. B. K1, K2, K3 folgen in nichtäquidistanten und somit verschiedenen Zeitabständen aufeinander. Vorzugsweise bei der Verwendung der beiden Steuer-/Referenzsignale BA, A als Clock- bzw. Taktsignale zur synchronen Taktung von Datensignalen ist es aber gewünscht, dass die Schnittpunkte bzw. Knoten der beiden Steuer-/Referenzsignale in äquidistanten Abständen aufeinanderfolgen. Zur Korrektur des Ist-Taktverhältnisses TH/TL von ungleich eins (TH ungleich TL) in ein gewünschtes 50:50 Soll-Taktverhältnis (TH=TL) werden dazu im vorliegenden Ausführungsbeispiel im Einzelnen die ansteigen den Flanken des ersten Steuer-/Referenzsignals BA verlangsamt, d. h. flacher gemacht, und dessen abfallende Flanken beschleunigt, d. h. steiler gemacht. Im Gegensatz dazu werden gleichzeitig beim dazu invers bzw. komplementär geschalteten, zweiten Steuer-/Referenzsignal A die abfallenden Flanken verlangsamt, d. h. flacher gemacht, sowie die steigenden Flanken beschleunigt, d. h. steiler gemacht.
  • Das dritte Pegel-/Zeitdiagramm FC von 1 zeigt schematisch die Pegelverläufe der beiden Steuer-/Referenzsignale nach einer solchen ersten Variante der erfindungsgemäßen Korrekturmaßnahme. Dort ist das korrigierte erste Steuer-/Referenzsignal, das aus dem ursprünglichen, ersten Steuer-/Referenzsignal BA des Diagramms FA hervorgeht, mit BC bezeichnet. Das korrigierte, zweite Steuer-/Referenzsignal, das aus dem ursprünglichen, zweiten Steuer-/Referenzsignal A des Diagramms FA erzeugt wird, ist im Diagramm FC von 1 mit dem Bezugszeichen C versehen.
  • Im Einzelnen wird hier im Ausführungsbeispiel die Flankenanstiegszeitdauer (rise-time) RT der jeweilig ansteigenden Flanke wie z. B. SFB des ersten Steuer-/Refererenzsignals BA um eine zusätzliche Korrekturzeitdauer wie z. B. Δt1 (vergleiche Diagramm FC in 1) verlängert. Dies bedeutet, dass z. B. die Anstiegsflanke SFB** des korrigierten ersten Steuer-/Referenzsignal BC ausgehend von dessen Low-Pegel L zum Zeitpunkt t0 linear bis zum Erreichen dessen High-Pegels H zum Zeitpunkt t2** ansteigt. Dabei liegt der Zeitpunkt t2** zeitlich später als der Zeitpunkt t2, bei dem von der Anstiegsflanke SFB des ursprünglichen Steuer-/Referenzsignal BA der High-Pegel H erreicht worden ist. Die korrigierte Anstiegsflanke des korrigierten, ersten Steuer-/Referenzsignals BC ist im Diagramm FC mit SFB** bezeichnet. Diese Anstiegsflanke SFB** weist eine geringere Steigung als die ursprünglich gegebene Anstiegsflanke SFB des unkorrigierten, erstens Steuer- /Referenzsignal BA auf. In analoger Weise wird die abfallende Flanke FFA (vergleiche Diagramm FA) des zweiten, zum ersten Steuersignal BA komplementären Steuer-/Referenzsignal A abgeflacht. Die korrigierte abfallende Flanke FFA** des zweiten, korrigierten Steuersignals C beginnt zum Zeitpunkt t0 ausgehend vom High-Pegel H linear bis zum Zeitpunkt t2** abzufallen, bis sie dort den vorgegebenen Low-Pegel L erreicht. Die abfallende Flanke FFA** des korrigierten, zweiten Steuer-/Referenzsignals C weist somit betragsmäßig im Wesentlichen dieselbe Steigung wie die Anstiegsflanke SFB** des korrigierten, ersten Steuersignals BC auf, jedoch mit umgekehrten Vorzeichen. Im Diagramm FC von 1 ist die verlängerte Flankenanstiegszeitdauer der ansteigenden Flanke SFB** sowie die genauso verlängerte Flankenabfallszeitdauer der abfallenden Flanke FFA** mit RT** bezeichnet.
  • Auf diese Weise wird durch die zeitliche Verlängerung der Flankenanstiegszeit der jeweiligen Anstiegsflanke des ersten Steuer-/Referenzsignal sowie der Flankenabfallzeitdauer der zu dieser jeweilig korrespondierend abfallenden Flanke des zweiten Steuer-/Referenzsignals eine Verschiebung des ursprünglichen Schnittpunktes K1 um jeweils einen vorgebbaren Zeitfaktor wie hier z. B. Δt1 in Richtung auf dasjenige, zwischen beiden Steuersignalen BA, A gebildete Signalauge wie hier SIA2 vorgenommen, dass der kürzeren Zeitdauer TL zugeordnet ist. Im Diagramm FC von 1 ist beispielsweise der Schnittpunkt K1** der beiden korrigierten Steuersignale BC, C um die Zeitdauer ZV1** gegenüber der ursprünglichen zeitlichen Lage t1 des Knotens K1 der unkorrigierten, ursprünglichen Steuersignale BA, A zeitlich nach rechts auf das kürzere Signalauge SIA2 (vergleiche Diagramm FA) zu versetzt. Dadurch wird das ursprüngliche, erste Signalauge SIA1 der Zeitdauer TH, das zwischen den beiden ursprünglichen Steuersignalen BA, A gebildet ist, zeitlich um die Zeitdauer ZV1** verkürzt. Das aufgrund der zeitlichen Verlängerung seiner Anstiegsflanke SFB sowie Abfallsflanke FFA verkürzte Signalauge SIA1 ist im Diagramm FC von 1 mit SIA1** bezeichnet.
  • Allgemein ausgedrückt wird also in vorteilhafter Weise die Flankenanstiegszeit bzw. Flankenabfallzeit um eine vorgebbare Korrekturzeitdauer jeweils am Anfang desjenigen Signalauges zweier gegengetakteter, einander komplementärer Steuersignale verlängert, das eine zeitlich größere zeitliche Länge wie z. B. TH als die Zeitdauer wie z. B. TL des nächsten, nachfolgenden Signalauges aufweist. Dadurch ist das längere Signalauge in definierter Weise verkürzbar. Dabei können in vorteilhafter Weise die ursprünglichen, absoluten Potentialpegel wie z. B. L, H für die korrigierten Steuersignale wie z. B. BC, C beibehalten werden.
  • Eine weitere Möglichkeit, das ursprünglich längere Signalauge wie z. B. SIA1 zu verkürzen, ist insbesondere, die Flankenabfallszeit bzw. Flankenanstiegszeit an dessen Ende um eine vorgebbare Korrekturzeitdauer zu verkürzen. Entsprechend dem Diagramm FC von 1 weist das erste Signalauge SIA1** an seinem Ende für das korrigierte, erste Steuersignal BC eine abfallende Flanke FFB** auf, die ausgehend zum Zeitpunkt t3 vom High-Pegel H linear auf den Low-Pegel L bis zum Zeitpunkt t5** abfällt. Der Zeitpunkt t5** liegt dabei um ΔT2 versetzt früher als der Zeitpunkt t5, zu dem die unkorrigierte, ursprünglich absteigende Flanke FFB den Low-Pegel L erreicht (vgl. Diagramm FA in 1). Auf diese Weise ist die Abfallszeitdauer FT** der abfallenden Flanke FFB** gegenüber der ursprünglichen „fall-time” FT um die Korrekturzeitdauer ΔT2 verkürzt. In entsprechender Weise wird um dieselbe Korrekturzeitdauer ΔT2 die ansteigende Flanke SFA des zweiten, ursprünglichen Steuersignals A verkürzt. Diese korrigierend verkürzte, ansteigende Flanke ist im Diagramm FC von 1 mit SFA** bezeichnet. Auf diese Weise ergibt sich zwischen der korrigierten absteigenden Flanke FFB** und der korrigierten ansteigenden Flanke SFA** ein Schnittpunkt KS** zum Zeitpunkt t4**, der um die Zeitdauer ZV2** gegenüber der zeitlichen Position t4 des ursprünglichen Schnittpunkts K2 in Richtung auf den ersten Schnittpunkt K1 zu versetzt ist. Auf diese Weise wird zugleich das zweite ursprüngliche, dem ersten Datenauge SIA1 nachfolgende Datenauge SIA2 um die Korrekturzeitdauer ZV2** an seinem zeitlich früheren, d. h. hier linksseitigen Ende verlängert. Gleichzeitig wird es in entsprechender Weise an seinem zeitlich späteren, rechtsseitigen Ende um die Korrekturzeitdauer ZV1** verlängert, da ihm ja aufgrund der Periodizität der Signale wiederum ein längeres Signalauge analog zu SIA1 nachfolgt (,das aber in der 1 der Übersichtlichkeit halber weggelassen worden ist).
  • Allgemein ausgedrückt wird also in vorteilhafter Weise die Flankenanstiegszeit bzw. Flankenabfallszeit jeweils am Anfang desjenigen Signalauges zweier gegengetakteter, einander komplementärer Steuer- bzw. Taktsignale um eine vorgebbare Korrekturzeitdauer verkürzt, dass zeitlich kürzer als das zeitlich vorausgehende Signalauge innerhalb ist. Dadurch lässt sich dieses kürzere Signalauge in definierter Weise verlängern. Dabei können in vorteilhafterweise die ursprünglichen absoluten Potentialpegel wie z. B. L, H für die korrigierten Steuersignale wie z. B. BC, C beibehalten werden.
  • Der zeitliche Korrekturfaktor wie z. B. ΔT1 zur Verlängerung der Flankenanstiegszeit bzw. Flankenabfallszeit zu Beginn desjenigen Signalauges wie z. B. SIA1, dessen zeitliche Länge wie z. B. TH länger als die zeitliche Länge wie z. B. TL des nachfolgenden Signalauges SIA2 ist, wird zur Erzielung eines 50% duty cycles zweckmäßigerweise folgendermaßen eingestellt: TH – (ZV1 + ZV2) = (TH – TL)/2 ΔT1 = 2 ZV1
  • Der zeitliche Verkürzungsfaktor wie z. B. Δt2 am Ende jeden Signalauges wie z. B. SIA1, dessen Zeitdauer wie z. B. TH ursprünglich länger als die Zeitdauer TL des nachfolgenden, nächsten Signalauges wie z. B. SIA2 ist, lässt sich vorzugsweise auf folgende Art und Weise zur definierten Einstellung eines gewünschten Taktverhältnis wählen: ΔT2 = 2 ZV2
  • Auf diese Weise ist es ermöglicht, insbesondere durch Anpassung der Zeitdauer für die ansteigende und/oder abfallende Flanke jedes Steuersignals ein bestimmtes, gewünschtes Taktverhältnis zwischen dessen zwei verschiedenen Pegelzuständen (High-Pegel H, Low-Pegel L) in kontrollierter Weise einzustellen. Die Verlängerung der ansteigenden sowie abfallenden Flanke zu Beginn desjenigen Signalauges, das eine längere zeitliche Länge als das nächste, nachfolgende Signalauge aufweist, kann im Extremfall sogar so lang wie die zeitliche Länge wie z. B. TH dieses ursprünglich längeren Signalauges wie z. B. SIA1 gemacht werden. Dies würde dann einer maximalen zeitlichen Verschiebung des jeweiligen Schnittpunktes wie z. B. K1 entsprechen. Entsprechend dazu läßt sich am Ende dieses längeren Datenauges wie z. B. SIA1 eine maximale Verkürzung dadurch erreichen, dass die abfallende bzw. ansteigende Flanke nahezu im 90°Grad Winkel zwischen den beiden Potentialpegeln wechselt. Auf diese Weise kann also in einem weiten Variationsbereich lediglich durch aktive, d. h. gezielte Einstellung der Flankensteilheit zu Beginn und/oder am Ende des jeweiligen Signalauges dessen Länge in Relation zum unmittelbar nachfolgenden, nächsten Signalauge in kontrollierter Weise eingestellt werden. Im vorliegenden Ausführungsbeispiel wurde die zeitliche Länge der beiden pro Periode aufeinanderfolgenden Signalaugen SIA1, SIA2 (vergleiche Diagramm FA in 1) zweckmäßigerweise derart korrigiert, dass ihre zeit lichen Längen TH**, TL** nach der erfindungsgemäßen Korrektur im Wesentlichen übereinstimmen. Diese Verhältnisse sind im Diagramm FC von 1 wiedergegeben, wo die beiden aufeinanderfolgenden, korrigierten Signalaugen SIA1**, SIA2** jeweils im Wesentlichen die gleichen zeitlichen Längen TH** = TL** aufweisen. Selbstverständlich ist es ggf. auch möglich, auf diese Weise ein anderes gewünschtes Taktverhältnis einzustellen.
  • Insbesondere lässt sich auf diese Weise ein gegebener 60% Ist-Duty Cycle in einen 50 +/– 1% Soll-Duty Cycle, sowie ein 70% Ist-Duty Cycle in einen 50 +/– 3% Soll-Duty Cycle umwandeln.
  • Bei einem DRAN, SDRAM oder SGRAM Logik-/Speicherchip in CMOS-Technologie wird für den Low-Potentialpegel L vorzugsweise ein Potentialwert von etwa 1,2 V gewählt. Dem High-Potentialpegel H wird vorzugsweise ein Potentialwert von etwa 2 V zugeordnet. Auf diese Weise ergibt sich ein Pegelhub von etwa 0,8 V zwischen den beiden Pegelzuständen H, L.
  • Das erfindungsgemäße Korrekturverfahren zeichnet sich insbesondere dadurch aus, dass die gegebene Flankensteilheit der ursprünglichen Steuersignale BA, A den korrigierbaren Bereich des Taktverhältnisses zwischen den beiden Pegelzuständen der beiden Steuersignale BA, A weitgehend unbeeinflusst lässt, oder gar nicht bestimmt. Denn beim erfindungsgemäßen Korrekturverfahren wird gerade durch eine kontrollierte Einstellung der Flankensteilheit eine definierte Einstellung des Taktverhältnisses vorgenommen. Bei Verwendung zweier, einander komplementär zugeordneter Steuersignale wie z. B. BA, A wird dabei das Taktverhältnis vorzugsweise durch die zeitlichen Längen wie z. B. TH, TL je zweier zeitlich aufeinanderfolgender Signalaugen wie z. B. SIA1, SIA2 bestimmt.
  • Würde demgegenüber versucht, die zeitliche Länge jedes Taktsignalauges dadurch auf eine bestimmte, gewünschte, zeitliche Länge einzustellen, dass zusätzlich ein Potential-Gleichanteil auf ein oder beide Steuersignale wie z. B. BA, A aufaddiert wird, so würde hingegen gerade die gegebene Flankensteilheit der beiden ursprünglichen Steuersignale wie z. B. BA, A den korrigierbaren Bereich des Taktverhältnisses bestimmen. Dies veranschaulicht schematisch das Pegel-/Zeitdiagramm FB von 1. Dort ist der korrigierte Pegelverlauf für das erste, ursprüngliche Steuersignal BA mit BB, sowie der korrigierte Pegelverlauf für das zweite, ursprüngliche Steuersignal A mit B bezeichnet. Die Zeitdauern wie z. B. TH*, TL* je zweier aufeinanderfolgender Signalaugen wie z. B. SIA1*, SIA2* sind bei diesen beiden korrigierten Steuersignalen dadurch im Wesentlichen gleichlang gemacht, dass das ursprüngliche, erste Steuersignal BA um einen konstanten Potentialanteil ΔDC (vgl. Diagramm FA) erniedrigt, sowie das zweite, ursprüngliche Steuersignal A um denselben Konstantanteil ΔDC erhöht werden. Dadurch wandert z. B. der Schnittpunkt K1 der beiden ursprünglichen Steuersignale BA, A beim Anfang deren Signalauges SIA1 in Richtung auf das nachfolgende, kürzere Signalauge SIA2 zu. Die zeitliche Verschiebung, die durch diese Änderung der Absolutpegelwerte der beiden ursprünglichen Steuersignale BA, A für den ersten Schnittpunkt K1 erreicht wird, ist im Diagramm FB mit ZV1* bezeichnet. Der sich ergebende neue Schnittpunkt zwischen den beiden im Potentialpegel veränderten Steuersignalen BB, B ist im Diagramm FB mit dem Bezugszeichen K1* versehen. Diesem ist der Zeitpunkt t1* zugeordnet, der um die zeitliche Länge ZV1* gegenüber dem Zeitpunkt t1 des ursprünglichen Schnittpunktes K1 zeitverzögert ist. In entsprechender Weise wird durch das Auseinanderfahren der Absolutpegel der beiden Steuersignale BA, A um jeweils den konstanten Korrektur-Potentialpegel ΔDC am Ende des ersten Datenauges SIA1 erreicht, das der dortige Schnittpunkt K2 zum Zeitpunkt t4 um die Zeitdauer ZV2* zum Zeitpunkt t4* vorverlegt wird. Der neue Schnittpunkt zum neuen Zeitpunkt t4* ist im Diagramm FB mit K2* bezeichnet. Durch entsprechende Hinzuaddierung oder Abzug eines konstanten Potentialpegels zu jedem Steuersignal läßt sich somit ebenfalls eine Transformation der ursprünglichen Signalaugen dahingehend erreichen, dass deren zeitlichen Längen wie z. B. TH*, TL* im Wesentlichen gleich groß sind. Dieses Korrekturverfahren ist beispielsweise in der US 6,169,434 detailliert beschrieben. Der zeitliche Korrekturbereich, innerhalb dem die zeitliche Länge des jeweiligen Signalauges variiert werden kann (bzw. innerhalb dem der zeitliche Abstand je zweier aufeinanderfolgender Schnittpunkte der beiden Steuersignale verändert werden kann) wird allerdings bei diesem bekannten Verfahren dadurch begrenzt, dass durch den hinzuaddierten oder subtrahierten Konstantpotentialanteil noch ein Schnittpunkt zwischen den beiden Steuersignalen möglich sein muss. Denn die Schnittpunkte zwischen den beiden Steuersignalen legen ja die Schaltzeitpunkte insbesondere zur Verarbeitung, Übertragung und/oder Speicherung von Datensignalen fest. Die Korrektur des Taktverhältnisses (duty cycle) ist mit diesem bekannten Verfahren somit nur eingeschränkt möglich und in der Praxis für eine Vielzahl von Gegebenheiten zu beschränkt. Weiterhin wird hierbei für die Generierung der korrigierten Signale BB, B vorausgesetzt, das die gegebenen, ursprünglichen Steuersignale A, BA relativ langsame Anstiegs- sowie Abfallsflanken aufweisen. Denn deren Flankensteilheit beeinflußt direkt den möglich korrigierbaren Zeitbereich des Taktverhältnisses dadurch, dass ein Schnittpunkt der jeweiligen Anstiegsflanke des einen Taktsignals mit der korrespondierend zugeordneten Abstiegsflanke des komplementären, zweiten Taktsignals noch möglich sein muss. Deshalb wären hierzu extra vorgeschaltete Signalaufbereitungsstufen zur Flankenvorverarbeitung zusätzlich nötig, was zu aufwendig wäre.
  • 2 zeigt eine erste elektrische Ersatzschaltung bzw. Korrektureinheit ES1, mit der die beiden ursprünglichen, komplementären Steuersignale BA, A entsprechend dem Diagramm FA von 1 in die korrigierten Steuersignale BC, C des Diagramms FC von 1 mit dem gewünschten Taktverhältnis TH** = TL**, d. h. im Wesentlichen gleichlangen Signalaugen, transformiert werden können. Die Korrektureinheit ES1 weist vier Stromquellen SQ1 mit SQ4 auf. Diese sind in zwei Gruppen angeordnet, die jeweils zur Generierung eines der beiden korrigierten Steuersignale BC, C dienen. Die erste Gruppe wird durch die beiden Stromquellen SQ1, SQ3 gebildet. Diese dienen der Aufladung und Entladung eines ersten kapazitiven Ausgangsknotens KC zum Abgriff des korrigierten Steuersignals C. Entsprechend dazu bilden die beiden Stromquellen SQ2, SQ4 eine zweite Gruppe zur Aufladung und Entladung eines zweiten kapazitiven Ausgangsknotens KBC, an dem das korrigierte Steuersignal BC abgegriffen werden kann. Die Stromquelle SQ1 wird mit Hilfe eines Schalters S1, die Stromquelle SQ3 mit Hilfe eines Schalters S3 an den kapazitiven Ausgangsknoten KC an- und/oder abgekoppelt. Entsprechend dazu wird die Stromquelle SQ2 mit Hilfe eines Schalters S2, die Stromquelle SQ4 mit Hilfe eines Schalters S4 an den kapazitiven Ausgangsknoten KBC an- und/oder abgekoppelt.
  • Um nun die beiden Steuersignale BA, A im Diagramm FA von 1 mit dem gegebenen Taktverhältnis TH/TL ≠ 1 in die beiden korrigierten Steuersignale BC, C des Diagramms FC von 1 mit dem gewünschten 50:50 Taktverhältnis (TH** = TL**) zu transformieren, werden die vier Stromquellen SQ1 mit SQ4 der Korrektureinheit ES1 vorzugsweise in folgender zeitlicher Reihenfolge sowie mit folgenden Zeitdauern des Auflade- und/oder Entladevorgangs mit Hilfe der unkorrigierten Steuer-/Referenzsignale BA, A dynamisch geschalten:
    Tritt die ansteigende Flanke SFB des ersten Steuersignals BA auf, so wird der Schalter S2 für die Zeitdauer RT** geschlossen, was in der 2 durch einen Wirkpfeil angedeutet ist. Dadurch lädt die Stromquelle SQ2 den kapazitiven Ausgangsknoten KBC für die Zeitdauer RT** mit einem Strom I2 auf, dessen Basisstromanteil I0 um einen Stromkorrekturfaktor IΔ verringert ist. Es gilt also I2 = I0 – IΔ. Dadurch wird erreicht, dass die Flanke SFB** des korrigierten Steuersignals BC langsamer als die Flanke SFB des ursprünglichen Steuersignals BA ansteigt. Der Basisstromanteil I0 ist dabei derjenige elektrische Strom, der beim Aufladen des kapazitiven Ausgangsknotens KBC für die Zeitdauer RT den Pegelverlauf mit der ansteigenden Flanke SFB entsprechend Diagramm FA von 1 hervorrufen würde. Während dieser rise-time der ansteigenden Flanke SFB des ersten Steuersignals BA wird zugleich mit Hilfe des Beginns der abfallenden Flanke FFA des zweiten Steuersignals A der Schalter S3 für dieselbe Zeitdauer RT** geschlossen, so dass vom kapazitiven Ausgangsknoten KC mit Hilfe der Stromquelle SQ3 der elektrische Strom I3 abgezogen wird, dessen Basisstromanteil I0 um den Stromkorrekturfaktor IΔ ebenfalls verringert ist. Dadurch wird die abfallende Flanke SFB des zweiten Steuersignals A mit derselben Steigung wie die ansteigende Flanke des ersten Steuersignals BA abgeflacht. Es ergibt sich somit eine Vergrößerung der Flankenabfallszeit und damit eine verlangsamte abfallende Flanke FFA** entsprechend dem Diagramm FC von 1. Der Basisstromanteil I0 ist dabei derjenige elektrische Strom, der beim Entladen des kapazitiven Ausgangsknotens KC für die Zeitdauer RT den ursprünglich gegebenen Ist-Pegelverlauf mit der abfallenden Flanke FFA entsprechend Diagramm FA von 1 hervorrufen würde.
  • Zusammenfassend betrachtet wird hier im Ausführungsbeispiel der kapazitive Ausgangsknoten KBC mit Hilfe der ansteigenden Flanke SFB des ersten Steuersignals BA zu Beginn des längeren Signalauges SIA1 mit einem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 aufgeladen, der die Anstiegsflanke SFB mit deren ursprünglichen Steilheit entsprechend dem Diagramm FA von 1 erzeugen würde. Durch den Abzug des Stromkorrekturfaktors IΔ von diesem Basisstrom I0 läßt sich in gezielter Weise eine zeitliche Verzögerung beim Aufladen des kapazitiven Ausgangsknotens BC ausgehend vom Low-Pegel L des ersten Steuersignals BA zu dessen High-Pegel H erzielen. Diese zeitliche Verzögerung ist im Diagramm FC von 1 mit ΔT1 bezeichnet. Die verlängerte rise-time für die Anstiegsflanke SFB** ist im Diagramm FC von 1 mit RT** bezeichnet. Für sie gilt RT** = RT + ΔT1. In analoger Weise1 wird die im gleichen Zeitraum RT abfallende Flanke FFA des zweiten Steuersignals A dadurch mit derselben Steigung wie die ansteigende Flanke SFB abgeflacht, dass der kapazitive Ausgangsknoten KC mit dem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 entladen wird, der ansonsten ohne Stromkorrekturfaktor die Abfallsflanke FFA mit der ursprünglichen Steigung entsprechend dem Diagramm FA von 1 hervorrufen würde. Der mit dem Potentialpegel H aufgeladene kapazitive Ausgangsknoten KC wird somit zeitlich um die Zeitdauer RT** = RT + ΔT1 verzögert auf den Low-Pegel L entladen. Somit läßt sich in kontrollierbarer Weise eine zeitliche Verkürzung des längeren Signalauges im Bereich dessen zeitlichen Anfangs einstellen.
  • Um das längere Signalauge wie z. B. SIA1 an seinem zeitlichen Ende ebenfalls zusammenschrumpfen zu lassen, wird der kapazitive Ausgangsknoten KBC anschließend mit dem um den Stromkorrekturfaktor IΔ vergrößerten Basisstrom I0 bei Beginn der abfallenden Flanke FFB stärker als bei bloßer Entladung mit dem Basisstrom I0 entladen, der ansonsten lediglich die Verhält nisse im Diagramm FA von 1 erzeugen würde. Mit anderen Worten heißt das, dass jetzt durch die Vergrößerung des Entladestroms um den Stromkorrekturfaktor IΔ gegenüber dem ursprünglichen Entladestrom I0 die abfallende Flanke FFB des ersten Steuersignals BA steiler gemacht wird. Diese ist im Diagramm FC von 1 mit FFB** bezeichnet. Durch die Beaufschlagung des ursprünglichen Entladestroms I0 mit dem zusätzlichen Stromkorrekturfaktor IΔ wird die ursprüngliche fall-time FT der abfallenden Flanke FFB um die Zeitdauer ΔT2 verkürzt. Gleichzeitig wird während dieser Zeitdauer FT** der gewünschte steilere Anstieg der ansteigenden Flanke SFA des zweiten Steuersignals A dadurch erzwungen, dass der kapazitive Ausgangsknoten KC für das zweite korrigierte Steuersignal C zusätzlich zum Basisstrom I0, mit dem die ursprüngliche Anstiegsflanke SFA vom Low-Pegel L zum High-Pegel H bewirkt wurde, jetzt um den Stromkorrekturfaktor IΔ verstärkt und somit schneller aufgeladen wird. Dadurch läßt sich die Anstiegszeit der ansteigenden Flanke SFA von der Zeitdauer FT auf die Zeitdauer FT** = FT – ΔT2 verkürzen.
  • Die Schalter S2, S3 werden also bei Beginn der ansteigenden Flanke wie z. B. SFB bzw. der abfallenden Flanke FFA zum zeitlichen Anfang des jeweils längeren Signalauges wie z. B. SIA1 gleichzeitig geschlossen. Dies wird hier beispielsweise für das erste Signalauge SIA1 zum Zeitpunkt t0 vorgenommen. Überkreuz zu diesem Paar von Stromquellen SQ2, SQ3 mit zugeordneten Schaltern S2, S3, die eine eingangsseitige Verkürzung des längeren Signalauges SIA1 durch eine Verlangsamung der ursprünglichen Flanken wie z. B. SFB, FFA bewirken, werden die beiden Stromquellen SQ1, SQ4 mit zugeordneten Schaltern S1, S4 zeitlich später bei Beginn der endseitigen Abfalls- bzw. Anstiegsflanke des jeweiligen, ursprünglich längeren Signalauges wie z. B. SIA1 aktiviert. Dies wird hier beispielsweise für das erste Signalauge SIA1 zum Zeitpunkt t3 eingeleitet.
  • Zusammenfassend betrachtet dienen somit die beiden Stromquellen SQ2, SQ1 der korrigierenden Aufladung der kapazitiven Ausgangsknoten KBC, KC. Dies ist in der 2 mit Hilfe des Bezugszeichens CH angedeutet. Demgegenüber dienen die Stromquellen SQ3, SQ4 der korrigierenden Entladung dieser beiden kapazitiven Ausgangsknoten KC, KBC, was durch das Bezugszeichen DCH angedeutet ist.
  • Der Basisstrom I0 ist zweckmäßigerweise derart gewählt, dass die Aufladung und/oder Entladung des jeweiligen kapazitiven Ausgangsknotens KBC bzw. KC das Signalmuster der beiden Steuersignale BA, A des Diagramms FA mit den dortigen Flankensteilheiten am Ausgang und am Ende des jeweiligen Signalauges erzeugen würde. Erst durch Aufprägung eines entsprechenden Korrekturstromfaktors IΔ positiven sowie negativen Vorzeichens für eine bestimmte Zeitdauer wie z. B. RT** oder FT** auf diesen Basisstrom ist es möglich, die Flankensteilheit in gewünschter Weise am Anfang und am Ende jedes Datenauges zu steuern und in kontrollierter Weise einzustellen.
  • Zweckmäßigerweise wird der Stromkorrekturfaktor IΔ aus der Differenz der über ein oder mehrere Perioden aufintegrierten Pegel der beiden korrigierten Steuer-/Referenzsignale wie z. B. BA, A abgeleitet. Dafür wird insbesondere eine Regelschlaufe entsprechend der 4 verwendet. Dort werden die korrigierten Ausgangssteuersignale BC, C an den kapazitiven Ausgangspunkten der Korrektureinheit KE1 durch einen nachgeschalteten Verstärker VS bezüglich ihrer Flankensteilheit normiert, so dass verstärkte, korrigierte Steuersignale BD, D gebildet sind. Diese steuern in einer Rückkoppelschleife RKS einen Integrator INT an. Dieser Integrator kann grob ausgedrückt insbesondere durch eine auf- und entladbare Kapazität gebildet sein. Dieser Integrator INT generiert zwei Steuerspannungen BIAS1, BIAS2, die die Flankensteilheit der Korrek tureinheit KE1 solange verändern, bis sich ein gewünschtes Taktverhältnis, insbesondere 50:50 Taktverhältnis, an den Ausgängen des Verstärkers VS einstellt.
  • Der Anfangswert für den Stromkorrekturfaktor IΔ kann dabei insbesondere aus der Differenz der über ein oder mehrere Perioden aufintegrierten Pegel der beiden, zunächst unkorrigierten Steuer-/Referenzsignale BA, A gewonnen werden.
  • 3 zeigt schematisch eine erste Logikschaltung KE1, die die zeitliche Abfolge und Dauer der Auflade- und/oder Entladevorgänge der beiden kapazitiven Ausgangsknoten KBC, KC durch die Stromquellen SQ1 mit SQ4 der funktionalen Korrektureinheit ES1 von 2 realisiert. Die Logikschaltung KE1 weist vier miteinander verschaltete Transistor-Differenzstufen DIF1 mit DIF4 auf. Jede Differenzstufe DIF1 mit DIF4 ist jeweils durch zwei möglichst identische Transistoren, insbesondere N-Transistoren (N-Kanal Field-Effect-Transistor) gebildet, die jeweils bezüglich ihrer Source-Leitung SL1 mit SL4 miteinander verschaltet, d. h. auf ein gemeinsames Potential gelegt sind. Im Einzelnen weist die Differenzstufe DIF1 die beiden N-Transistoren N61, N63, die Differenzstufe DIF2 die beiden Transistoren N64, N62, die Differenzstufe DIF3 das N-Transistorpaar N54, N53 sowie die Differenzstufe DIF4 das N-Transistorpaar N58, N56 auf. Zur Nachbildung der Ersatzschaltung ES1 von 2 werden die beiden Differenzstufen DIF1, DIF2 zum Aufladen der kapazitiven Ausgangsknoten KBC sowie KC herangezogen. Demgegenüber dienen die Differenzstufen DIF3, DIF4 zum Entladen der kapazitiven Ausgangsknoten KBC, KC. An die gemeinsame Source-Leitung SL1 der ersten Differenzstufe DIF1 ist die erste Stromquelle SQ1 angekoppelt, die insgesamt den Strom I1 = I0 + IΔ aus der Differenzstufe DIF1 in der Summe abzieht. Am Gate-Eingang des ersten Transistors N63 ist das erste Steuersignal BA angelegt, während die Gate- Leitung des zweiten Transistors N61 mit dem zweiten Steuersignal A beaufschlagt wird. Die Drain-Leitung A12 des ersten Transistors N63 ist über eine Stromspiegelschaltung SS12, die durch P-Kanaltransistoren P25, P20 gebildet ist, mit der Drain-Leitung A41 des ersten Transistors N58 der vierten Differenzstufe DIF4 verbunden. Dieser Transistor N58 ist an seinem Gate-Eingang mit dem ersten zu korrigierenden Steuersignal BA beaufschlagt. Die Drain-Leitung A11 des zweiten Transistors N61 der ersten Differenzstufe DIF1 ist über eine elektrische Stromspiegelschaltung SS11, die durch P-Kanaltransistoren P28, P21 gebildet ist, mit dem kapazitiven Ausgangsknoten KC verbunden. Dieser kapazitive Ausgangsknoten KC ist als Abgriff in der Drainleitung A32 des ersten Transistors N53 der dritten Differenzstufe DIF3 vorgesehen. Der Transistor N53 wird dabei an seiner Gate-Leitung mit dem ersten, zu korrigierenden Steuersignal BA beaufschlagt. An die gemeinsame Source-Leitung SL2 der zweiten Differenzstufe DIF2 ist die Stromquelle SQ2 angekoppelt, die daraus den Strom I2 = I0 – IΔ abzieht. An die Gateleitung des ersten Transistors N64 der zweiten Differenzstufe DIF2 ist das erste, zu korrigierende Steuersignal BA angelegt. Dazu können die beiden Gate-Leitungen der Transistoren N63 der ersten Differenzstufe DIF1 sowie des Transistors N64 der zweiten Differenzstufe DIF2 wie in 3 miteinander verbunden sein. Die Gate-Leitung des zweiten Transistors N62 der zweiten Differenzstufe DIF2 wird durch das zweite, zu korrigierende Steuersignal A angesteuert. Die Drain-Leitung A21 des Transistors N64 der zweiten Differenzstufe DIF2 ist wiederum über eine elektrische Stromspiegelschaltung SS21, die durch zwei miteinander verschaltete P-Kanaltransistoren P26, P24 gebildet ist, mit der Drain-Leitung A42 des zweiten Transistors N56 der vierten Differenzstufe DIF4 verbunden. In der Drainleitung A42 ist dabei der kapazitive Ausgangsknoten KBC zum Abgriff des korrigierten Steuersignals BC vorgesehen. Die Drain-Leitung A22 des zweiten Transistors N62 der zweiten Differenzstufe DIF2 ist ebenfalls über eine Stromspiegelschaltung SS22, die in bekannter Weise durch Verschaltung zweier P-Kanaltransistoren P27, P22 gebildet ist, an die Drain-Leitung A31 des zweiten Transistors N54 der dritten Differenzstufe DIF3 angekoppelt. Die gemeinsame Source-Leitung SL3 der dritten Differenzstufe DIF3 wird dabei zum Entladen des kapazitiven Ausgangsknotens KC mit der Stromquelle SQ3 beaufschlagt, die einen elektrischen Strom I3 = I0 – IΔ einprägt. Entsprechend dazu ist die gemeinsame Source-Leitung SL4 der vierten Differenzstufe DIF4 zum Entladen des kapazitiven Ausgangsknotens KBC mit der Stromquelle SQ4 beaufschlagt, die einen elektrischen Strom I4 = I0 + IΔ aus der Differenzstufe DIF4 abzieht. Als Stromspiegelschaltung SS11, SS12, SS21, SS22 kann vorzugsweise ein Stromspiegel bekannter Funktion und Wirkungsweise verwendet werden, wie er z. B. im Buch „Halbleiterschaltungstechnik von Tietze, Schenk, 7. Aufl., 1985 in der 5.13 des Kapitels 5.5 angegeben ist.
  • Allgemein betrachtet ist jeweils eine der beiden Drain-Leitungen jeder aufladenden Differenzstufe DIF1, DIF2 überkreuz, d. h. wechselseitig mit je einer Drain-Leitung der entladenden Differenzstufen DIF3, DIF4 über eine Stromspiegelschaltung verbunden. Insbesondere ist eine der beiden Drain-Leitungen der mit dem höheren Gesamtstrom I0 + IΔ beaufschlagten, aufladenden Differenzstufe mit derjenigen Drain-Leitung der entladenden Differenzstufe gekoppelt, die einen der beiden Ausgangsknoten mit dem niedrigeren Gesamtstrom I0 – IΔ entladen soll. Insbesondere ist eine der beiden Drain-Leitungen der mit dem niedrigeren Gesamtstrom I0 – IΔ beaufschlagten, aufladenden Differenzstufe mit derjenigen Drain-Leitung der entladenden Differenzstufe gekoppelt, die den anderen der beiden Ausgangsknoten mit dem höheren Gesamtstrom I0 + IΔ entladen soll. Durch eine derartige Verschaltungslogik werden die ursprünglichen beiden Steuersignale BA, A hinsichtlich der Zeitdauern ihrer jeweiligen ansteigenden sowie abfallenden Flanke derart manipuliert, dass an den beiden kapazitiven Ausgangsknoten KBC, KC zugehörige korrigierte Steuersignale BC, C mit dem gewünschten Taktverhältnis generiert werden.
  • Im Einzelnen wird bei pauschaler Betrachtungsweise insbesondere folgende zeitliche Abfolge und Dauer der Auflade- und/oder Entladevorgänge der beiden kapazitiven Ausgangsknoten KBC, KC für die korrigierten Steuersignale BC, C mit Hilfe der ursprünglichen Steuersignale BA, A erzeugt:
    Steigt das erste Steuersignal BA – wie in Diagramm FA von 1 gezeigt- von seinem Low-Pegel L zum High-Pegel H mit der linearen Flanke SFB an, während das zweite Steuersignal A mit seiner linearen Flanke FFA von seinem High-Pegel H zum Low-Pegel L abfällt, so wird der Transistor N64 der zweiten Differenzstufe DIF2 stärker durchgeschaltet, während der Transistor N62 weitgehend gesperrt wird. Dadurch wird der Drain-Leitung A21 durch die Stromquelle SQ2 der um den Stromkorrekturfaktor IΔ verringerte Basisstrom I0 aufgezwungen. Mit Hilfe der Stromspiegelschaltung SS21 wird dieser elektrische Strom I2 = I0 – IΔ = I2* in der Drain-Leitung A42 des Transistors N56 zum Fließen gebracht und der kapazitive Ausgangsknoten KBC mit diesem Strom I2* aufgeladen. Denn der Transistor N56 der vierten Differenzstufe DIF4 ist im wesentlichen solange gesperrt, bis vom ersten Steuersignal BA der High-Pegel H erreicht wird bzw. das zweite Steuersignal A seinen Low-Pegel L erreicht. Auf diese Weise wird der kapazitive Ausgangsknoten KBC zeitlich verzögert gegenüber den ursprünglichen Verhältnissen ohne Stromkorrekturfaktoraufgeladen. Zweckmäßigerweise wird der Stromkorrekturfaktor IΔ derart gewählt, dass sich eine gewünschte zeitliche Verlängerung wie z. B. ΔT1 für die rise-time der ansteigenden Flanke SFB** des korrigierten Steuersignals BC ergibt. Da mit Beginn der rise-time des ersten Steuersignals BA zum Zeitpunkt t0 gleichzeitig der Pegel des zweiten Steuersignals A sinkt, wird beim dritten Differenzglied DIF3 der Transistor N53 leitender als der Transistor N54. Dadurch wird der kapazitive Ausgangsknoten KC über die Drainleitung A32 des Transistors N53 mit dem Strom I3 = I0 – IΔ der Stromquelle SQ3 entladen. Dies bedeutet, dass der kapazitive Ausgangsknoten KC mit einem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 entladen wird. Dadurch sinkt der Pegel des Potentials am Knoten KC um die Zeitdauer ΔT1 verzögert langsamer als beim ursprünglichen Steuersignal A ab. Wird der Stromkorrekturfaktor IΔ zur Aufladung des Knotens KBC im Wesentlichen gleich dem Stromkorrekturfaktor für den Entladevorgang des kapazitiven Ausgangsknotens KC gewählt, so ergibt sich für die korrigierte ansteigende Flanke SFB** sowie abfallende Flanke FFA** der beiden Steuersignale BC, C im Wesentlichen dieselbe Zeitdauer RT**.
  • Sobald das Steuersignal A den Low-Pegel L erreicht hat, lädt der P-Kanaltransistor P24 des Stromspiegels SS21 den Knoten KBC bis auf die Versorgungsspannung auf. Sobald das Steuersignal BA den High-Pegel H erreicht hat, begrenzt der P-Kanaltransistor P24 des Stromspiegels SS21 zweckmäßigerweise den Aufladevorgang für den Knoten KBC. Damit wirkt der P-Kanaltransistor P24 des Stromspiegels SS21 wie der Schalter S2. Entsprechend wirkt der Transistor N53 des Differenzgliedes DIF3 als Schalter S3.
  • Steigt nun der Pegel des zweiten Steuersignals A von seinem Low-Pegel L zum High-Pegel H an, während das erste Steuersignal BA gleichzeitig im selben Zeitraum vom High-Pegel H zum Low-Pegel L abfällt, so schaltet nun der Transistor N61 der ersten Differenzstufe DIF1 verstärkt durch, so dass über den Stromspiegel SS11 der Strom I1* = I1 = I0 + IΔ der Source-Leitung A32 des Transistors N53 der dritten Differenzstufe DIF3 aufgeprägt werden kann. Dadurch wird der kapazitive Ausgangsknoten KC mit dem um den Stromkorrekturfaktor IΔ vergrößerten Basisstrom I0 aufgeladen. Aufgrund der Hinzuaddierung des zusätzlichen Korrekturstromfaktors IΔ wird der Knoten KC dabei schneller als in dem Fall aufgeladen, dass sämtliche Stromquellen SQ1 mit SQ4 lediglich denselben Basisstrom I0 ziehen. Zweckmäßigerweise wird der Stromkorrekturfaktor zum Aufladen des kapazitiven Ausgangsknotens KC im Wesentlichen gleich dem Stromkorrekturfaktor IΔ bei seiner Entladung gewählt. Da jetzt aber bei der Aufladung des Knotens KC dieser Stromkorrekturfaktor in Summe zum Basisstrom I0 wirkt, wird dieser schneller aufgeladen, als dieser Knoten KC später mit dem um Stromkorrekturfaktor verringerten Basisstrom entladen wird. Der P-Kanaltransistor P21 der Stromspiegelschaltung SS11 fungiert dabei als Schalter S1 zum Ankoppeln der Stromquelle SQ1 an den kapazitiven Ausgangsknoten KC. Dieser P-Kanaltransistor P21 wird dabei zu dem Zeitpunkt leitend, an dem die ansteigende Flanke SFA des Steuersignals A beginnt. Dies ist hier im Ausführungsbeispiel der Zeitpunkt t3. In entsprechender Weise wird der N-Kanaltransistor N56 der vierten Differenzstufe DIF4 ab dem Zeitpunkt t3 leitend, bei dem die abfallende Flanke FFB des ersten Steuersignals BA vom High-Pegel zum Low-Pegel absinkt, der Pegel des zweiten Steuersignals A hingegen ansteigt. Dadurch wird vom kapazitiven Ausgangsknoten KBC mithilfe der Stromquelle SQ4 der um den Stromkorrekturfaktor IΔ erhöhte Basisstrom I0 abgezogen und somit eine schnellere Entladung des Knotens KBC als dessen Aufladung erzeugt. Insgesamt fällt somit die Flanke FFB innerhalb einer um ΔT2 verkürzten Zeitdauer FT** vom High-Pegel H auf den Low-Pegel L ab. Auf diese Weise ergibt sich zwischen der korrigierten, steileren Anstiegsflanke SFA** sowie abfallende Flanke FFB** ein Schnittpunkt K2**, der um die Zeitdauer ZV2** gegenüber der zeitlichen Lage t4 des ur sprünglichen Schnittpunkts K2 zeitversetzt ist. Auf diese Weise läßt sich somit das Signalauge SIA1 von seinem zeitlichen Ende her in gewünschter Weise verkürzen und das nachfolgende, ursprünglich kürzere Signalauge SIA2 verlängern. Der Transistor N56 der vierten Differenzstufe DIF4 wirkt dabei als Schalter S4. Der Schalter S4 wird geschlossen, sobald der Pegel des Steuersignals A vom Low-Pegel L zum High-Pegel H hin ansteigt und der Pegel des Steuersignals BA beginnt, abzufallen. Der Transistor N56 öffnet hingegen wieder den Schalter, d. h. wirkt sperrend, sobald zwischen den Pegeln des Steuersignals A und BA im Wesentlichen kein differentieller Unterschied mehr vorliegt. Wenn A = BA gilt, dann sind die beiden Transistoren N56, N58 vorzugsweise halbleitend (=Übergangszustand), wobei der Strom der Stromquelle SQ4 in den linken und rechten Strompfad der Differenzstufe DIF4 je zur Hälfte aufgeteilt wird. Gleiches gilt in analoger Weise für die übrigen Differenzstufen. Wenn die Eingangssignale BA, A ihre Pegelzustände wechseln, so werden dabei alle Schalter S1 mit S4 in vorteilhafter Weise umgeschaltet.
  • Allgemein ausgedrückt wird die zeitliche Abfolge und Dauer der Auflade- und/oder Entladevorgänge der beiden kapazitiven Ausgangsknoten KBC, KC durch die Stromquellen SQ1 mit SQ4 mithilfe von vier miteinander verschalteten Transistor-Differenzstufen DIF1 mit DIF4 vorzugsweise folgendermaßen gesteuert:
    Die Source-Leitung SL1 einer ersten Transistor-Differenzstufe DIF1, mit der jeweils über eine Stromspiegelschaltung SS11 der erste der beiden kapazitiven Ausgangsknoten KC geladen wird, wird mit einem um den Stromkorrekturfaktor IΔ vergrößerten Basisstrom I0, sowie die Source-Leitung SL2 einer zweiten Transistor-Differenzstufe DIF2, mit der jeweils über eine Stromspiegelschaltung SS21 der zweite der kapazitiven Ausgangsknoten KBC geladen wird, mit einem um den Stromkorrek turfaktor IΔ verringerten Basisstrom I0 beaufschlagt. Entsprechend dazu wird die Source-Leitung SL3 einer ersten Transistor-Differenzstufe DIF3, mit der jeweils der um den Stromkorrekturfaktor IΔ stärker aufgeladene, erste kapazitive Ausgangsknoten KC entladen wird, mit einem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0, sowie die Source-Leitung SL4 einer zweiten Transistor-Differenzstufe DIF4, mit der jeweils der um den Stromkorrekturfaktor IΔ schwächer aufgeladene, zweite kapazitive Ausgangsknoten KBC entladen wird, mit einem um den Stromkorrekturfaktor IΔ vergrößerten Basisstrom I0 beaufschlagt.
  • Die Logikschaltung KE1 von 3 zeichnet sich insbesondere dadurch aus, dass der Gesamtstromverbrauch insgesamt im Wesentlichen konstant ist und zwar annäherungsweise 4 I0. Weiterhin wird der jeweilige kapazitive Ausgangsknoten KBC, KC dynamisch geladen, als auch wieder entladen. Dabei unterscheiden sich der jeweilige Auflade- sowie zugehörige Entladestrom um annäherungsweise 2 IΔ.
  • 5 zeigt zusammen mit dem Integrator INT sowie dem Verstärker VS der Regelschlaufe nach 4 eine Korrektureinheit KE2, die gegenüber der Korrektureinheit KE1 von 3 modifiziert ist. Der Logikteil SKE1 der vier Differenzstufen DIF1 mit DIF4 sowie der zugehörigen Verschaltung über die Stromspiegel SS11, SS12, SS21, SS22 der Korrektureinheit KE1 von 3 wird hierbei auch bei der Korrektureinheit KE2 von 5 verwendet, was durch eine strichpunktierte Umrahmung mit dem Bezugszeichen SKE1 veranschaulicht ist. Anstelle der aufladenden Stromquellen SQ1, SQ2 sind jetzt die beiden gemeinsamen Differenzstufen DIF1, DIF2 mit den Drain-Leitungen einer weiteren Transistor- Differenzstufe SQ12 verbunden. Diese weist zwei weitgehend identische N-Transistoren N49, N56 auf, in deren gemeinsame Source-Leitung M1 ein weiterer N-Transistor N25 eingeschaltet ist, der vorzugsweise den zweifachen Basisstrom 2 I0 zieht. In entsprechender Weise sind die beiden Stromquellen SQ3, SQ4 von 3 durch das Differenzglied SQ34 in 5 ersetzt, dass wie das Differenzglied SQ12 ausgebildet ist. In die gemeinsame Source-Leitung M2 zweier N-Transistoren N43, N44 ist ein N-Transistor N26 eingefügt, der ebenfalls vorzugsweise den zweifachen Basisstrom 2 I0 zieht. ist. Die Differenzglieder SQ12, SQ34 beaufschlagen die Source-Leitungen SL1 mit SL4 der vier Differenzstufen DIF1 mit DIF4 im Logikteil SKE1 genauso wie die vier Konstantstromquellen SQ1 mit SQ4 mit den Strömen I1 mit I4. Da der Gate-Eingang des Transistors N49 mit dem Korrektursignal BIAS1 des Integrators INT sowie der Gate-Eingang des Transistor N56 der Differenzstufe SQ12 mit dem Korrektursignal BIAS2 des Integrators INT gespeist wird, teilt sich der vom Transistor N25 gezogene elektrische Strom von 2 I0 derart auf die beiden Transistoren N49, N56 auf, dass der Source-drain-Strom durch den Transistor N49 um einen Stromkorrekturfaktor IΔ erhöht zum Basisstrom ist, während der durch den Transistor N56 fließende Drain-Source-Strom als ein um denselben Stromkorrekturfaktor IΔ erniedrigte Basisstrom I0 zum Fließen kommt, und zwar unter der Voraussetzung, dass der Pegel des Korrektursignals BIAS1 größer als der Pegel des Korrektursignals BIAS2 ist (BIAS1 > BIAS2). Falls BIAS1 = BIAS2 ist, ist IΔ zu vernachlässigen, d. h. der Strom I1 bzw. I2 durch die beiden Strompfade der Differenzstufe SQ12 ist im wesentlichen gleich.
  • 6 zeigt eine weitere Korrektureinheit KE3, die gegenüber den Korrektureinheiten KE1, KE2 der 3, 5 modifiziert ist. Die Stromquellen SQ1 mit SQ4 sind jetzt durch N-Kanal-Transistoren N85, N86, N77 sowie N80 ersetzt. Diese werden durch Steuersignale BIAS3, BIAS4 eines Stromspiegels SSE angesteuert, der aus den Korrektursignalen BIAS1, BIAS2 des Integrators INT der Regelschlaufe von 4 die beiden Steuersignale BIAS3, BIAS4 erzeugt. Diese unterscheiden sich jeweils durch einen Stromkorrekturfaktor +/–IΔ voneinander.
  • Ist BIAS1 größer als BIAS2, so wird auch BIAS3 größer als BIAS4. Das Steuersignal BIAS3 entspricht einem elektrischen Basisstrom I0, der um den Stromkorrekturfaktor IΔ erhöht ist, während das Korrektursignal BIAS4 ein elektrischer Basisstrom I0 verringert um denselben Stromkorrekturfaktor IΔ ist. Die Differenzstufen DIF1, DIF4 werden mit dem Korrektursignal BIAS3, die Differenzstufen DIF2, DIF3 mit dem Korrektursignal BIAS4 beaufschlagt, wodurch die Differenzstufen DIF1 mit DIF4 in derselben Weise mit den Strömen I1 mit I4 wie in 3 an ihrer jeweiligen gemeinsamen Source-Leitung beaufschlagt werden. Durch den zusätzlichen Stromspiegel SSE in 6 werden die dreifach in Serie geschalteten N-Kanal-FET-Transistoren wie z. B. N25, N49, N61 der Korrektureinheit KE2 durch lediglich zwei in Serie geschaltete N-Transistoren wie z. B. N85, N61 ersetzt. Die dreifach hintereinander geschalteten N-Transistoren sind in der 5 bei der Korrektureinheit KE2 strichpunktiert umrahmt eingezeichnet und mit dem Bezugszeichen 3NF versehen. Die Zweifachhintereinanderschaltung von N-Transistoren bei der Korrektureinheit KE3 von 6 ist dort durch eine strichpunktierte Umrahmung 2NF angedeutet. In analoger Weise sind bei der Korrektureinheit KE3 von 6 mit vorangeschalteter Stromspiegelschaltung SSE auch alle übrigen Dreifachhintereinanderschaltungen von N-Transistoren der Korrektureinheit KE2 von 5 durch solche Zweifachhintereinanderschaltungen 2NF von N-Transistoren ersetzt. Dies ermöglicht einen niedrigeren Spannungswert bzw. Potentialwert der Knoten VP1 mit VP4 bei der Korrekturschaltung KE3 nach 6 gegenüber der Korrekturschaltung KE2 von 5, und zwar ohne dass die N-Transistoren ihren Sättigungsbereich (=Stromquellenbereich) verlassen. Dies wiederum ermöglicht unter Umständen einen größeren Regelbereich von IΔ und damit entsprechend umfangreicher einstellbaren Korrekturbereich des gewünschten Taktverhältnisses. Die P-Kanaltransistoren P39, P38, P37, P45, die mit den P-Kanaltransistoren P20, P24, P22, P21 der Stromspiegel SS12, SS21, SS22, SS11 des Logikteils SKE1 als Dioden verschaltet sind, dienen zur Amplitudenbegrenzung der korrigierten Steuersignale BC, C.
  • 7 zeigt die zeitlichen Signalverläufe auf den Ansteuerleitungen, Ausgangsleitungen sowie zwei zwischengeschalteten, internen Leitungen der Korrektureinheit KE2 nach 5. In der oberen Bildhälfte sind die beiden Signalverlaufe der ursprünglichen Steuersignale BA, A entsprechend dem Diagramm FA von 1 eingezeichnet. Der höhere Signalpegel H entspricht dabei vorzugsweise dem betragsmäßig höheren Wert der Versorgungsspannung VDD, während der untere Signalpegel L ≠ VSS < VDD ist. VSS ist dabei vorzugsweise die untere Versorgungsspannung, oft als GND (ground) oder Masse bezeichnet. Das Potential von VSS kann dabei auch von Masse = 0 V abweichen, z. B. negativ werden. Insbesondere wird der jeweilige Potentialpegel VDD, VSS derart eingestellt, dass die N und P-Transistoren im Sättigungsbereich (=Stromquellenbereich) betrieben werden können. Auf der internen Leitung VP1 des Stromspiegels SS11 stellt sich dann der Pegelverlauf VP1* in Abhängigkeit vom Signalpegel A ein. Der internen Leitung VP2 des Stromspiegels SS12 ist hingegen der Pegelverlauf VP2* zugeordnet, der invers bzw. komplementär zum Pegelverlauf BA verläuft. Zwischen den beiden Pegelverläufen VP1* und VP2* ergibt sich ein Potentialhub von SW1. Der maximale obere Potentialpegel ist dabei vorzugsweise durch den oberen Wert der Versorgungsspannung VDD gegeben. Die Potentialpegel auf den internen Leitungen VP3, VP4 der Stromspiegel SS21, SS22 ist ebenfalls in der 7 im Verhältnis zu den ursprünglichen Steuersignalen A, BA wiedergegeben. Der Pegelverlauf VP3* auf der internen Leitung VP3 folgt dabei dem Verlauf des Steuer signals A nach, während der Pegelverlauf VP4* auf der Leitung VP4 dem Steuersignal BA zugeordnet ist. Zwischen dem oberen und unterem Pegelzustand ergibt sich dabei ein Signalhub von SW2, der geringer als der Signalhub SW1 zwischen den Pegelverläufen VP1* und VP2* ist. Diese Relation stellt sich dann ein, wenn das Korrektursignal BIAS3 größer als BIAS4 ist (I(N85) > I(N86) → I0 + IΔ > Io – IΔ). Der obere Potentialpegel wird wiederum durch die Versorgungsspannung VDD bestimmt.
  • In der unteren Bildhälfte sind schließlich die Potentialpegelverläufe der korrigierten Steuersignale BC, C an den kapazitiven Ausgangsknoten KBC, KC mit eingezeichnet. Durch den Pfeil PF1 ist angedeutet, dass durch die abfallende Flanke des Zwischensignals VP1* die Aufladung des Knotens KC ausgelöst wird, um eine schnelle ansteigende Flanke für das gewünschte korrigierte Steuersignal C zu erhalten. Der Grund dafür ist, dass der P-Kanaltransistor P21 des Stromspiegels SS11 anders als bei einem N-Kanal-Transistor bei Absinken der Gate-Spannung aufmacht, d. h. einen größeren Drain-Source-Strom zum Fließen kommen lässt. Dies entspricht der Schließung des Schalters S1 von 2.
  • 8 zeigt schließlich in schematischer Darstellung eine zweite Ersatzschaltung bzw. Korrektureinheit ES2, mit der eine zweite Variante des erfindungsgemäßen Prinzips zur Korrektur des gegebenen Taktverhältnisses der beiden Steuer-/Referenzsignale nach 1 durchgeführt werden kann. Im Unterschied zur Funktion der ersten Ersatzschaltung ES1 von 2 werden jetzt bei der Ersatzschaltung ES2 die beiden kapazitiven Ausgangsknoten KBC, KC statisch mithilfe der Stromquellen SQ2, SQ1 geladen. Dies bedeutet, dass die Schalter S2, S1 die dort in der 2 jeweils durch die ansteigenden Flanken SFB, SFA der beiden Steuersignale BA, A ein- und ausgeschalten werden, weggelassen worden sind. Es wird also auf eine dynamische Ein- und Ausschaltung der Stromquel len SQ2, SQ1 verzichtet. Stattdessen wird der kapazitive Ausgangsknoten KBC im Wesentlichen ständig mit dem elektrischen Strom I2 = I0 – IΔ der Stromquelle SQ2, sowie der Knoten KC im Wesentlichen ständig mit dem elektrischen Strom I1 = I0 + IΔ der Stromquelle SQ1 aufgeladen. Lediglich das Entladen der beiden kapazitiven Ausgangsknoten KBC, KC wird dynamisch mithilfe von Schaltern S3, S4 vorgenommen. Dabei wird der Schalter S3 mithilfe des Steuersignals A ein- und ausgeschaltet, während der Schalter S4 mithilfe des Steuersignals BA aktiviert und deaktiviert wird. Dieses dynamische Schalten des Schalters S3 mithilfe des Steuersignals A ist durch einen Wirkpfeil WA in der 8 veranschaulicht. Entsprechend dazu ist die Ein-/Ausschaltung des Schalters S4 über das Steuersignal BA mithilfe eines Wirkpfeils WBA angedeutet. Die beiden Schalter S3, S4 sind über Anschlußleitungen L3, L4 auf eine gemeinsame elektrische Leitung GL geführt, in die eine Stromquelle SQD eingeschaltet ist. Diese Stromquelle SQD zieht dabei den zweifachen Basisstrom 2 I0. Zur gewünschten Korrektur des Ist-Taktverhältnisses der gegebenen Steuersignale BA, A entsprechend dem Diagramm FA von 1 in ein gewünschtes Soll-Taktverhältnis wie z. B. TH**/TL** = 1 entsprechend dem Diagramm FC von 1 wird im Einzelnen das Ein- und Ausschalten der Schalter S3, S4 insbesondere folgendermaßen durchgeführt:
    Kommt es zum Abfall der Flanke FFA des zweiten Steuersignals A der Flanke FFA des Steuersignals A zum Zeitpunkt t0, so wird der Schalter A geöffnet. Dadurch wird der Knoten KBC mit dem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 geladen. Dadurch ergibt sich für das korrigierte Steuersignal BC ausgehend vom Zeitpunkt t0 eine ansteigende Flanke SFB**, die über eine Zeitdauer RT** bis zum Zeitpunkt t2** ansteigt, die gegenüber der ursprünglichen rise-time RT um den Zeitkorrekturfaktor ΔT1 verlängert ist. Die ansteigende Flanke SFB** verläuft also flacher als die ursprüngliche Flanke SFB. Gleichzeitig wird mit Beginn des Anstiegs der Flanke SFB des ersten Steuersignals BA zum Zeitpunkt t0 der Schalter S4 geschlossen. Damit wird von der Abgriffsleitung LC ein Strom IC abgezogen, der sich nach der ”Kirchhoffschen”-Regel berechnet zu: IC = 2I0 – I1, wobei I1 = I0 – IΔ → IC = I0 – IΔ.
  • Damit wird der Knoten KC mit einem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 entladen, d. h. die Flanke FFA** des korrigierten Steuersignals C fällt langsamer als beim ursprünglichen Steuersignal A ab, (unter der Voraussetzung, dass der Basisstrom I0 die ursprüngliche Flanke FFA hervorgerufen hätte).
  • Steigt die Flanke SFA des zweiten Steuersignals A zum Zeitpunkt t3 an, so wird der Schalter A geschlossen. Daraufhin setzt ein Entladevorgang auf der Abgriffsleitung LB des kapazitiven Ausgangsknotens KBC ein. Dort fließt nach der ”Kirchhoffschen”-Regel ein Ladestrom IBC, der sich folgendermaßen berechnet: IBC = 2I0 – I2, wobei I2 = I0 – IΔ → IBC = I0 + IΔ
  • Dies bedeutet, dass der Knoten KBC mit einem um den Stromkorrektur IΔ vergrößerten Basisstrom I0 entladen wird. Dadurch wird die abfallende Flanke FFB** des korrigierten Steuersignals BC steiler als seine ursprüngliche Flanke FFB gemacht. Wie zuvor zu den 1 und 2 erläutert, kann dadurch das ursprünglich längere Signalauge SIA1 in gewünschter Weise verkürzt werden, und ein bestimmtes Taktverhältnis bzw. bestimmte zeitliche Längen TH**, TL** je zweier aufeinanderfol gender Signalaugen eingestellt werden. Kommt es zum Zeitpunkt t3 zur abfallenden Flanke FFB des ersten Signalpegels BA, so wird der Schalter S4 geöffnet, wodurch der kapazitive Ausgangsknoten KC mit dem elektrischen Strom I1 der Stromquelle SQ1 = I0 + IΔ aufgeladen wird. Mit anderen Worten heißt das, dass am Ausgangsknoten KC der Potentialpegel für das korrigierte Steuersignal C mit einer steileren Anstiegsflanke SFA** als die ursprüngliche Flanke SFA ansteigt. Auf diese Weise lassen sich somit entsprechend zu den 1, 2 die gewünschten, korrigierten Steuersignale unter Reduzierung des Schaltungsaufwands ebenfalls generieren.
  • 9 zeigt in schematischer Darstellung eine Logikschaltung KE4, mit der das Korrekturverfahren der zweiten Ersatzschaltung nach 8 durchgeführt werden kann. Die Logikschaltung bzw. Korrektureinheit KE4 weist zwei Differenzstufen DIF1*, DIF2* auf. Diese sind jeweils durch Paare von N-Transistoren N102, N100 sowie N98, N97 gebildet. Dabei sind die Source-Leitungen der N-Transistorpaare N100, N102 sowie N97, N98 jeweils miteinander verschaltet. In die gemeinsame Source-Leitung SO1 der ersten Differenzstufe DIF1* ist ein weiterer N-Transistor N101 eingefügt, der den statischen Strom 2 10, d. h. den zweifachen Basisstrom zieht. Entsprechend dazu ist in der gemeinsamen Source-Leitung S02 der zweiten Differenzstufe DIF2* der N-Transistor N99 eingefügt, der ebenfalls statisch den zweifachen Basisstrom 2 I0 zieht. Die Gate-Leitung des ersten Transistors N102 der ersten Differenzstufe DIF1* wird mithilfe des Korrektursignals BIAS1 am Ausgang des Integrators INT angesteuert. Entsprechend dazu steuert das zweite Korrektursignal BIAS2 des Integrators INT die Gate-Leitung des zweiten Transistor N100 der ersten Differenzstufe DIF1* an. Falls beispielsweise das Korrektursignal BIAS1 einen höheren Pegel als das Korrektursignal BIAS2 aufweist, so wird der Drain-Leitung DL11 des Transistors N102 der elektrische Strom I1 = I0 + IΔ aufgeprägt, während die Drain- Leitung DL21 des zweiten Transistors N100 mit dem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 beaufschlagt wird, d. h. dort kommt also der kleinere elektrische Strom I2 = I0 – IΔ zum Fließen. Da die beiden Korrektursignale BIAS1, BIAS2 aufgrund der Integrationswirkung des Integrators INT im Wesentlichen statische Signale sind, entsprechen die beiden Zweige DL11, DL21 der Differenzstufe DIF1* im Wesentlichen den Stromquellen SQ1 sowie SQ2 des Ersatzschaltbildes ES2 von 8. Der elektrische Strom I1 wird dabei über einen Stromspiegel SS11*, der durch zwei miteinander verschaltete P-Kanaltransistoren P62, P58 in bekannter Weise gebildet ist, in der Drain-Leitung DL22 des N-Kanaltransistors N97 der zweiten Differenzstufe DIF2* zum Fließen gebracht. An diese Drain-Leitung DL22 ist die Abgriffsleitung LC zum Abgreifen des korrigierten Ausgangssignals C angekoppelt. Auf diese Weise wird der kapazitive Ausgangsknoten KC in der Drain-Leitung DL22 mit dem Strom I1 statisch aufgeladen. In entsprechender Weise dazu wird der Drain-Leitung DL21 des N-Transistors N98 der zweiten Differenzstufe DIF2* der elektrische Strom I2 = I0 – IΔ mithilfe des Stromspiegels SS12* ausgehend von der Source-Leitung DL21 der ersten Differenzstufe DIF1* aufgezwungen. Dadurch kann der kapazitive Ausgangsknoten KBC in der Drain-Leitung DL21 des Transistors N98 statisch mit dem Strom I2 aufgeladen werden. An die Gate-Leitung des N-Transistors N98 ist dabei das ursprüngliche Steuersignal A angelegt. Die Gate-Leitung des zweiten Transistors N97 der zweiten Differenzstufe DIF2* wird hingegen durch das ursprüngliche Steuersignal BA angesteuert. Im kapazitiven Ausgangsknoten KBC der Drain-Leitung DL21 ist die Abgriffsleitung LB angeschlossen. Kommt es nun zu einer ansteigenden Flanke des Steuersignals A, so leitet der Transistor N98 stärker als der Transistor N97. Letzter ist im Wesentlichen gesperrt. Dadurch kommt der Entladestrom IBC in der Abgriffsleitung LB zum Fließen, wobei gilt IBC = I0 + IΔ. Tritt eine ansteigende Flanke des Steuersignals BA auf, während das Steuersignal A abfällt, so leitet der Transistor N97. Dann wird in der Abgriffsleitung LC der Abgriffstrom IC abgezogen. Für diesen gilt nach der ”Kirchhoffschen”-Regel dann IC = I0 – IΔ. Allgemein ausgedrückt werden also im Logik-/Speicherbaustein KE4 zwei kapazitive Ausgangsknoten KBC, KC mit einem um einen Stromkorrekturfaktor IΔ verringerten sowie vergrößerten Basisstrom I0 statisch aufgeladen. Lediglich das Entladen dieser beiden kapazitiven Ausgangsknoten KBC, KC wird durch die unkorrigierten Steuer-/Referenzsignale BA, A derart dynamisch geschaltet, dass derjenige kapazitive Ausgangsknoten KBC, der statisch mit einem um den Stromkorrekturfaktor IΔ verringerten Basisstrom I0 geladen worden ist, mit einem um etwa denselben Stromkorrekturfaktor IΔ vergrößerten Basisstrom I0 entladen wird, und gleichzeitig derjenige kapazitive Ausgangsknoten KC, der zuvor mit einem um einen Stromkorrekturfaktor IΔ vergrößerten Basisstrom I0 geladen worden ist, mit einem um etwa denselben Stromkorrekturfaktor IΔ verringerten Basisstrom I0 wieder entladen wird.
  • Der statische Aufladevorgang des jeweiligen kapazitiven Ausgangsknotens KBC, KC wird jeweils mit Hilfe einer vorgeschalteten Begrenzungsschaltung LI11, LI12 limitiert. Diese ist jeweils durch einen P-Kanaltransistor P60, P57 gebildet, der mit dem ausgangsseitigen P-Kanaltransistor P58, P59 der Stromspiegel SS11*, SS12* parallel geschalten ist.
  • Die Logikschaltung KE4 nach 9 zeichnet sich insbesondere dadurch aus, dass sie gegenüber den Logikschaltungen KE2, KE3 beim Aufladen der kapazitiven Ausgangsknoten KBC, KC mit statischen Aufladeströmen auskommt. Eine dynamische Stromspiegelung und somit komplizierte Auflade- und Entladevorgänge sind somit weitgehend vermieden. Dadurch ist auch eine höhere Taktfrequenz ermöglicht, mit der die Logikschal tung KE4 betrieben werden kann. Deshalb eignet sich diese Logikschaltung KE4 vorzugsweise für schnelle Speicherchips wie z. B. SDRAMs, SGRAMs. Damit sind Taktfrequenzen von 500 MHz und mehr, d. h. über 500 MHz ermöglicht.
  • Zusammenfassend betrachtet ist es mit dem erfindungsgemäßen Korrekturverfahren insbesondere ermöglicht, bei hochperformanten, synchronen Datenübertragungen mit zwei Datenbits pro Clock-Zyklus, wie z. B. bei Systemen mit Double-Data-Rate-Speicherbausteinen, im Wesentlichen gleichgroße Datenaugen zwischen den üblicherweise verwendeten zwei Steuersignalen zu erzeugen. Dies entspricht einem 50:50 Taktverhältnis zwischen den zwei Pegelzuständen des jeweiligen Steuersignals. Abweichungen im Taktverhältnis (duty cycle) würden nämlich immer ein längeres Datenbit erzeugen, dem ein kürzeres Datenbit folgen würde, da die Datensignale auf eine solche Clock synchronisiert sind. Ein kürzeres Datenbit würde aber die obere Grenzfrequenz des Systems auf den Logik-/Speicherbaustein bezogen limitieren, was aber eine niedrigere Ausbeute der theoretisch höheren Geschwindigkeitsklasse bedeuten würde. Deshalb ist es insbesondere wünschenswert, mithilfe des erfindungsgemäßen Korrekturverfahrens ein Taktverhältnis eines Clock-Signals auf den idealen Wert von 50% einzustellen.
  • In einem Kurzüberblick über die Ausführungsvarianten der 1 mit 9 wird nochmals beispielhaft das erfindungsgemäße Korrekturprinzip erläutert:
  • 1 zeigt im Diagramm FA die differentiellen, periodischen Clock-Signale BA, A. Die High-Phase TH und die Low-Phase TL des Signals BA sind dort unterschiedlich lang. Der Schaltungspunkt von Differenzstufen ist dabei vorzugsweise durch den Kreuzungspunkt der Eingangssignale BA, A festgelegt. Entsprechend dem bekannten Korrekturverfahren der US 6,169,434 könnte entsprechend dem Diagramm FB eine Korrektur der Länge der Datenaugen dadurch vorgenommen werden, das zu den ursprünglichen Steuersignalen A, BA unterschiedliche Gleichspannungen (DC-Spannungen) hinzugefügt werden, so dass sich die Kurven entlang der Ordinatenrichtung verschieben würden. In der 1 wurde dem Signal A eine DC-Spannung hinzugefügt, bis es den Verlauf von Signal B im Diagramm FB hat. Durch Änderung der absoluten Signalpegel H*, L* kann somit ein gewünschtes Taktverhältnis der Steuersignale B, BB, insbesondere ein 50:50 Taktverhältnis, eingestellt werden.
  • Im Diagramm FC von 1 ist der Verlauf der korrigierten Steuersignale BC, C nach der Durchführung des erfindungsgemäßen Verfahrens dargestellt. Die jeweilig fallende Flanke FFA des Steuersignals A und die jeweilig zugeordnete, steigende Flanke SFB des Steuersignals BA werden zu Beginn des längeren Datenauges SIA1 verlangsamt, sowie die jeweilig fallende Flanke FFB sowie die jeweilig zugehörige, steigende Flanke SFA am Ende dieses Datenauges SIA1 beschleunigt. Daraus resultiert eine Änderung des Taktverhältnisses auf 50 Prozent, wie dies im Diagramm FC von 1 gezeigt ist.
  • 3 zeigt eine schematische Anordnung zur Schaltung der kapazitiven Ausgangsknoten C, BC. Jeder Knoten wird von jeweils einer Stromquelle SQ1 mit SQ4 auf- bzw. entladen. Damit die unterschiedlichen rise-, fall-Zeiten zustande kommen, werden jeweils zwei Stromquellen wie z. B. SQ1, SQ4 um einen Stromkorrekturfaktor IΔ vergrößert und jeweils zwei Stromquellen wie z. B. SQ2, SQ3 jeweils um denselben Stromkorrekturwert IΔ verkleinert. Implizit benötigt dabei diese Logikschaltung einen höheren Gesamtstrom zum Zeitpunkt der steilen Flanken (Schalter S1 und S4 geschlossen) als zum Zeitpunkt der flacheren Flanken (Schalter S2 und S3 geschlossen). Die Einstellung des Taktverhältnisses nach dem erfindungsgemäßen Prinzip ist dabei im Wesentlichen unabhängig von der gegebenen Flankensteilheit der ursprünglichen Steuersignale A, BA, da ja gerade mithilfe des erfindungsgemäßen Prinzips die Flankensteilheit der erzeugten korrigierten Steuersignale BC, C kontrolliert eingestellt wird. Der regelbare Bereich des Taktverhältnisses ist dabei insbesondere abhängig vom Stromkorrekturfaktor IΔ. Dieser kann in einem größeren Bereich variiert werden, wenn der Basisstrom I0 groß gewählt wird. Demgegenüber benötigt das bekannte Verfahren der US 6,169,434 relativ langsame Flanken der ursprünglichen Steuersignale A, BA, um einen Schnittpunkt der Flanken durch Aufaddieren oder Subtraktion eines konstanten Potentialpegels noch zu ermöglichen. Die ursprüngliche Flankensteilheit beeinflußt somit direkt den korrigierbaren Bereich des Taktverhältnisses bei diesem bekannten Verfahren.
  • Beim erfindungsgemäßen Korrekturverfahren ist es demgegenüber nicht erforderlich, einen Spannungsoffset auf die ursprünglich vorhandenen Steuersignale zu legen, sondern es genügt bereits, die Anstiegszeit und die Fallzeit (Slew Rate) der Clock-Signale zu verändern. Eine differentielle Schaltung, die an die Knoten KBC, KC unterschiedliche Ströme liefert, aber insgesamt weitgehend einen konstanten Stromverbrauch aufweist, ist dabei jeweils durch die Logikschaltungen KE2, KE3 sowie annäherungsweise auch KE4 entsprechend den 3, 5, 6 sowie 9 beispielhaft realisiert.
  • 3 zeigt die Realisierung der Korrekturfunktion entsprechend dem Ersatzschaltbild von 2. Dabei entspricht der P-Kanal-Transistor P21 dem Schalter S1 und der Stromquelle SQ1, der P-Kanaltransistor P24 entspricht der Stromquelle SQ2 und dem Schalter S2, der N-Kanaltransistor N53 dem Schalter S3 sowie der N-Kanaltransistor N56 dem Schalter S4. Zur Erzeugung von korrigierten Steuersignalen BC, C mit einem gewünschten Taktverhältnis ist insbesondere die Regelschlaufe nach 4 zweckmäßig. Die Ausgangstaktsignale BC, C der Korrektureinheit KE1 werden durch einen Verstärker VS in Amp litude und Flankensteilheit normiert und steuern durch Rückkopplung der verstärkten Ausgangssignale BD, D einen Integrator INT an. Dieser Integrator INT generiert zwei Steuerspannungen BIAS1, BIAS2, die die Flankensteilheit der Korrektureinheit KE1 solange verändern, bis sich ein 50:50 Taktverhältnis an den Ausgängen des Verstärkers VS einstellt.
  • Die 5, 6 zeigen zwei weitere Schaltungsvarianten für die Korrektureinheit. Bei der Korrektureinheit KE3 von 6 ist ein zusätzlicher Stromspiegel SSE eingeführt, der die jeweils dreifach seriengeschalteten N-Transistoren der Korrektureinheit KE2 von 5 durch zwei in Serie geschaltete N-Transistoren ersetzt. Dies ermöglicht einen niedrigeren Spannungswert der internen Leitungen VP1 mit VP4 an den ausgangsseitigen Source-Leitungen der Transistoren der beiden stromladenden Differenzstufen DIF1, DIF2 der Korrektureinheit KE2. Dabei können die N-Transistoren ihren Sättigungsbereich (=Stromquellenbereich) beibehalten. Dies wiederum ermöglicht unter Umständen einen größeren Regelbereich des Stromkorrekturfaktors IΔ und damit den Korrekturbereich des Taktverhältnisses. Die Transistoren P45, P37, P38, P39 in den Stromspiegelschaltungen der Korrektureinheit KE3 sind zweckmäßigerweise als Dioden verschaltet und dienen der Amplitudenbegrenzung der Korrektursignale BC, C.
  • 7 zeigt die sich einstellenden Signalverläufe für die verschiedenen Knoten VP1 mit VP4 bei der Korrektureinheit KE2 von 5. Die Korrektursignale BIAS1 und BIAS2 stellen sich so ein, dass die Signale VP1*, VP2* auf den Knoten VP1, VP2 im aktiven Zustand der Versorgungsspannung VDD auf ein niedrigeres Niveau absinken (Hub bzw. Swing SW1 ist größer als SW2; vgl. 7) und an dem P-Kanaltransistor P20, P21 einen größeren Drain-Source-Strom erzeugen. Ein großer Strom durch P21 lädt den Knoten KC schnell auf VDD-Potential auf, ein kleiner Strom durch den N-Kanaltransistor N44 entlädt den Knoten KC langsam, wenn das Steuersignal BA „high” ist.
  • 8 zeigt ein zweites, verbessertes Prinzip zur Realisierung des erfindungsgemäßen Flankensteilheit -gesteuerten Duty-Cycle Korrekturprinzips. Der Fußpunkt der Ersatzschaltung ES2 ist durch eine Stromquelle gebildet, die den zweifachen Anfangsstrom 2 I0 aufweist. Als parasitäre Last fungieren in der Differenzstufe dieser Ersatzschaltung ES2 jeweils zwei Stromquellen SQ1, SQ2, die um einen Korrekturbetrag IΔ vergrößert bzw. verkleinert sind. Wird das Steuersignal BA frei, so wird der kapazitive Ausgangsknoten KC mit dem elektrischen Strom 2 I0 – (I0 + IΔ) = I0 – IΔ entladen und mit dem elektrischen Strom I0 + IΔ aufgeladen. Der kapazitive Ausgangsknoten KBC hingegen wird mit dem elektrischen Strom 2 I0 – (I0 – IΔ) = I0 + IΔ entladen und mit dem elektrischen Strom I0 – IΔ aufgeladen.
  • 9 zeigt zu diesem Lade-/Entladeprinzip eine beispielhafte Logikschaltung KE4. Vorteil gegenüber der Logikschaltung KE3 von 6 ist die geringere Schaltungskomplexität und der geringere Strombedarf. Ein weiterer signifikanter Unterschied besteht insbesondere darin, dass bei der Logikschaltung KE3 von 6 elektrische Ströme über die Signale VP1 mit VP4 dynamisch gespiegelt werden, d. h. sie werden jeweils für einen halben Clock-Zyklus auf „high”, sowie für einen halben Clock-Zyklus auf ”low” gesetzt. Dies ist jedoch bei sehr hohen Taktfrequenzen von z. B. etwa oder über 500 MHz in der Praxis problematisch, da eine Vielzahl von Aufladevorgängen und Entladevorgängen erforderlich ist. Bei der Realisierung der Logikschaltung KE4 nach 9 hingegen wird in vorteilhafter Weise mit statischen Strömen zum Aufladen der kapazitiven Ausgangsknoten KBC, KC gearbeitet. Lediglich die beiden Transistoren N98, N97 der zweiten Differenzstufe DIF2* zum Entladen der Knoten KBC, KC werden mit den ursprünglichen, zu korrigierenden Steuersignalen BA, A geschaltet.
  • Zweckmäßig kann es ggf. auch sein, die beiden Knoten KC, KBC in umgekehrter Weise wie oben beschrieben statisch zu entladen und durch Steuerung mittels der ursprünglich vorliegenden Signale (oder Korrespondenzsignale hierzu) dynamisch aufzuladen.
  • Die verschiedenen, entsprechend den 1 mit 9 vorgestellten Ausführungsvarianten für das erfindungsgemäße Korrekturverfahren eignen sich vorzugsweise für eine Realisierung in CMOS-Technologie, insbesondere für CMOS Logik-/Speicherchips wie DRAMs, SDRAMs, SGRAMs. Vorzugsweise läßt sich das erfindungsgemäße Korrekturverfahren für double data rate Speicher, insbesondere 128 M DDR SGRAM 500 MHz, verwenden.

Claims (14)

  1. Verfahren zur Korrektur eines Taktverhältnisses (TH/TL, ”duty cycle”) zwischen einer ersten Zeitdauer (TH) eines ersten Pegelzustands (H) und einer zweiten Zeitdauer (TL) eines zweiten Pegelzustands (L) eines ersten periodischen Steuer-/Referenzsignals (BA) und eines zweiten periodischen Steuer-/Referenzsignal (A), wobei die Pegelzustände (L, H) des zweite periodisches Steuer-/Referenzsignals (A) zu den Pegelzuständen (H, L) des ersten Steuer-/Referenzsignals (BA) invers ausgeführt werden und wobei durch die Schnittpunkte (K1, K2) der ansteigenden und abfallenden Flanken (SFB/FFA, FFB/SFA) der beiden Steuer-/Referenzsignale (BA, A) die Schaltzeitpunkte (t1, t4) zwischen der ersten Zeitdauer (TH) und der zweiten Zeitdauer festgelegt werden, dadurch gekennzeichnet, dass ein gewünschtes, korrigiertes Taktverhältnis (TH**/TL**) zwischen der ersten und der zweiten Zeitdauer (TH, TL) des ersten und zweiten Pegelzustands (H, L) des ersten periodischen Steuer-/Referenzsignals (BA) und des zweiten periodischen Steuer-/Referenzsignal (A) dadurch eingestellt wird, dass die Anstiegszeitdauer (RT) der ansteigender. Flanke (SFB) des ersten periodischen Steuer-/Referenzsignals (BA) und des zweiten periodischen Steuer-/Referenzsignals (A) und/oder die Abfallszeitdauer (FT) der abfallender Flanke (FFB) des ersten periodischen Steuer-/Referenzsignals (BA) und des zweiten periodischen Steuer-/Referenzsignals (A) mithilfe eines um einen Stromkorrekturfaktor (IΔ) vergrößerten und/oder verringerten Basisstrom (I0) um eine vorgebbare Korrekturzeitdauer (ΔT1, ΔT2) erhöht und/oder erniedrigt wird, wobei der Stromkorrekturfaktor (IΔ) aus der Differenz der über ein oder mehrere Perioden aufintegrierten Pegel (H, L) der beiden unkorrigierten Steuer-/Referenzsignale (BA, A) abgeleitet wird.
  2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass das Taktverhältnis (TH/TL, ”duty cycle”) derart korrigierend eingestellt wird, dass die Zeitdauer (TH**) des ersten Pegelzustands (H) im Wesentlichen der Zeitdauer (TL**) des zweiten Pegelzustands (L) des korrigierten Steuer-/Referenzsignals (BC) entspricht.
  3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das erste periodische Steuer-/Referenzsignal (BC) und das zweite periodische Steuer-/Referenzsignal (C) mit dem korrigierten Taktverhältnis (TH**/TL**, ”duty cycle”) als Clocksignal für die Taktung von Datensignalen bereitgestellt wird, wobei die Schnittpunkte (K1, K2) der ansteigenden und abfallenden Flanken (SFB/FFA, FFB/SFA) der beiden Steuer-/Referenzsignale (BC, C) Schaltzeitpunkte (t1, t4) festgelegt werden, mit denen die Übertragung, Speicherung und/oder Verarbeitung von Datensignalen gesteuert wird.
  4. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zur Korrektur des Taktverhältnisses (TH/TL, ”duty cycle”) der zwei Steuer-/Referenzsignale (BA, A) vier Stromquellen (SQ1, SQ2, SQ3, SQ4) durch die unkorrigierten Steuer-/Referenzsignale (BA, A) derart dynamisch geschaltet werden, dass ein erster kapazitiver Ausgangsknoten (KBC) der Logik-/Speichereinheit (ES1) mit dem um den Stromkorrekturfaktor (IΔ) verringerten oder vergrößerten Basisstrom (I0) während der ansteigenden Flanke (SFB) des ersten gegebenen Steuer-/Referenzsignals (BA) geladen und während dessen abfallende Flanke (FFB) mit dem um etwa denselben Stromkorrekturfaktor (IΔ) vergrößerten oder verringerten Basisstrom (I0) wieder entladen wird, dass ein zweiter kapazitiver Ausgangsknoten (KC) mit dem um den Stromkorrekturfaktor (IΔ) vergrößerten oder verringerten Basisstrom (I0) während der ansteigenden Flanke (SFA) des zweiten Steuer-/Referenzsignals (A) geladen und während dessen abfallende Flanke (FFA) mit dem um etwa denselben Stromkorrekturfaktor (IΔ) verkleinerten oder vergrößerten Basisstrom (I0) wieder entladen wird, und dass am ersten und zweiten kapazitiven Ausgangsknoten (KBC, KC) korrigierte Steuer-/Referenzsignale (BC, C) mit dem gewünschten Taktverhältnis (TH**/TL**, ”duty cycle”) abgegriffen werden.
  5. Verfahren nach Anspruch 4, dadurch gekennzeichnet, dass die zeitliche Abfolge und Dauer der Auflade- und/oder Entladevorgänge der beiden kapazitiven Ausgangsknoten (KBC, KC) durch die Stromquellen (SQ1, SQ2, SQ3, SQ4) mit Hilfe von vier miteinander verschalteten Transistor-Differenzstufen (DIF1 mit DIF4) gesteuert wird.
  6. Verfahren nach Anspruch 5, dadurch gekennzeichnet, dass die Sourceleitung (SL1) einer ersten Transistor-Differenzstufe (DIF1), mit denen jeweils über eine Stromspiegelschaltung (SS11) der erste der beiden kapazitiven Ausgangsknoten (KC) geladen wird, mit einem um den Stromkorrekturfaktor (IΔ) vergrößerten Basisstrom (I0), sowie die Sourceleitung (SL2) einer zweiten Transistor-Differenzstufe (DIF2), mit denen jeweils über eine Stromspiegelschaltung (SS21) der zweite der beiden kapazitiven Ausgangsknoten (KBC) geladen wird, mit einem um den Stromkorrekturfaktor (IΔ) verringerten Basisstrom (I0) beaufschlagt wird.
  7. Verfahren nach Anspruch 5 oder 6, dadurch gekennzeichnet, dass die Sourceleitung (SL3) einer ersten Transistor-Differenzstufe (DIF3), mit der jeweils der um den Stromkorrekturfaktor (IΔ) stärker aufgeladene, erste kapazitive Ausgangsknoten (KC) entladen wird, mit einem um den Stromkorrekturfaktor (IΔ) verringerten Basisstrom (I0), sowie die Sourceleitung (SL4) einer zweiten Transistor-Differenz stufe (DIF4), mit der jeweils der um den Stromkorrekturfaktor (IΔ) schwächer aufgeladene, zweite kapazitive Ausgangsknoten (KBC) entladen wird, mit einem um den Stromkorrekturfaktor (IΔ) vergrößerten Basisstrom (I0) beaufschlagt wird.
  8. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Strombeaufschlagung an der gemeinsamen Sourceleitung (SL1 mit SL4) der jeweiligen Transistor-Differenzstufe (DIF1 mit DIF4) jeweils mit Hilfe einer Konstantstromquelle (SQ1 mit SQ4) vorgenommen wird, deren Basisstrom (I0) durch den Stromkorrekturfaktor (IΔ) vergrößert oder verringert wird.
  9. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Stromversorgung der gemeinsamen Source-Leitung (SL1 mit SL4) jeder Transistor-Differenzstufe (DIF1 mit DIF4) jeweils mit Hilfe mindestens einer Stromspiegelschaltung (SSE) durchgeführt wird.
  10. Verfahren nach Anspruch 6 oder 7, dadurch gekennzeichnet, dass die Stromversorgung der Source-Leitungen (SL1, SL2) der ersten Gruppe der beiden aufladenden Differenzstufen (DIF1, DIF2) sowie der Source-Leitungen (SL3, SL4) der zweiten Gruppe der beiden entladenden Differenzstufen (DIF3, DIF4) jeweils mit Hilfe einer gruppenweise zugeordneten, weiteren Transistor-Differenzstufe (SQ12, SQ34) durchgeführt wird.
  11. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass im Logik-/Speicherbaustein die zwei kapazitiven Ausgangsknoten (KBC, KC) mit dem um den Stromkorrekturfaktor (IΔ) verringerten oder vergrößerten Basisstrom (I0) im Wesentlichen statisch aufgeladen werden, und dass lediglich das Entladen dieser beiden kapazitiven Ausgangsknoten (KBC, KC) durch die unkorrigierten Steuer-/Referenzsignale (BA, A) derart dynamisch geschaltet wird, dass derjenige kapazitive Ausgangsknoten (KBC), der zuvor statisch mit dem um den Stromkorrekturfaktor (IΔ) verringerten Basistrom (I0) geladen worden ist, mit dem um etwa denselben Stromkorrekturfaktor (IΔ) vergrößerten Basisstrom (I0) entladen wird, und dass derjenige kapazitive Ausgangsknoten (KC), der zuvor statisch mit dem um den Stromkorrekturfaktor (IΔ) vergrößerten Basisstrom (I0) geladen worden ist, mit dem um etwa denselben Stromkorrekturfaktor (IΔ) verringerten Basisstrom (I0) wieder entladen wird.
  12. Verfahren nach Anspruch 11, dadurch gekennzeichnet, dass der statische Aufladevorgang des jeweiligen kapazitiven Ausgangsknotens (KBC, KC) mit Hilfe einer Begrenzungsschaltung (LI11, LI12) limitiert wird.
  13. Verfahren nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, dass zur Korrektur des Taktverhältnisses (TH/TL, ”duty cycle”) der zwei Steuer-/Referenzsignale (BA, A) drei Stromquellen (SQ1, SQ2, SQD) durch die unkorrigierten Steuer-/Referenzsignale (BA, A) derart geschaltet werden, dass ein erster kapazitiver Ausgangsknoten (KBC) der Logik-/Speichereinheit (ES2) mit dem um den Stromkorrekturfaktor (IΔ) verringerten Basisstrom (I0) geladen und dynamisch durch Schalten mithilfe des ersten Steuer-/Referenzsignals (A) mit dem um etwa denselben Stromkorrekturfaktor (IΔ) vergrößerten Basisstrom (I0) wieder entladen wird, dass ein zweiter kapazitiver Ausgangsknoten (KC) mit dem um den Stromkorrekturfaktor (IΔ) vergrößerten Basisstrom (I0) geladen und dynamisch durch Schalten mithilfe des zweiten Steuer-/Referenzsignals (BA) mit dem um etwa denselben Stromkorrekturfaktor (IΔ) verkleinerten Basisstrom (I0) wieder entladen wird, und dass am ersten und zweiten kapazitiven Ausgangsknoten (KBC, KC) korrigierte Steuer-/Referenzsignale (BC, C) mit dem gewünschten Taktverhältnis (TH**/TL**, ”Duty cycle”) abgegriffen werden.
  14. Logik-/Speicherbaustein, insbesondere Double-Data-Rate-Speicherbaustein, mit mindestens einer Logikeinheit (ES1) zur Durchführung des Verfahrens nach einem der vorhergehenden Ansprüche.
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Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE10345384B3 (de) * 2003-09-30 2005-03-24 Infineon Technologies Ag Schaltungssystem
US6967515B2 (en) * 2004-03-24 2005-11-22 Intel Corporation Single-ended to differential conversion circuit with duty cycle correction
US7005904B2 (en) * 2004-04-30 2006-02-28 Infineon Technologies Ag Duty cycle correction
US7187221B2 (en) * 2004-06-30 2007-03-06 Infineon Technologies Ag Digital duty cycle corrector
US7289374B2 (en) * 2004-07-01 2007-10-30 Infineon Technologies Ag Circuit and method for adjusting threshold drift over temperature in a CMOS receiver
US7545190B2 (en) * 2007-05-01 2009-06-09 Advanced Micro Devices, Inc. Parallel multiplexing duty cycle adjustment circuit with programmable range control
CN101964649B (zh) * 2010-08-12 2012-07-11 四川和芯微电子股份有限公司 输出信号调节系统
DE102017102417A1 (de) * 2017-02-08 2018-08-09 Infineon Technologies Ag Sensorbauelemente und verfahren zum übertragen von sensordaten und verfahren zum steuern eines sensorbauelements, vorrichtung und verfahren zum decodieren eines sensorsignals
KR102380797B1 (ko) * 2017-08-21 2022-03-31 에스케이하이닉스 주식회사 주기조절회로

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477180A (en) * 1994-10-11 1995-12-19 At&T Global Information Solutions Company Circuit and method for generating a clock signal
US6169434B1 (en) * 1997-09-05 2001-01-02 Rambus Inc. Conversion circuit with duty cycle correction for small swing signals, and associated method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5477180A (en) * 1994-10-11 1995-12-19 At&T Global Information Solutions Company Circuit and method for generating a clock signal
US6169434B1 (en) * 1997-09-05 2001-01-02 Rambus Inc. Conversion circuit with duty cycle correction for small swing signals, and associated method

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Jedec JESD79 R1 DDR SDRAM Spec, June 2000 *

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