DE10121500A1 - Pegelumsetzungsschaltung und Halbleitereinrichtung - Google Patents

Abstract

Pegelumsetzungsschaltung, die einen Kondensator (C1), eine Ladesteuerschaltung (Q1) und eine Begrenzungsschaltung (21) umfaßt. Die Ladesteuerschaltung ist mit dem Kondensator verbunden, um die Spannung einer Hochpotential-Spannungsversorgung zum Kondensator zu liefern und um das Laden des Kondensators zu steuern. Die Begrenzungsschaltung ist mit der Hochpotential-Spannungsversorgung und der Ladersteuerschaltung verbunden, um die Spannung zu begrenzen, die zum Kondensator von der Hochpotential-Spannungsversorgung geliefert wird, bevor die Ladesteuerschaltung das Liefern der Spannung der Hochpotential-Spannungsversorgung zum Kondensator anhält.

Description

Die vorliegende Erfindung bezieht sich auf eine Pegelumsetzungsschaltung und eine Halbleitereinrichtung. Insbesondere betrifft die vorliegende Erfindung eine Pegelumset­ zungsschaltung, um einen Spannungspegel eines Eingangssignals in eine vorher-festgelegten Spannungspegel umzusetzen und um das umgesetzte Signal auszugeben. Die vorliegende Erfindung betrifft außerdem eine Halbleitereinrichtung, in welcher eine derartige Pegelumset­ zungsschaltung eingebaut ist.

Gegenwärtige integrierte Halbleiterschaltungseinrichtungen haben Mehrfachfunk­ tionen. Diese Geräte erfordern eine Niedrigspannungsversorgung und Mehrfachspannungs­ versorgungen. Damit umfaßt eine Schnittstellenschaltung einer Halbleitereinrichtung eine Pegelumsetzungsschaltung, beispielsweise eine Aufladungsschaltung (charge pump circuit = Ladepumpenschaltung).

Fig. 1 ist eine schematische Schaltungsanordnung einer bekannten Pegelumset­ zungsschaltung 100 (Ladungspumpenschaltung). Fig. 2 ist eine graphische Darstellung, die die Schwingungsform der Aufladungsschaltung 100 zeigt.

Wie in Fig. 1 gezeigt ist, umfaßt die Aufladungsschaltung 100 einen ersten Inverter 12, einen zweiten Inverter 11, einen Pumpkondensator 11 und einen P-Kanal-MOS-(P-MOS) Transistor Q1. Die Aufladungsschaltung 1100 liefert ihr Eingangssignal VIN zum Kondensator C1 und erzeugt ein Ausgangssignal VOUT, dessen Spannung höher ist als die des Eingangssignals VIN.

Der zweite Inverter 11 empfängt das Eingangssignal VIN und ist mit einer Hoch­ potential-Spannungsversorgung VD und einer Niedrigpotential-Spannungsversorgung (Masse) GND verbunden. Der Ausgangsanschluß des zweiten Inverters 11 ist mit dem Nied­ rigpotential-Spannungsversorgungsanschluß des ersten Inverters 12 verbunden.

Der Hochpotential-Spannungsversorgungsanschluß des ersten Inverters 12 ist mit der Hochspannungs-Versorgungsspannung VD über den PMOS-Transistor Q1 verbunden, der verhindert, daß Strom in der Umkehrrichtung fließt. Der Kondensator C1 ist zwischen dem Hochpotential-Versorgungsanschluß und dem Niedrigpotential-Versorgungsanschluß des ersten Inverters 12 geschaltet. Der erste Inverter 12 empfängt eine Spannung VH von der Hochpotential-Spannungsversorgung VD und erzeugt ein Ausgangssignal VOUT gemäß dem Wert der Hochpotentialspannung VH.

Wenn die Spannung des Eingangssignals VIN gleich der Hochpotentialspannung VH ist, ist der Pegel einer Spannung des Ausgangssignals des zweiten Inverters 11 oder eine erste Inverterspannung V1 gleich dem GND-Pegel (0V). Wenn der erste Inverter 12 mit der Hochpotential-Spannungsversorgung VD beliefert wird, ist die Spannung des Ausgangssignals VOUT des ersten Inverters 12 gleich dem GND-Pegel. In diesem Zustand empfängt das Gate des PMOS-Transistors Q1 das Ausgangssignal VOUT mit dem GND-Pegel. Dies aktiviert den PMOS-Transistor Q1.

Der aktivierte PMOS-Transistor Q1 lädt den Kondensator Cl über die Hochpoten­ tial-Spannungsversorgung VD. Damit steigt eine Spannung V2 am Knoten ND1 zwischen dem PMOS-Transistor Q1 und dem Kondensator C1 auf den Pegel der Hochpotentialspannung VH.

Wie man in Fig. 2 sieht, wird die Spannung des Eingangssignals MIN im Zeitpunkt t0 auf den GND-Pegel verschoben. Damit wird die erste Inverterspannung V1 vom GND-Pe­ gel auf den Hochpotential-Spannungspegel VH verschoben. Die erste Inverterspannung V1 erhöht dann die Ladespannung des Kondensators C1 auf einen Pegel, der der Hochpotential­ spannung VH entspricht. Damit wird die Knotenspannung V2 zweimal größer als die Hoch­ potentialspannung VH (d. h., 2VH). Der erste Inverter 12 arbeitet entsprechend mit der Span­ nung V1 (VH), die an dessen Niedrigpotential-Spannungsversorgungsanschluß angelegt wird, und der Spannung V2 (2VH), die an dessen Hochpotential-Spannungsversorgungsanschluß angelegt wird.

Damit empfängt der erste Inverter 12 die Hochpotentialspannung VH und erzeugt das Ausgangssignal VOUT, welches die Spannung V2 (2VH) im Zeitpunkt t1 (Fig. 2) hat. In diesem Zustand wird das Ausgangssignal VOUT, welches die Spannung V2 (2 × VH) hat, zum Gate des PMOS-Transistors Q1 geliefert. Damit wird der PMOS-Transistor Q1 deaktiviert.

Wenn sich die Spannung des Eingangssignals VIN von der Hochpotentialspannung VH auf die GND-Spannung verschiebt und die erste Spannung V1 auf den Pegel der Hochpotentialspannung VH ansteigt, erhöht der Kondensator C1 die Knotenspannung V2. Gemäß Fig. 2 wird, wenn die Knotenspannung V2 ansteigt, das Umsetzen des Ausgangssignals VOUT um eine Zeit verzögert, die für den ersten Inverter 12 erforderlich ist, damit dieser arbeitet.

Anders ausgedrückt ist, wenn sich die Knotenspannung V2 auf den 2VH-Pegel verschiebt, der PMOS-Transistor Q1 noch aktiviert. Damit tritt eine Ladung vom Kondensator C1 über den Transistor Q1 in Richtung auf die Hochpotential-Spannungsversorgung VD aus. Dies vermindert die Anstieggeschwindigkeit der Knotenspannung V2. Als Folge davon nimmt die Spannungsumsetzungsgeschwindigkeit (d. h., die Ansprechgeschwindigkeit auf das Eingangssignal VIN) des Ausgangssignals VOUT ab.

Bei der oben erwähnten bekannten Einrichtung besitzt der Kondensator C1 eine große Kapazität, um der Abnahme der Ansprechgeschwindigkeit entgegen zu wirken. Die große Kapazität des Kondensators C1 besitzt eine ausreichende Grenze in bezug auf den La­ deverlust vom Kondensator C1 zur Hochpotential-Spannungsversorgung VD. Damit ist der Ladungsverlust vom Kondensator C1 zur Hochpotential-Spannungsversorgung VD im we­ sentlichen belanglos. Wenn jedoch eine Ladepumpenschaltung (Aufladungsschaltung) 100 auf einer integrierten Halbleiterschaltung angeordnet wird, ist es schwierig, einen großen Kondensator C1 auf einem Halbleiterchip anzuordnen.

Es wird nun eine andere Pegelumsetzungsschaltung 200 beschrieben. Fig. 3 ist eine Schaltungsanordnung der Pegelumsetzungsschaltung 200. Wie in Fig. 3 gezeigt ist, besitzt die Pegelumsetzungsschaltung 200 eine Eingangsschaltung 51 und eine Umsetzungsschaltung 52. Die Pegelumsetzungsschaltung 200 ist mit einer ersten Spannungsversorgung VD1, einer zweiten Spannungsversorgung GND und einer dritten Spannungsversorgung VD3 verbunden. Die Pegelumsetzungsschaltung 200 empfängt ein Eingangssignal IN, welches die Spannung der dritten Spannungsversorgung VD3 (dritte Spannung VL) hat, und erzeugt ein Ausgangssignal OUT, welches die Spannung der ersten Spannungsversorgung VD1 (erste Spannung VH) hat. Die dritte Spannung VL ist auf 1,0 V festgelegt, und die erste Spannung VH ist auf 3,0 V festgelegt.

Die Eingangsschaltung 51 ist zwischen der dritten Spannungsversorgung VD3 und der zweiten Spannungsversorgung GND (Masse ist GND) geschaltet. Außerdem besitzt die Eingangsschaltung 51 einen N-Kanal-MOS-Transistor Q34 (NMOS) und einen PMOS-Tran­ sistor Q35.

Die Eingangsschaltung 51 invertiert das Eingangssignal IN, um ein invertiertes Eingangssignal/IN zu erzeugen, und sie liefert das invertierte Eingangssignal/IN zur Umset­ zungsschaltung 52. Die Umsetzungsschaltung 52 empfängt das Eingangssignal IN und das invertierte Eingangssignal/IN und erzeugt das Ausgangssignal OUT auf der Basis der beiden Signale IN,/IN.

Die Umsetzungsschaltung 52 umfaßt einen ersten NMOS-Transistor Q36, einen zweiten NMOS-Transistor Q37, einen ersten PMOS-Transistor Q38 und einen zweiten PMOS-Transistor Q39.

Das Gate des ersten NMOS-Transistors Q36 empfängt das invertierte Eingangssi­ gnal/IN, und das Gate des zweiten NMOS-Transistors Q37 empfängt das Eingangssignal IN. Anders ausgedrückt empfangen die Gates des ersten und des zweiten NMOS-Transistors Q36, Q37 zwei Komplementärsignale. Die Sourcen des ersten und des zweiten NMOS-Transistors Q36, Q37 sind mit Masse GND verbunden, und die Drains der NMOS-Transistoren Q36, Q37 sind entsprechend mit den Drains der PMOS-Transistoren Q38, Q39 verbunden.

Das Gate des ersten PMOS-Transistors Q38 ist mit dem Drain des zweiten PMOS- Transistors Q39 verbunden, und das Gate des zweiten PMOS-Transistors Q39 ist mit dem Drain des ersten PMOS-Transistors Q38 verbunden. Die Sourcen der PMOS-Transistoren Q38, Q39 sind mit der ersten Spannungsversorgung VD1 verbunden.

Wenn die Pegelumsetzungsschaltung 200 das Eingangssignal IN mit der dritten Spannung VL (1,2 V) empfängt, wird der erste NMOS-Transistor Q36 deaktiviert und der zweite NMOS-Transistor Q37 aktiviert. In diesem Zustand ist der erste PMOS-Transistor Q38 aktiviert und der zweite PMOS-Transistor Q39 ist deaktiviert. Folglich erzeugt die Umset­ zungsschaltung 52 das Ausgangssignal OUT mit der ersten Spannung VH (3,0 V).

Wenn die Pegelumsetzungsschaltung 200 das Eingangssignal IN mit dem GND- Pegel (0 V) empfängt, aktiviert die Pegelumsetzungsschaltung 200 den ersten NMOS-Transi­ stor Q36 und deaktiviert den zweiten NMOS-Transistor Q37. In diesem Zustand ist der zweite PMOS-Transistor Q39 aktiviert und der erste PMOS-Transistor Q38 deaktiviert. Folglich erzeugt die Umsetzungsschaltung 52 das Ausgangssignal OUT mit dem GND-Pegel (0 V).

Der erste und der zweite NMOS-Transistor Q36, Q37 werden durch das Eingangs­ signal IN bei einer niedrigen Spannung aktiviert und deaktiviert. Das heißt, die Schwellen­ wertspannung zum Aktiven und Deaktivieren des ersten und des zweiten NMOS-Transistors Q36, Q37 ist niedrig. Somit werden Transistoren, die eine niedrige Isolationsspannung haben, als Transistoren Q36, Q37 verwendet.

Fig. 4 ist eine graphische Darstellung, welche die Beziehung zwischen der Gate- Source-Spannung VGS und dem Drain-Strom ID in den beiden Transistoren zeigt, die unter­ schiedliche Isolationsspannungen haben. In Fig. 4 zeigt die Kurve A die Kennlinie eines Transistors, der eine niedrige Isolationsspannung hat (folglich eine Einrichtung, die eine nied­ rige Isolationsspannung hat), und die Kurve B zeigt die Kennlinie eines Transistors, welcher eine hohe Isolationsspannung hat (folglich eine Einrichtung, die eine hohe Isolationsspannung hat).

Wie man aus den Kurven A und B in Fig. 4 sieht, beträgt die Schwellenwertspan­ nung zum Aktivieren der Einrichtung mit der niedrigen Isolationsspannung ungefähr die Hälfte der Schwellenwertspannung zum Deaktivieren der Einrichtung mit der hohen Isolati­ onsspannung. Folglich wird der erste und der zweite NMOS-Transistor Q36, Q37 bei einer niedrigeren Gate-Source-Spannung im Vergleich zu einer Einrichtung mit einer hohen Isola­ tionsspannung aktiviert und deaktiviert.

Der Drain des ersten NMOS-Transistors Q36 empfängt jedoch die erste Spannung VH (3,0 V) über den aktivierten PMOS-Transistor Q38. In diesem Zustand kann die Source- Drain-Spannung des ersten NMOS-Transistors Q36 ihre Schwellenwertspannung übersteigen. Dies mindert die Verläßlichkeit des ersten NMOS-Transistors Q36. Das gleiche Problem tritt auch bei dem zweiten NMOS-Transistor Q37 auf.

Eine Aufgabe der vorliegenden Erfindung besteht darin, eine Ladepumpenschaltung bereitzustellen, welche ein schnelles Ansprechen sowie einen zufriedenstellenden Ein­ richtungswirkungsgrad aufweist.

Eine weitere Aufgabe der vorliegenden Erfindung besteht darin, eine Pegelumset­ zungsschaltung bereitzustellen, mit der die Verläßlichkeit von Transistoren mit einer niedrigen Isolationsspannung, die zur Pegelumsetzung verwendet werden, verbessert wird.

Um die obigen Aufgaben zu lösen, liefert die vorliegende Erfindung eine Pegel­ umsetzungsschaltung mit den Merkmalen des Anspruchs 1.

Die vorliegende Erfindung stellt außerdem eine Pegelumsetzungsschaltung bereit, um einen Spannungspegel eines Eingangssignals in einen vorher-festgelegten Spannungspegel umzusetzen und ein Pegelumsetzungssignal zu erzeugen. Die Pegelumsetzungsschaltung umfaßt einen Kondensator, der eine erste Elektrode besitzt, die mit einer Hochpotential-Ver­ sorgungsspannung verbunden ist, und eine zweite Elektrode, um das Eingangssignal zu emp­ fangen. Eine Ladesteuerschaltung ist mit der ersten Elektrode des Kondensators verbunden, um die Spannung der Hochpotential-Spannungsversorgung zum Kondensator zu liefern und um das Laden des Kondensators zu steuern. Ein erster Inverter empfängt die Spannung der Hochpotential-Spannungsversorgung und erzeugt das Pegelumsetzungssignal. Die erste In­ verterschaltung umfaßt einen Hochpotential-Spannungsversorgungsanschluß, der mit der er­ sten Elektrode des Kondensators verbunden ist, und einen Niedrigpotential-Spannungsversor­ gungsanschluß, der mit der zweiten Elektrode des Kondensators verbunden ist. Eine Strom­ begrenzungsschaltung ist mit der Ladesteuerschaltung verbunden, um den Entladestrom des Kondensators zu begrenzen.

Die vorliegende Erfindung liefert außerdem eine Pegelumsetzungsschaltung, die eine Umsetzungsschaltung umfaßt, um ein Eingangssignal zu empfangen und die Spannung des Eingangssignals pegel-umzusetzen, um ein Pegelumsetzungssignal zu erzeugen. Die Um­ setzungsschaltung umfaßt einen ersten und einen zweiten Transistor, die die gleiche Polarität haben. Die Sourcen des ersten und des zweiten Transistors sind mit einer ersten Spannungs­ versorgung verbunden, welche eine erste Spannung hat. Das Gate des ersten Transistors ist mit dem Drain des zweiten Transistors verbunden, und das Gate des zweiten Transistors ist mit dem Drain des ersten Transistors verbunden. Die Umsetzungsschaltung umfaßt außerdem einen dritten und vierten Transistor, die jeweils eine Polarität entgegengesetzt zu der des ersten oder zweiten Transistors haben. Die Source des dritten und des vierten Transistors sind mit einer zweiten Spannungsquelle verbunden, die eine zweite Spannung hat, die niedriger ist als die erste Spannung. Ein fünfter Transistor ist zwischen dem ersten Transistor und dem dritten Transistor geschaltet und besitzt die gleiche Polarität wie der dritte Transistor. Ein sechster Transistor ist zwischen dem zweiten Transistor und dem vierten Transistor geschaltet und besitzt die gleiche Polarität wie der vierte Transistor. Eine Spannungserzeugungsschaltung ist mit der Umsetzungsschaltung verbunden, um eine Gate-Steuerspannung zu erzeugen, welche zu den Gates des fünften Transistors und des sechsten Transistors auf der Basis der ersten Spannung geliefert wird.

Die vorliegende Erfindung liefert außerdem eine Halbleitereinrichtung, die eine Pegelumsetzungsschaltung umfaßt. Die Pegelumsetzungsschaltung umfaßt eine Umsetzungs­ schaltung, um ein Eingangssignal zu empfangen und um die Spannung des Eingangssignals pegel-zu-verschieben, um ein Pegelumsetzungssignal zu erzeugen. Die Umsetzungsschaltung umfaßt einen ersten und einen zweiten Transistor, die die gleiche Polarität haben. Die Source des ersten und des zweiten Transistors sind mit einer ersten Spannungsversorgung, die eine erste Spannung hat, verbunden. Das Gate des ersten Transistors ist mit dem Drain des zweiten Transistors verbunden, und das Gate des zweiten Transistors ist mit dem Drain des ersten Transistors verbunden. Die Umsetzungsschaltung umfaßt außerdem einen dritten und einen vierten Transistor, die jeweils eine Polarität entgegengesetzt zu der des ersten oder zweiten Transistors haben. Die Source des dritten und des vierten Transistors sind mit einer zweiten Spannungsquelle verbunden, welche eine zweite Spannung hat, die niedriger ist als die erste Spannung. Ein fünfter Transistor ist zwischen dem ersten Transistor und dem dritten Transistor geschaltet und besitzt die gleiche Polarität wie der dritte Transistor. Ein sechster Transistor ist zwischen dem zweiten Transistor und dem vierten Transistor geschaltet und besitzt die gleiche Polarität wie der vierte Transistor. Eine Spannungserzeugungsschaltung ist mit der Umsetzungsschaltung verbunden, um eine Gate-Steuerspannung zu erzeugen, die zu den Gates des fünften Transistors und des sechsten Transistors auf der Basis der ersten Spannung geliefert wird.

Andere Merkmale und Vorteile der vorliegenden Erfindung werden aus der fol­ genden Beschreibung deutlich, die in Verbindung mit den beiliegenden Zeichnungen vorge­ nommen wird, die als Ausführungsbeispiele das Prinzip der Erfindung zeigt.

Kurzbeschreibung der Zeichnungen

Die Erfindung kann zusammen mit ihren Aufgaben und Vorteilen am besten mit Hilfe der Beschreibung der folgenden Ausführungsformen zusammen mit den Zeichnungen verstanden werden, in denen:

Fig. 1 eine schematische Schaltungsanordnung einer ersten bekannten Pegelum­ setzungsschaltung ist;

Fig. 2 ein kombiniertes Zeit-Schwingungsformdiagramm ist, welches die Wir­ kungsweise der Pegelumsetzungsschaltung von Fig. 1 zeigt;

Fig. 3 eine Schaltungsanordnung einer zweiten bekannten Pegelumsetzungsschal­ tung ist;

Fig. 4 eine graphische Darstellung ist, welche die Beziehung zwischen der Gate- Source-Spannung und dem Drain-Strom in den Transistoren zeigt;

Fig. 5 eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung gemäß einer ersten Ausführungsform der vorliegenden Erfindung zeigt;

Fig. 6 eine Schaltungsanordnung der Pegelumsetzungsschaltung von Fig. 5 ist;

Fig. 7 ein kombiniertes Zeit- und Schwingungsformdiagramm ist, welches die Wirkungsweise der Pegelumsetzungsschaltung von Fig. 6 zeigt;

Fig. 8 eine graphische Darstellung ist, die die Kennlinie eines MOS-Transistors zeigt;

Fig. 9 eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung gemäß einer zweiten Ausführungsform der vorliegenden Erfindung ist;

Fig. 10 eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung gemäß einer dritten Ausführungsform der vorliegenden Erfindung ist;

Fig. 11 eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung gemäß einer vierten Ausführungsform der vorliegenden Erfindung ist; und

Fig. 12 eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung gemäß einer fünften Ausführungsform der vorliegenden Erfindung ist.

Ausführliche Beschreibung der bevorzugten Ausführungsformen

In den Zeichnungen werden gleiche Bezugszeichen durchwegs für die gleichen Elemente verwendet.

Erste Ausführungsform

Fig. 5 ist eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung 10 gemäß einer ersten Ausführungsform der vorliegenden Erfindung. Die Pegelumsetzungs­ schaltung 10 umfaßt eine Ladepumpenschaltung (Aufladungsschaltung).

Die Ladepumpenschaltung 10 umfaßt einen zweiten Inverter 11, einen ersten In­ verter 12, einen Pumpkondensator C1, einen p-Kanal-MOS-Transistor Q1 und eine Strombe­ grenzungsschaltung 21. Im Gegensatz zur bekannten Ladepumpenschaltung 100, die in Fig. 1 gezeigt ist, ist eine Strombegrenzungsschaltung 21 der Ausführungsform der Ladepumpen­ schaltung 10 hinzugefügt. Die Ladepumpenschaltung 10 liefert ein Eingangssignal VIN zum Kondensator C1 und erzeugt ein Ausgangssignal VOUT, dessen Spannung höher ist als die des Eingangssignals VIN.

Die Strombegrenzungsschaltung 21 ist zwischen einer Hochpotential-Spannungs­ versorgung VD und dem PMOS-Transistor Q1 geschaltet und begrenzt dadurch den Stromfluß vom Kondensator C1 zur Hochpotential-Spannungsversorgung VD. Die Strombegren­ zungsschaltung 21 empfängt ein Steuersignal S1 und wird auf der Basis eines Steuersignals S1 aktiviert und deaktiviert. Die Strombegrenzungsschaltung 21 wird früher als der PMOS- Transistor Q1 deaktiviert.

Der zweite Inverter 11 empfängt das Eingangssignal VIN. Der Ausgangsanschluß des zweiten Inverters 11 ist mit einem Niedrigpotential-Spannungsversorgungsanschluß des ersten Inverters 12 und dem Kondensator C1 verbunden. Der Hochpotential-Spannungsver­ sorgungsanschluß des ersten Inverters 12 ist mit einem ersten Anschluß (Gate) des PMOS- Transistors Q1 verbunden, der als Ladesteuerschaltung arbeitet. Ein zweiter Anschluß (Source oder Drain) des PMOS-Transistors Q1 ist mit der Hochpotential-Spannungsversorgung VD über die Strombegrenzungsschaltung 21 verbunden.

Der Kondensator C1 ist zwischen dem Hochpotentialanschluß und dem Niedrig­ potential-Spannungsversorgungsanschluß des ersten Inverters 12 geschaltet. Der Eingangsan­ schluß des ersten Inverters 12 ist mit der Hochpotential-Spannungsversorgung VD verbunden. Der Ausgangsanschluß des ersten Inverters 112 gibt das Ausgangssignal VOUT aus. Das Ausgangssignal VOUT wird zum Gate des PMOS-Transistors Q1 geliefert.

Wenn zunächst das Eingangssignal VIN hoch ist (bei einem Wert entsprechend der Hochpotentialspannung VH), ist die Spannung des Signals, welches vom zweiten Inverter 11 ausgegeben wird (erste Inverterspannung V1) beim GND-Pegel (0 V). In diesem Zustand ist das Ausgangssignal VOUT des ersten Inverters 12 ebenfalls auf dem GND-Pegel. Das Gate des PMOS-Transistors Q1 empfängt das Ausgangssignal VOUT beim GND-Pegel. Damit wird der PMOS-Transistor Q1 aktiviert.

In diesem Zustand bewirkt das Steuersignal S1, daß die Strombegrenzungsschal­ tung 21 leitfähig wird und daß der Kondensator C1 über den PMOS-Transistor Q1 über die Hochpotential-Spannungsversorgung VD geladen wird. Damit wird die Knotenspannung V2 auf den Pegel der Hochpotentialspannung VH erhöht.

Wenn nachfolgend das Eingangssignal VIN auf den niedrigen Pegel (GND-Pegel) verschoben wird, wird die erste Inverterspannung V1 auf die Hochpotentialspannung VH ver­ schoben. Dann vergrößert die Ladung, die im Kondensator C1 gespeichert ist, die Knoten­ spannung V2 auf einen Pegel, der das zweifache der Hochpotentialspannung VH ist (d. h., 2 VH).

Wenn die Knotenspannung V2 erhöht wird, bewirkt das Steuersignal S1, daß die Strombegrenzungsschaltung 21 nichtleitend wird. Damit stoppt, obwohl der PMOS-Transistor Q1 aktiv ist, wenn die Knotenspannung V2 beginnt, anzusteigen, die Strombegrenzungs­ schaltung 21 den Stromfluß. Damit fließt die Ladung, die im Kondensator C1 gespeichert ist, nicht in der Umkehrrichtung in Richtung auf die Hochpotential-Spannungsversorgung VD.

In diesem Status steigt die Knotenspannung V2 entsprechend dem Anstieg der er­ sten Inverterspannung V1 an. Das heißt, daß die Anstiegszeit des Knotenspannung V2 im Vergleich zur bekannten Ladepumpenschaltung 100 abgekürzt wird. Dies verkürzt die Span­ nungseinrichtungszeit im Hochpotential-Spannungsversorgungsanschluß des ersten Inverters 12 und vergrößert die Geschwindigkeit, um das Ausgangssignal VOUT vom niedrigen Pegel (0 V) auf den hohen Pegel (2 VH) zu verschieben.

Gemäß Fig. 6 umfaßt die Strombegrenzungsschaltung 21 einer ersten Ausfüh­ rungsform einen zweiten PMOS-Transistor Q2, dessen Gate mit dem Ausgangsanschluß des zweiten Inverters 11 verbunden ist. Das Steuersignal S1 ist das Ausgangssignal des zweiten Inverters 11. Das heißt, die erste Inverterspannung V1 wird zum Gate des zweiten PMOS- Transistors Q2 geliefert. Damit wird der zweite PMOS-Transistor Q2 aktiviert und auf der Basis der ersten Inverterspannung V1 deaktiviert.

Gemäß Fig. 7 beginnt die erste Inverterspannung V1 damit, sich zeitlich vor der Ausgangsspannung VOUT zu verschieben. Damit wird der zweite PMOS-Transistor Q2 früher als der erste PMOS-Transistor Q1 deaktiviert.

Bei der ersten Ausführungsform vermindert die Verwendung der Strombegren­ zungsschaltung 21 (d. h., des zweiten PMOS-Transistors Q2) in Fig. 6 den Ladestrom, der aus dem Kondensator C1 zur Hochpotential-Spannungsversorgung VD abfließt, wenn das Ein­ gangssignal VIN nach unten geht. Dies vergrößert die Spannungseinrichtungsgeschwindigkeit des Ausgangssignals VOUT.

Somit wird die Zeitlänge zwischen der Zeit t0 und der Zeit t1 in Fig. 2 auf die Zeitlänge zwischen der Zeit t0 und der Zeit t2 in Fig. 7 abgekürzt. Die Zeit t0 ist die Zeit, bei der sich die erste Inverterspannung V1 vom unteren Pegel auf den hohen Pegel verschiebt. Die Zeit t2 ist die Zeit, bei der die Ausgangsspannung VOUT im wesentlichen auf die Kno­ tenspannung VOUT ansteigt. Damit ist das Ansprechen der Ladepumpenschaltung 10 schneller als bei der bekannten Ladepumpenschaltung 100.

Die erste Inverterspannung V1, die zum Gate des Transistors Q2 geliefert wird, muß zweimal so groß sein wie die Hochpotentialspannung VH, um den zweiten PMOS-Tran­ sistor Q2 völlig zu deaktivieren. Die erste Inverterspannung V1 wird jedoch lediglich auf die Spannung VH angehoben. Wie in Fig. 8 gezeigt ist, wird die Kennlinie der Gate-Source- Spannung (VGS) in bezug auf die Source-Drain-Spannung (VDS) eines MOS-Transistors durch eine quadratische Kurve ausgedrückt.

Die Vertikalachse in Fig. 8 zeigt den Prozentsatz (%) des Drain-Stroms (ID) im MOS-Transistor. Der Drain-Strom-Prozentsatz ist 100%, wenn die Gate-Source-Spannung (VGS) gleich der Source-Drain-Spannung (VDS) ist. Die Horizontalachse stellt den Prozent­ satz (%) der Source-Gate-Spannung (VGS) in bezug auf die Source-Drain-Spannung (VDS) dar.

Wie man aus Fig. 8 sieht, behindert der MOS-Transistor 90% oder mehr des Drain- Stroms, wenn die Gate-Source-Spannung (VGS) bei 50% ist. Damit vermindert im Vergleich zur bekannten Schaltung der zweite PMOS-Transistor Q2 die Ladung, die aus dem Kondensator C1 zur Hochpotential-Spannungsversorgung VD austritt und vergrößert die Spannungseinrichtungsgeschwindigkeit der Ausgangsspannung VOUT.

Die Ladepumpenschaltung 10 besitzt die nachstehend beschriebenen Vorteile.

• 1. Die Strombegrenzungsschaltung 21 ist zwischen der Hochpotential-Span­ nungsversorgung VD und dem ersten PMOS-Transistor Q1 geschaltet. Wenn der Kondensator C1 die Spannungseinrichtung durchführt, begrenzt die Strombegrenzungsschaltung 21 die Ladung, die aus dem Kondensator C 1 zur Hochpotential-Spannungsversorgung VD fließt und vergrößert den Spannungseinrichtungswirkungsgrad. Die verbessert das Ansprechverhalten des Ausgangssignals VOUT in der Ladepumpenschaltung 10.
• 2. Die Strombegrenzungsschaltung 21 umfaßt den zweiten PMOS-Transistor Q2 und liefert die erste Inverterspannung V1 zum Gate des Transistors Q2. Wenn die erste In­ verterspannung V1 damit beginnt, sich zu verschieben, bevor dies das Ausgangssignal VOUT es tut, wird der zweite PMOS-Transistor Q2 vor dem ersten PMOS-Transistor Q1 deaktiviert. Dies vermindert die Ladung, die aus dem Kondensator C1 zur Hochpotential-Spannungsver­ sorgung VD fließt.
• 3. Der Niedrigpotential-Spannungsversorgungsanschluß des ersten Inverters 12 empfängt die erste Inverterspannung V1. Der Hochpotential-Spannungsversorgungsanschluß des ersten Inverters 12 empfängt die Knotenspannung V2, dessen Spannung von der ersten Inverterspannung V1 um einen Betrag ansteigt, der gleich der Spannung VH ist. Somit ist die Potentialdifferenz zwischen den Hochpotential- und Niedrigpotential-Spannungsversorgungs­ anschlüssen des ersten Inverters 12 gleich der Potentialdifferenz (VH) zwischen der Hochpo­ tential-Spannungsversorgung VD und Masse GND. Außerdem wird eine Spannung gleich oder größer als die Potentialdifferenz (VH) nicht zwischen den Anschlüssen der PMOS-Transistoren Q1, Q2 zur Verfügung gestellt. Damit benötigt die Ladepumpenschaltung 10 lediglich eine Einrichtung, die gemäß der Potentialdifferenz zwischen dem Hochpotential-Span­ nungsversorgungsanschluß VD und Masse GND betrieben wird. Damit wird die Notwendig­ keit vermieden, Einrichtungen zu verwenden, die größere Abmessungen haben, wodurch die Fläche der Ladepumpenschaltung 10 vergrößert werden würde.

Zweite Ausführungsform

Fig. 9 ist eine schematische Schaltungsanordnung eine Pegelumsetzungsschaltung 20 gemäß einer zweiten Ausführungsform der vorliegenden Erfindung. Die Pegelumsetzungs­ schaltung 20 umfaßt eine Ladepumpenschaltung.

Die Ladepumpenschaltung 20 umfaßt einen ersten Inverter 12, einen zweiten In­ verter 11, einen Kondensator C1, einen PMOS-Transistor Q1 und eine Strombegrenzungs­ schaltung 21A.

Die Strombegrenzungsschaltung 21A umfaßt einen dritten Inverter 11A und einen zweiten PMOS-Transistor Q2. Der zweite PMOS-Transistor Q2 ist zwischen dem ersten PMOS-Transistor Q1 und der Hochpotential-Spannungsversorgung VD geschaltet.

Der Eingangsanschluß des dritten Inverters 11A ist mit dem Eingangsanschluß des zweiten Inverters 11 verbunden. Der Ausgangsanschluß des dritten Inverters 11A ist mit dem Gate des zweiten PMOS-Transistors Q2 verbunden. Der dritte Inverter 11A empfängt das Eingangssignal VIN und erzeugt ein invertiertes Eingangssignal/VIN. Ein Steuersignal S2 wird zum Gate des zweiten PMOS-Transistors Q2 geliefert. Der zweite PMOS-Transistor Q2 wird auf der Basis des Steuersignals S2 aktiviert und deaktiviert.

Die Last des zweiten Inverters 11 ist der erste Inverter und der Kondensator C1. Die Last des dritten Inverters 11A ist lediglich der zweite PMOS-Transistor Q2. Damit ist die Last des dritten Inverters 11A niedriger als die des zweiten Inverters 11.

Die Arbeitsgeschwindigkeit des dritten Inverters 11A ist somit höher als die des zweiten Inverters 11. Damit ist die Umsetzungsgeschwindigkeit des Steuersignals S2 höher als die des Ausgangssignals des zweiten Inverters 11. Als Folge davon ist die Spannungsein­ richtungsgeschwindigkeit des Ausgangssignals VOUT in der Ladepumpenschaltung 20 der zweiten Ausführungsform höher als die der Ladepumpenschaltung 10 der ersten Ausführungsform.

Die Ladenpumpenschaltung 20 der zweiten Ausführungsform hat den nachstehend beschriebenen Vorteil.

• 1. Die Last des dritten Inverters 11A ist kleiner als die des zweiten Inverters 11. Damit ist die Umsetzungsgeschwindigkeit des Ausgangssignals des dritten Inverters 11A höher als die Umsetzungsgeschwindigkeit des Ausgangssignals des zweiten Inverters 11. Somit wird der zweite PMOS-Transistor Q2 früher als der erste PMOS-Transistor Q1 deaktiviert, um so den Ladeverlust vom Kondensator C1 zu beschränken. Damit wird außerdem die Spannungseinrichtungsgeschwindigkeit des Ausgangssignals VOUT vergrößert. Anders aus­ gedrückt wird weiter das Ansprechverhalten der Ladepumpenschaltung verbessert.

Dritte Ausführungsform

Fig. 10 ist eine schematische Schaltungsanordnung einer Pegelumsetzungsschaltung 30 gemäß einer dritten Ausführungsform der Erfindung. Die Pegelumsetzungsschaltung 30 umfaßt eine Eingangsschaltung 11, eine Umsetzungsschaltung 12 und eine Spannungser­ zeugungsschaltung 13.

Die Eingangsschaltung 11 ist zwischen einer zweiten Spannungsversorgung (Masse) GND und einer dritten Spannungsversorgung VD3 geschaltet. Die Umsetzungs­ schaltung 12 und die Spannungserzeugungsschaltung 13 sind zwischen Masse GND und einer ersten Spannungsversorgung VD1 geschaltet. Bei der dritten Ausführungsform beträgt die Spannung der ersten Spannungsversorgung VD1 oder die erste Spannung VH gleich 3,0 V. Die Spannung der dritten Spannungsversorgung VD3 oder die dritte Spannung VL beträgt 1,0 V. Die Pegelumsetzungsschaltung 30 empfängt ein Eingangssignal IN, welches die dritte Spannung VL hat und vergrößert die dritte Spannung VL auf den Pegel der ersten Spannung VH. Die Pegelumsetzungsschaltung 30 erzeugt das Ausgangssignal OUT mit dem Pegel der ersten Spannung VH.

Die Eingangsschaltung 11 besitzt eine CMOS-Inverterschaltung, die einen PMOS- Transistor Q11 und einen NMOS-Transistor Q12 umfaßt. Die Source des PMOS-Transistors Q11 ist mit der dritten Spannungsversorgung VD3 verbunden, und die Source des NMOS- Transistors Q12 ist mit Masse GND verbunden. Die CMOS-Inverterschaltung empfängt das Eingangssignal IN, invertiert das Eingangssignal IN, um ein invertiertes Eingangssignal/IN zu erzeugen und liefert das invertierte Eingangssignal/IN zur Umsetzungsschaltung 12.

Die Umsetzungsschaltung 12 umfaßt einen ersten Transistor Q13, einen zweiten Transistor Q14, einen dritten Transistor Q15, einen vierten Transistor Q16, einen fünften Transistor Q17 und einen sechsten Transistor Q18. Der erste und der zweite Transistor Q13, Q14 sind PMOS-Transistoren, und der dritte bis sechste Transistor Q15-Q18 sind NMOS- Transistoren.

Die Sourcen des ersten und zweiten Transistors Q13, Q14 sind mit der ersten Spannungsversorgung VD1 verbunden. Die Gates des ersten und zweiten Transistors Q13, Q14 sind mit den Drains des zweiten und ersten Transistors Q14, Q15 entsprechend verbun­ den.

Die Sourcen des dritten und vierten Transistors Q15, Q16 sind mit Masse GND verbunden. Das Gate des dritten Transistors Q15 empfängt das invertierte Signal/IN, und das Gate des vierten Transistors Q16 empfängt das Eingangssignal IN. Die Drains des dritten und vierten Transistors Q15, Q16 sind mit den Sourcen des fünften bzw. des sechsten Transistors Q17, Q18 verbunden.

Die Drains des fünften und sechsten Transistors Q17, Q18 sind mit den Drains des ersten bzw. des zweiten Transistors Q13, Q14 verbunden. Die Gates des fünften und sechsten Transistors Q17, Q18 sind miteinander verbunden, und ein Knoten zwischen den Gates des fünften und sechsten Transistors Q17, Q18 ist mit einer Spannungserzeugungsschaltung 13 verbunden. Ein Ausgangssignal OUT wird an einem Knoten NOUT zwischen dem ersten Transistor Q13 und dem fünften Transistor Q17 erzeugt.

Die Schwellenwertspannung zum Aktivieren und Deaktivieren des dritten und vierten Transistors Q15, Q16 als Antwort auf die jeweiligen Eingangssignale/IN, IN ist niedrig. Damit haben die Transistoren Q15, Q16 jeweils eine niedrige Isolationsspannung. Damit sind der dritte und vierte Transistor Q15, Q16 Niedrigisolations-Spannungseinrichtungen.

Der erste, zweite, fünfte und sechste Transistor Q13, Q14, Q17 und Q18 sind Ein­ richtungen mit einer hohen Isolationsspannung und sind bei der ersten Spannung VH an­ wendbar.

Die Spannungserzeugungsschaltung 13 ist zwischen der ersten Spannungsversor­ gung VD1 und Masse GND geschaltet, um so eine Gatesteuerspannung GV auf der Basis der ersten Spannung VH zu erzeugen und um die Gatesteuerspannung GV zu den Gates des fünften und sechsten Transistors Q17, Q18 zu liefern. Der Wert der Gatesteuerspannung GV wird so festgesetzt, daß der dritte und vierte Transistor Q15, Q16, die Einrichtungen mit einer niedrigen Isolationsspannung sind, nicht beschädigt werden, wenn der fünfte und sechste Transistor Q17, Q18 aktiviert werden.

Bei der dritten Ausführungsform beträgt die Source-Drain-Isolationsspannung der Einrichtungen mit der niedrigen Isolationsspannung (der dritte und vierte Transistor Q15, Q16) gleich 1,5 V. Die Source-Drain-Isolationsspannung der Einrichtungen mit dem hohen Isolationsspannung (der ersten, zweiten, fünfte und sechste Transistor Q13, Q14, Q17, Q18) beträgt 3,0 V. Die Gate-Source-Spannung der Einrichtungen Q17, Q18 mit der hohen Isolati­ onsspannung beträgt 0,5 V.

Damit erzeugt die Spannungserzeugungsschaltung 13 nach der dritten Ausfüh­ rungsform die Gatesteuerspannung GV bei beispielsweise 1,5 V (welches die Hälfte der ersten Spannung VH ist) und liefert die Gatesteuerspannung von 1,5 V zu den Gates der fünften und sechsten NMOS-Transistoren Q17, Q18.

Insbesondere besitzt die Spannungserzeugungsschaltung 13 einen siebten Transistor Q19, einen achten Transistor Q20, einen neunten Transistor Q21, einen zehnten Transistor Q22, einen elften Transistor Q23, einen zwölften Transistor Q24, einen dreizehnten Transistor Q25 und einen vierzehnten Transistor Q26. Die siebten bis zwölften Transistoren Q19-Q24 sind PMOS-Transistoren, und die dreizehnten und vierzehnten Transistoren Q25, Q26 sind NMOS-Transistoren.

Der siebte Transistor Q19 und der dreizehnte Transistor Q25 bilden eine CMOS- Inverterschaltung. Die Eingangsanschlüsse der CMOS-Inverterschaltung oder die Gates der Transistoren Q19, Q25 empfangen ein Steuersignal CNTL. Die Source des siebten Transistors Q17 ist mit der ersten Spannungsversorgung VD1 verbunden, und die Source des dreizehnten Transistors Q25 ist mit Masse GND verbunden. Ausgangsanschlüsse der CMOS-Inverter­ schaltung oder die Drains des siebten Transistors Q19 und des dreizehnten Transistors Q25 sind mit dem Gate des achten Transistors Q20 verbunden.

Die Source des achten Transistors Q20 ist mit der ersten Spannungsversorgung VD1 verbunden. Die Drains des achten bis elften Transistors Q20, Q21, Q22, Q23 sind ent­ sprechend mit den Sourcen des neunten bis zwölften Transistors Q21, Q22, Q23, Q24 ver­ bunden. Der Drain des zwölften Transistors Q24 ist mit dem Drain des vierzehnten Transistors Q26 verbunden, und die Source des vierzehnten Transistors Q26 ist mit Masse GND verbunden. Das Gate des vierzehnten Transistors Q26 empfängt das Steuersignal CNTL. Der Drain und das Gate sind beim neunten bis zwölften Transistor Q21, Q22, Q23, Q24 miteinan­ der verbunden.

Ein Knoten N1 zwischen dem Drain des zehnten Transistors Q22 und der Source des fünften Transistors Q23 ist mit den Gates des fünften und sechsten Transistors Q17, Q18 in der Umsetzungsschaltung 12 verbunden. Das heißt, daß die Spannungserzeugungsschaltung 13 die Gatesteuerspannung GV am Knoten N1 erzeugt.

Die Wirkungsweise der Pegelumsetzungsschaltung 30 wird nun erläutert. Wenn das Steuersignal CNTL, welches durch die Spannungserzeugungsschaltung 13 empfangen wird, nach oben geht, wird der siebte Transistor Q19 deaktiviert und der dreizehnte Transistor Q25 wird aktiviert. In diesem Zustand ist das Gate des achten Transistors Q20 mit Masse GND verbunden, und der Transistor Q20 ist aktiviert.

Auf der Basis des hohen Steuersignals CNTL wird der vierzehnten Transistor Q26 aktiviert. In diesem Status ist die Drainspannung des achten Transistors Q20 im wesentlichen die gleiche wie die erste Spannung VH (3,0 V), und die Drainspannung des vierzehnten Tran­ sistors Q26 ist im wesentlichen die gleiche wie die Spannung GND. Die erste Spannung VH wird durch den neunten bis zwölften Transistor Q21, Q22, Q23, Q24 unterteilt. Die Gatesteu­ erspannung GV am Knoten N1 beträgt 1,5 V, d. h., ungefähr die Hälfte der ersten Spannung VH.

In diesem Zustand wird, wenn die Pegelumsetzungsschaltung 30 das Eingangssignal IN bei der dritten Spannung VL (1,0 V) empfängt, der dritte Transistor Q15 der Umset­ zungsschaltung 12 deaktiviert und der vierte Transistor Q16 aktiviert. Somit ist die Drainspannung des zweiten Transistors Q14 oder die Gatespannung des ersten Transistors Q13 auf Masse GND, und der erste Transistor Q13 ist aktiviert.

Der Drain des ersten Transistors Q13 beliefert das Gate des zweiten Transistors Q14 mit der ersten Spannung VH (3,0 V) und deaktiviert dadurch den zweiten Transistor Q14. Außerdem empfängt der Drain des fünften Transistors Q17 die erste Spannung VH, und das Ausgangssignal OUT wird mit der ersten Spannung VH (3,0 V) vom Knoten NOUT aus­ gegeben.

In diesem Zustand wird das Gate des fünften Transistors Q15 mit der Gate-Steuer­ spannung GV von ungefähr 1,5 V beliefert. Somit beträgt die Sourcespannung des fünften Transistors Q17 oder die Drainspannung des dritten Transistors Q15 (niedrige Isolationsspan­ nungseinrichtung) ungefähr 1,5 V. Damit beträgt die Source-Drain-Spannung des dritten Transistors Q15 l,0 V. Damit arbeitet der dritte Transistor Q15, dessen Source-Drain-Span­ nung gleich 1,0 V und dessen Isolationsspannung 1,5 V ist, in einer optimalen Weise.

Wenn die Pegelumsetzungsschaltung 30 das Eingangssignal IN mit dem Massen- Pegel GND (0 V) empfängt, gibt die Pegelumsetzungsschaltung 30 das Ausgangssignal OUT bei 0 V aus. In diesem Zustand beträgt die Source-Drain-Spannung des vierten Transistors Q16 ungefähr 1,0 V. Damit arbeitet der vierte Transistor Q16 in optimaler Weise.

Die Pegelumsetzungsschaltung 30 nach der dritten Ausführungsform hat den Vorteil, wie anschließend beschrieben.

• 1. Die Spannungserzeugungsschaltung 13 erzeugt die Gatesteuerspannung GV auf der Basis der ersten Spannung VH, die höher ist als die dritte Spannung VL, und liefert die Gatesteuerspannung GV zu den Gates des fünften und sechsten Transistors Q17, Q18. Der Wert der Gatesteuerspannung GV wird so festgesetzt, daß die Transistoren Q15, Q16 (Ein­ richtungen mit niedriger Isolationsspannung), die durch die dritte Spannung VL angesteuert werden, optimal arbeiten, wenn der fünfte und sechste Transistor Q17, Q18 aktiviert sind. Damit wird in der Pegelumsetzungsschaltung 30, welche die Einrichtung mit der niedrigen Isolationsspannung und der hohen Isolationsspannung umfaßt, die Verläßlichkeit der Niedrig­ spannung-Isolationswiderstandseinrichtungen verbessert.

Vierte Ausführungsform

Fig. 11 ist eine Schaltungsanordnung der Pegelumsetzungsschaltung 40 gemäß ei­ ner vierten Ausführungsform der vorliegenden Erfindung. Die Pegelumsetzungsschaltung 40 umfaßt eine Eingangsschaltung 11, eine Umsetzungsschaltung 12 und eine Spannungserzeu­ gungsschaltung 13A. Die Pegelumsetzungsschaltung 40 besitzt eine Spannungserzeugungs­ schaltung 13A, die sich von der Spannungserzeugungsschaltung 13 in der Pegelumsetzungs­ schaltung 30 nach der dritten Ausführungsform unterscheidet.

Die Spannungserzeugungsschaltung 13 ist in der Pegelumsetzungsschaltung 30, die in Fig. 10 gezeigt ist, ist mit einer ersten Spannungsversorgung VD1 und Masse GND verbunden. Im Gegensatz dazu ist die Spannungserzeugungsschaltung 13A in der Pegelum­ setzungsschaltung 40 mit der ersten Spannungsversorgung VD1, mit Masse GND und der dritten Spannungsversorgung VD3 verbunden. Das heißt, daß, wie in Fig. 11 gezeigt ist, die Source des vierzehnten Transistors Q26 in der Spannungserzeugungsschaltung 13A mit der dritten Spannungsversorgung VD3 verbunden ist.

Außerdem wird die Gatesteuerspannung GV am Knoten N2 zwischen dem elften Transistor Q23 und den zwölften Transistor Q24 in der Spannungserzeugungsschaltung 13A erzeugt.

Die Spannungserzeugungsschaltung 13A unterteilt die Differentialspannung zwi­ schen der ersten Spannung VH und der dritten Spannung VL und fügt die dritte Spannung VL der unterteilten Spannung hinzu, um die Gatesteuerspannung GV zu erzeugen. Die Gatesteu­ erspannung GV wird zu den Gates des fünften und sechsten Transistors Q17, Q18 geliefert.

Insbesondere beträgt die Differenz zwischen der ersten Spannung VH und der dritten Spannung VL 2,0 V. Ungefähr einviertel der Differentialspannung (2,0 V) oder 0,5 V wird zur dritten Spannung VL von 1,0 V addiert. Die damit erhaltene Spannung von 1,5 V ist die Gatesteuerspannung GV der vierten Ausführungsform. Damit ist die Gatesteuerspannung GV der Spannungserzeugungsschaltung 13A gleich der Spannungserzeugungsschaltung 13 nach der dritten Ausführungsform.

Die Wirkungsweise der Pegelumsetzungsschaltung 40 wird nun erläutert. Die Spannungserzeugungsschaltung 13A beliefert die Gates des fünften und sechsten Transistors Q17, Q18 mit der Gatesteuerspannung GV von ungefähr 1,5 V. Damit sind die Drainspan­ nungen des dritten und vierten Transistors Q15, Q16 jeweils 1,0 V oder weniger ungeachtet der Aktivierung oder Deaktivierung der Transistoren Q15, Q16. Da die Drainspannungen des dritten und vierten Transistors Q15, Q16 niedriger sind als die Source-Drain-Spannungen (jeweils ungefähr 1,5 V) des dritten und vierten Transistors Q15, Q16, arbeiten die Transisto­ ren Q15, Q16 in einer optimalen Weise.

Ein Zustand, bei dem die dritte Spannung VL (1,0 V) ständig zur Pegelumset­ zungsschaltung 40 geliefert wird, und die Schwankung der ersten Spannung VH in einem Bereich von ± 0,5 V liegt, wird nun erläutert.

Wenn beispielsweise die erste Spannung VH auf 3,5 V ansteigt, beträgt die Ga­ testeuerspannung GV am Knoten N2 ungefähr 1,63 V. In diesem Zustand beträgt die Drainspannung des dritten und vierten Transistors Q15, Q16 ungefähr 1,13 V. Im Vergleich dazu beträgt die Gatesteuerspannung GV am Knoten N1 bei der dritten Ausführungsform ungefähr 1,75 V, und die Drainspannung des dritten und vierten Transistors Q15, Q16 beträgt jeweils 1,25 V.

Wenn die erste Spannung VH auf 2,5 V abnimmt, beträgt die Gatesteuerspannung GV am Knoten N2 ungefähr 1,38 V. In diesem Zustand betragen die Drainspannungen des dritten und vierten Transistors Q15, Q16 jeweils ungefähr 0,88 V. Im Vergleich dazu beträgt die Gatesteuerspannung GV am Knoten N1 ungefähr 1,25 V, und die Drainspannungen des dritten und vierten Transistors Q15, Q16 betragen ungefähr 0,75 V.

Demnach ist in bezug auf die Schwankungen der Drainspannungen des dritten und vierten Transistors Q15, Q16 in bezug auf die Schwankung der ersten Spannung VH die Schwankung in der Pegelumsetzungsschaltung 40 nach der vierten Ausführungsform kleiner als die bei der Pegelumsetzungsschaltung 30 nach der dritten Ausführungsform.

Die Pegelumsetzungsschaltung 40 nach der vierten Ausführungsform hat den Vorteil, wie nachfolgend beschrieben.

• 1. Die Spannungserzeugungsschaltung 13A unterteilt die Differentialspannung zwischen der Spannung bei der ersten Spannungsversorgung VD1 und der Spannung bei der dritten Spannungsversorgung VD3 und addiert die Spannung der dritten Spannungsversorgung VD3 (dritte Spannung VL), um die Gatesteuerspannung GV zu erzeugen. Die Gatesteu­ erspannung GV wird zu den Gates des fünften und sechsten Transistors Q17, Q18 geliefert. Somit nehmen die Schwankungen der Drainspannungen des dritten und vierten Transistors Q15, Q16 in bezug auf die Spannungsschwankung der ersten Spannungsversorgung VD1 im Vergleich mit der Pegelumsetzungsschaltung 30 nach der dritten Ausführungsform ab. Damit wird die Verläßlichkeit des dritten und vierten Transistors Q15, Q16 in bezug auf die Span­ nungsschwankung in der ersten Spannungsversorgung VD1 verbessert.

Fünfte Ausführungsform

Fig. 12 ist eine Schaltungsanordnung einer Pegelumsetzungsschaltung 50 gemäß einer fünften Ausführungsform der vorliegenden Erfindung. Die Pegelumsetzungsschaltung 50 umfaßt eine Eingangsschaltung 11, eine Umsetzungsschaltung 12, eine Spannungserzeu­ gungsschaltung 13 und eine Schutzschaltung 31. Bei der Pegelumsetzungsschaltung 50 ist die Schutzschaltung 31 dem Aufbau der Pegelumsetzungsschaltung 30 der dritten Ausführungs­ form hinzugefügt.

Wenn die Gatesteuerspannung GV der Spannungserzeugungsschaltung 13 unstabil ist und eine vorher-festgelegte Spannung übersteigt, trennt die Schutzschaltung 31 den Knoten N1 von den Gates des fünften und sechsten Transistors Q17, Q18. Damit wird der dritte und vierte Transistor Q15, Q16 (Einrichtungen mit niedriger Isolationsspannung) geschützt, sogar dann, wenn die Gatesteuerspannung GV die vorher-festgelegte Spannung übersteigt.

Wenn die Pegelumsetzungsschaltung 50 aktiviert ist oder wenn das Steuersignal CNTL, welches zur Pegelumsetzungsschaltung 50 geliefert wird, umgesetzt wird, kann die Gatesteuerspannung GV instabil werden und schwanken. Nachdem das Steuersignal CNTL sich beispielsweise von einem niedrigen Pegel auf einen hohen Pegel verschiebt und bis das Laden der inneren Kapazitäten des achten bis zwölften Transistors Q20-Q24 und des vier­ zehnten Transistors Q26 abgeschlossen ist, kann die Gatesteuerspannung GV auf einen Wert in der Nähe der ersten Spannung VH (3,0 V) ansteigen. Damit können die Drains des dritten und vierten Transistors Q15, Q16 (Einrichtungen mit niedriger Isolationsspannung) mit einer Spannung beliefert werden, die die Isolationsspannung übersteigt. Wenn folglich die Gate­ steuerspannung GV den vorher-festgelegten Wert übersteigt, behindert die Schutzschaltung 31 die Gatesteuerspannung GV und verhindert, daß die Spannung den Isolationsspannungswert übersteigt, damit dieser nicht zu den Drains des dritten und vierten Transistors Q15, Q16 geliefert wird.

Die Schutzschaltung 31 wird nun ausführlich beschrieben. Die Schutzschaltung 31 besitzt eine Umschaltsignal-Erzeugungsschaltung 32, eine erste Umschaltschaltung 33 und eine zweite Umschaltschaltung 34.

Die Umschaltsignal-Erzeugungsschaltung 32 erzeugt ein Schaltsignal, um das Öffnen und Schließen der ersten und zweiten Umschaltschaltungen 33, 34 auf der Basis der Spannung (erste Steuerspannung), die vom Knoten N3 der Spannungserzeugungsschaltung 13 geliefert wird, zu steuern.

Die erste Umschaltschaltung 33 ist zwischen dem Knoten N1 und den Gates des fünften und sechsten Transistors Q17, Q18 gesteuert. Die zweite Umschaltschaltung 34 ist zwischen den Gates des fünften und sechsten Transistors Q17, Q18 und Masse GND ge­ schaltet.

Die erste Umschaltschaltung 33 wird auf der Basis des Umschaltsignals aktiviert und deaktiviert. Die zweite Umschaltschaltung 34 wird auf der Basis der Spannung am Knoten N3 zwischen dem elften und zwölften Transistor Q23, Q24 der Spannungserzeugungs­ schaltung 13 aktiviert und deaktiviert.

Die deaktivierte erste Umschaltschaltung 33 verhindert, daß eine instabile Gate­ steuerspannung GV zu den Gates des fünften und sechsten Transistors Q17, Q18 geliefert wird. Die aktivierte zweite Umschaltschaltung 34 verbindet die Gates des fünften und sechsten Transistors Q17, Q18 mit Masse GND.

Die Umschaltsignal-Erzeugungsschaltung 32 umfaßt eine erste und zweite CMOS- Inverterschaltung. Die erste CMOS-Inverterschaltung besitzt einen PMOS-Transistor Q27 und einen NMOS-Transistor Q28. Die zweite CMOS-Inverterschaltung umfaßt einen PMOS- Transistor Q29 und einen NMOS-Transistor Q30.

Auf der Basis der Spannung am Knoten N3 erzeugt die Umschaltsignal-Erzeu­ gungsschaltung 32 ein erstes und zweites Umschaltsignal S31, S32. Die zweite CMOS-In­ verterschaltung invertiert das zweite Umschaltsignal S32 und erzeugt das erste Steuersignal S31.

Die erste Umschaltschaltung 33 umfaßt einen PMOS-Transistor Q31 und einen NMOS-Transistor Q32, die parallel geschaltet sind. Das Gate des PMOS-Transistors Q31 empfängt das erste Umschaltsignal S31, und das Gate des NMOS-Transistors Q32 empfängt das zweite Umschaltsignal S32. Somit werden die Transistoren Q31, Q32 gleichzeitig aktiviert und deaktiviert.

Die zweite Umschaltschaltung 34 umfaßt den NMOS-Transistor Q33. Das Gate des Transistors Q33 ist mit dem Knoten N3 verbunden. Die erste Umschaltschaltung 33 und die zweite Umschaltschaltung 34 werden in einer komplementären Weise aktiviert und deaktiviert.

Die Wirkungsweise der Pegelumsetzungsschaltung 50 wird nun beschrieben. Wenn das Steuersignal CNTL, welches durch die Spannungserzeugungsschaltung 13 empfangen wird, nach oben geht, wird der vierzehnte Transistor Q26 aktiviert. Außerdem beliefert die Inverterschaltung, die den siebten Transistor Q19 und den dreizehnten Transistor Q25 umfaßt, den achten Transistor Q20 mit einem niedrigen Signal. In diesem Zustand ist der achte Transistor Q20 aktiviert, und die erste Spannung VH wird zum achten Transistor Q20 geliefert. Damit wird das Laden der inneren Kapazität der achten Transistoren Q20-Q24 und des vierzehnten Transistors Q26 begonnen.

Wenn das Laden der internen Kapazität der Transistoren Q20-Q24, Q26 beendet ist, ist die Knotenspannung VN1 am Knoten N1 im wesentlich gleich der Knotenspannung VN3 am Knoten N3 und in der Nähe der ersten Spannung VH (3,0 V). In diesem Zustand aktiviert die Knotenspannung VN3 die zweite Umschaltschaltung 34. Wenn das erste Um­ schaltsignal S31 hoch ist (3,0 V) und das zweite Steuersignal S31 niedrig ist (0 V), wird die erste Umschaltschaltung 33 deaktiviert.

Der NMOS-Transistor Q33 der zweiten Umschaltschaltung 34 empfängt die Kno­ tenspannung VN3 mit den hohen Pegel (3,0 V). Damit wird die zweite Umschaltschaltung 34 aktiviert. Somit werden die Gates des fünften und sechsten Transistors Q17, Q18 mit Masse GND über den NMOS-Transistor Q33 verbunden.

Wenn folglich das Laden der inneren Kapazität der Transistoren Q20-Q24, Q26 beendet ist, nimmt die Knotenspannung VN1 um ungefähr die Hälfte der ersten Spannung VH ab, oder wird zu 1,5 V. In diesem Zustand deaktiviert die Knotenspannung VN3 die zweite Umschaltschaltung 34 und aktiviert die erste Umschaltschaltung 33. Damit wird die Gatesteu­ erspannung GV, d. h., im wesentlichen 1,5 V zu den Gates des fünften und sechsten Transistors Q17, Q18 geliefert.

Die Pegelumsetzungsschaltung 50 der fünften Ausführungsform hat den nachfol­ gend beschriebenen Vorteil.

• 1. Wenn die Knotenspannung VN1 auf einen Wert in der Nähe der ersten Span­ nung VH ansteigt, aktiviert die Schutzschaltung 31 die zweite Umschaltschaltung 34 auf der Basis der Knotenspannung VN3 und deaktiviert die erste Umschaltschaltung 33. In diesem Zustand werden die Gates des fünften und sechsten Transistors Q17, Q18 mit Masse GND über die zweite Umschaltschaltung 34 verbunden. Damit wird verhindert, daß der dritte und vierte Transistor Q15, Q16 mit einer Spannung beliefert wird, die die Isolationsspannung übersteigt, sogar dann, wenn die Knotenspannung VN1 ansteigt.

Es sollte für den Fachmann klar sein, daß die vorliegende Erfindung bei vielen an­ deren Alternativen angewandt werden kann, ohne das Prinzip und den Rahmen der Erfindung zu verlassen. Insbesondere sollte verstanden werden, daß die vorliegende Erfindung in fol­ genden Formen angewandt werden kann.

Bei der ersten Ausführungsform kann der zweite Inverter 11 ausgelassen werden.

Bei der ersten und zweiten Ausführungsform kann der Aufbau der Ladesteuer­ schaltung und der Strombegrenzungsschaltung wie gewünscht geändert werden. Beispielsweise können Dioden anstelle der PMOS-Transistoren Q1, Q2 verwendet werden.

Bei dritten bis fünften Ausführungsform können der neunte bis zwölfte Transistor Q21 bis Q24 der Spannungserzeugungsschaltungen 13, 13A NMOS-Transistoren oder Wider­ stände sein.

Bei der dritten Ausführungsform kann der Knoten, bei dem die Gatesteuerspannung GV in der Spannungserzeugungsschaltung 13 erzeugt wird, auf der Basis des Werts der ersten Spannung VH wie erforderlich geändert werden.

Bei fünften Ausführungsform kann der Aufbau der Schutzschaltung 31 wie ge­ wünscht geändert werden, solange der dritte und vierte Transistor Q15, Q16 geschützt sind, wenn die Gatesteuerspannung GV ansteigt.

Bei der fünften Ausführungsform kann der Knoten zwischen der Schutzschaltung 31 und der Spannungserzeugungsschaltung 13 wie gewünscht geändert werden.

Die Schutzschaltung 31 nach der fünften Ausführungsform kann in die Pegelum­ setzungsschaltung 40 der vierten Ausführungsform implementiert werden.

Die vorliegenden Beispiele und Ausführungsformen sollen beispielhaft und nicht- einschränkend sein, und die Erfindung ist nicht auf die hier angegebenen Details begrenzt, sondern sie kann innerhalb des Rahmens und der Äquivalenz der beigefügten Ansprüche mo­ difiziert werden.

Claims (31)

1. Pegelumsetzungsschaltung, die einen Kondensator (Cl) umfaßt, eine Ladesteu­ erschaltung (Q1), die mit dem Kondensator verbunden ist, um eine Spannung einer Hochpo­ tential-Spannungsversorgung zum Kondensator zu liefern und das Laden des Kondensators zu steuern, wobei die Pegelumsetzungsschaltung gekennzeichnet ist durch:
eine Begrenzungsschaltung (21), die mit der Hochpotential-Spannungsversorgung verbunden ist, und die Ladesteuerschaltung, um die Spannung, die zum Kondensator von der Hochpotential-Spannungsversorgung geliefert ist, zu begrenzen, bevor die Ladesteuerschal­ tung das Liefern der Spannung der Hochpotential-Spannungsversorgung zum Kondensator stoppt.

2. Pegelumsetzungsschaltung zum Umsetzen eines Spannungspegels eines Ein­ gangssignals auf einen vorher-festgelegten Spannungspegel und zum Erzeugen eines Pegel­ umsetzungssignals, wobei die Pegelumsetzungsschaltung einen Kondensator (C1) umfaßt, der eine erste Elektrode besitzt, die mit der Hochpotential-Spannungsversorgung verbunden ist, und eine zweite Elektrode, um das Eingangssignal zu empfangen, eine Ladesteuerschaltung (Q1), die mit der ersten Elektrode des Kondensators verbunden ist, um die Spannung der Hochpotential-Spannungsversorgung zum Kondensator zu liefern und das Laden des Konden­ sators zu steuern, und einen ersten Inverter (12), um die Spannung der Hochpotential-Span­ nungsversorgung zu empfangen und das Pegelumsetzungssignal zu erzeugen, wobei der erste Inverter einen Hochpotential-Spannungsversorgungsanschluß umfaßt, der mit der ersten Elektrode des Kondensators verbunden ist, und einen Niedrigpotential-Spannungsversor­ gungsanschluß, der mit der zweiten Elektrode des Kondensators verbunden ist, wobei die Spannungsumsetzungsschaltung gekennzeichnet ist durch:
eine Strombegrenzungsschaltung (21), die mit der Ladesteuerschaltung verbunden ist, um den Entladestrom des Kondensators zu begrenzen.

3. Pegelumsetzungsschaltung nach Anspruch 2, dadurch gekennzeichnet, daß die Strombegrenzungsschaltung mit einem Zeittakt, der sich von der der Ladesteuerschaltung unterscheidet, gesteuert wird.

4. Pegelumsetzungsschaltung nach Anspruch 3, dadurch gekennzeichnet, daß die Ladesteuerschaltung einen ersten PMOS-Transistor (Q1) umfaßt, dessen Gate das Pegelum­ setzungssignal des ersten Inverters empfängt.

5. Pegelumsetzungsschaltung nach Anspruch 4, dadurch gekennzeichnet, daß die Strombegrenzungsschaltung einen zweiten PMOS-Transistor (Q2) umfaßt, dessen Gate das Eingangssignal empfängt.

6. Pegelumsetzungsschaltung nach Anspruch 4, die weiter gekennzeichnet ist durch:
einen zweiten Inverter (11), um ein invertiertes Eingangssignal zu erzeugen, wobei das Eingangssignal invertiert, und um das invertierte Eingangssignal zur zweiten Elektrode des Kondensators zu liefern, wobei der zweite Inverter einen Hochpotential-Spannungsver­ sorgungsanschluß umfaßt, um die Spannung der Hochpotential-Spannungsversorgung zu empfangen, und einen Niedrigpotential-Spannungsversorgungsanschluß, um eine Spannung zu empfangen, die niedriger ist die Spannung der Hochpotential-Spannungsversorgung, und wobei die Strombegrenzungsschaltung einen zweiten PMOS-Transistor (Q2) umfaßt, dessen Gate das invertierte Eingangssignal empfängt.

7. Pegelumsetzungsschaltung nach Anspruch 4, die außerdem gekennzeichnet ist durch:
einen zweiten Inverter (11), um ein invertiertes Eingangssignal zu erzeugen, wobei das Eingangssignal invertiert wird und das invertierte Eingangssignal zur zweiten Elektrode des Kondensators geliefert wird, wobei der zweite Inverter einen Hochpotential-Spannungs­ versorgungsanschluß umfaßt, um die Spannung der Hochpotential-Spannungsversorgung zu empfangen, und einen Niedrigpotential-Spannungsversorgungsanschluß, um eine Spannung zu empfangen, die niedriger ist als die Spannung der Hochpotential-Spannungsversorgung, wobei die Strombegrenzungsschaltung (21A) einen zweiten PMOS-Transistor (Q2) und einen dritten Inverter (11A) umfaßt, der mit einem Gate des zweiten PMOS-Transistors verbunden ist, wobei der dritte Inverter einen Hochpotential-Spannungsversorgungsanschluß umfaßt, um die Spannung der Hochpotential-Spannungsversorgung zu empfangen, und einen Niedrigpotential- Spannungsversorgungsanschluß, um eine Spannung zu empfangen, die niedriger ist als die Spannung der Hochpotential-Spannungsversorgung, und wobei der dritte Inverter ein in­ vertiertes Eingangssignal erzeugt, wobei das Eingangssignal invertiert wird und das invertierte Eingangssignal zum Gate des zweiten PMOS-Transistors geliefert wird.

8. Pegelumsetzungsschaltung nach einem der Ansprüche 5, 6 und 7, dadurch ge­ kennzeichnet, daß das Eingangssignal die Spannung der Hochpotential-Spannungsversorgung hat.

9. Pegelumsetzungsschaltung, die eine Umsetzungsschaltung (12) zum Empfangen eines Eingangssignals und das Pegelumsetzen der Spannung des Eingangssignals umfaßt, um ein Pegelumsetzungssignal zu erzeugen, wobei die Umsetzungsschaltung einen ersten und einen zweiten Transistor (Q13, Q14) umfaßt, die die gleiche Polarität haben, wobei die Sour­ cen des ersten und des zweiten Transistors mit einer ersten Spannungsversorgung verbunden sind, die eine erste Spannung hat, das Gate des ersten Transistors mit dem Drain des zweiten Transistors verbunden ist, und das Gate des zweiten Transistors mit dem Drain des ersten Transistors verbunden ist, und der dritte und vierte Transistor (Q15, Q16) eine Polarität haben, die entgegengesetzt zur Polarität des ersten oder zweiten Transistors ist, wobei die Sourcen des dritten und vierten Transistors mit einer zweiten Spannungsquelle verbunden sind, die eine zweite Spannung hat, die niedriger ist als die erste Spannung, wobei die Pegelumset­ zungsschaltung gekennzeichnet ist durch:
einen fünften Transistor (Q17), der zwischen dem ersten Transistor und dem dritten Transistor geschaltet ist und die gleiche Polarität wie der dritte Transistor hat; und
einen sechsten Transistor (Q18), der zwischen dem zweiten Transistor und dem vierten Transistor geschaltet ist und die gleiche Polarität wie der vierte Transistor hat; und
eine Spannungserzeugungsschaltung (13), die mit der Umsetzungsschaltung ver­ bunden ist, um eine Gatesteuerspannung zu erzeugen, die zu den Gates des fünften Transistors und des sechsten Transistors auf der Basis der ersten Spannung geliefert wird.

10. Pegelumsetzungsschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Isolationsspannung des dritten und vierten Transistors niedriger ist als die Isolationsspannung des ersten, zweiten, fünften und sechsten Transistors.

11. Pegelumsetzungsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung umfaßt:
mehrere Transistoren (Q21, Q22, Q23, Q24), die zwischen die erste und zweite Spannungsversorgung geschaltet sind, um die Differentialspannung zwischen der ersten Spannung und der zweiten Spannung zu unterteilen, um so die Gatesteuerspannung zu erzeu­ gen, wobei die mehreren Transistoren seriell geschaltet sind und die gleiche Polarität haben.

12. Pegelumsetzungsschaltung nach Anspruch 11, die außerdem gekennzeichnet ist durch eine Eingangsschaltung (11), die mit der zweiten Spannungsversorgung und einer dritten Spannungsversorgung verbunden ist, um das Eingangssignal zu empfangen und dieses zum Gate des vierten Transistors zu liefern, um das Eingangssignal zu empfangen und das Eingangssignal zu invertieren, um ein invertiertes Eingangssignal zum Gate des dritten Transi­ stors zu liefern, wobei die dritte Spannungsversorgung eine dritte Spannung besitzt, die nied­ riger ist als die erste Spannung und die höher ist als die zweite Spannung.

13. Pegelumsetzungsschaltung nach Anspruch 12, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung die Gatesteuerspannung auf der Basis eines Steuersignals erzeugt.

14. Pegelumsetzungsschaltung nach Anspruch 13, gekennzeichnet außerdem durch:
eine Schutzschaltung (31), die zwischen der Umsetzungsschaltung und der Span­ nungserzeugungsschaltung geschaltet ist, um zu verhindern, daß die Gatesteuerspannung zu den Gates des fünften und sechsten Transistors geliefert wird, bis die Gatesteuerspannung eine vorher-festgelegte Spannung erreicht.

15. Pegelumsetzungsschaltung nach Anspruch 14, dadurch gekennzeichnet, daß die Schutzschaltung die Gates des fünften und sechsten Transistors mit der zweiten Span­ nungsversorgung verbindet, bis die Gatesteuerspannung die vorher-festgelegte Spannung er­ reicht.

16. Pegelumsetzungsschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Schutzschaltung umfaßt:
eine erste Umschaltschaltung 33, die mit der Umsetzungsschaltung und der Span­ nungserzeugungsschaltung verbunden ist, wobei die erste Umschaltschaltung deaktiviert ist, wenn die Gatesteuerspannung höher ist als die vorher-festgelegte Spannung; und
eine zweite Umschaltschaltung (34), die mit der Umsetzungsschaltung und der zweiten Spannungsversorgung verbunden ist, wobei die zweite Umschaltschaltung und die erste Umschaltschaltung komplementär aktiviert und deaktiviert werden, und wobei die zweite Umschaltschaltung aktiviert wird, wenn die erste Umschaltschaltung deaktiviert wird, um so die Gates des fünften und sechsten Transistors mit der zweiten Spannungsversorgung zu verbinden.

17. Pegelumsetzungsschaltung nach Anspruch 15, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung eine erste Steuerspannung erzeugt, die von der Gatesteu­ erspannung verschieden ist, und wobei die Schutzschaltung außerdem umfaßt:
eine Umschaltsignal-Erzeugungsschaltung (32), die mit der Spannungserzeu­ gungsschaltung verbunden ist, um ein Umschaltsignal zu erzeugen, welches die erste Um­ schaltschaltung auf der Basis eines ersten Steuersignals aktiviert und deaktiviert.

18. Pegelumsetzungsschaltung nach Anspruch 10, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung (13A) umfaßt:
mehrere Transistoren (Q21, Q22, Q23, Q24), die zwischen der ersten Spannungs­ versorgung und einer dritten Spannungsversorgung geschaltet sind, die eine dritte Spannung hat, die niedriger ist als die erste Spannung und höher ist als die zweite Spannung, wobei die mehreren Transistoren die Differentialspannung zwischen der ersten Spannung und der dritten Spannung so unterteilen, um die Gatespannung zu erzeugen, und wobei die mehreren Transi­ storen seriellen geschaltet sind und die gleiche Polarität haben.

19. Pegelumsetzungsschaltung nach Anspruch 18, die außerdem gekennzeichnet ist durch eine Eingangsschaltung (11), die zwischen der zweiten Spannungsversorgung und der dritten Spannungsversorgung geschaltet ist, um das Eingangssignal zu empfangen und das Eingangssignal zum Gate des dritten Transistors zu liefern und um das Eingangssignal zu empfangen und das Eingangssignal zu invertieren, um ein invertiertes Eingangssignal zum Gate des dritten Transistors zu liefern.

20. Pegelumsetzungsschaltung nach Anspruch 19, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung die Gatesteuerspannung auf der Basis eines vorher-fest­ gelegten Steuersignals erzeugt.

21. Pegelumsetzungsschaltung nach Anspruch 20, die weiter gekennzeichnet ist durch:
eine Schutzschaltung (31) die zwischen der Umsetzungsschaltung und der Span­ nungserzeugungsschaltung geschaltet ist, um zu verhindern, daß die Gatesteuerspannung zu den Gates des fünften und sechsten Transistors geliefert wird, bis die Gatesteuerspannung eine vorher-festgelegte Spannung erreicht.

22. Pegelumsetzungsschaltung nach Anspruch 21, dadurch gekennzeichnet, daß die Schutzschaltung die Gates des fünften und sechsten Transistors mit der zweiten Span­ nungsversorgung verbindet, bis die Gatesteuerspannung die vorher-festgelegte Spannung er­ reicht.

23. Pegelumsetzungsschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung (13) umfaßt:
mehrere Transistoren (Q21, Q22, Q23, Q24), die zwischen der ersten Spannungs­ versorgung und der zweiten Spannungsversorgung geschaltet sind, um die Differentialspan­ nung zwischen der ersten Spannung und der zweiten Spannung zu unterteilen, um die Gate­ steuerspannung zu erzeugen, wobei die mehreren Transistoren seriell geschaltet sind und die gleiche Polarität haben.

24. Pegelumsetzungsschaltung nach Ansprüch 9, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung (13A) umfaßt:
mehrere Transistoren (Q21. Q22, Q23, Q24), die zwischen der ersten Spannungs­ versorgung und einer dritten Spannungsversorgung geschaltet sind, die eine dritte Spannung hat, die niedriger ist als die erste Spannung und höher ist als die zweite Spannung, wobei die mehreren Transistoren die Differentialspannung zwischen der ersten Spannung und der dritten Spannung unterteilen, um die Gatesteuerspannung zu erzeugen, wobei die mehreren Transi­ storen seriell geschaltet sind und die gleiche Polarität haben.

25. Pegelumsetzungsschaltung nach einem der Ansprüche 23 und 24, die weiter gekennzeichnet ist durch:
eine Schutzschaltung (31), die zwischen der Umsetzungsschaltung und der Span­ nungserzeugungsschaltung geschaltet ist, um zu verhindern, daß die Gatesteuerspannung zu den Gates des fünften und sechsten Transistors geliefert wird, bis die Gatesteuerspannung eine vorher-festgelegte Spannung erreicht.

26. Pegelumsetzungsschaltung nach Anspruch 9, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung (13, 13A) die Gatesteuerspannung erzeugt, so daß die Source- Drain-Spannung des dritten Transistors niedriger ist als die Isolationsspannung des dritten Transistors und die Source-Drain-Spannung des vierten Transistors niedriger ist als die Isolationsspannung des vierten Transistors.

27. Halbleitereinrichtung, welche eine Pegelumsetzungsschaltung (30) umfaßt, wobei die Pegelumsetzungsschaltung eine Umsetzungsschaltung (12) umfaßt, um ein Ein­ gangssignal zu empfangen und um die Spannung des Eingangssignals pegel-umzusetzen, um ein erstes Pegelumsetzungssignal zu erzeugen, wobei die Umsetzungsschaltung einen ersten und zweiten Transistor (Q13, Q14) umfaßt, die die gleiche Polarität haben, wobei die Sourcen des ersten und des zweiten Transistors mit einer ersten Spannungsversorgung verbunden sind, die eine erste Spannung hat, das Gate des ersten Transistors mit dem Drain des zweiten Tran­ sistors verbunden ist, und das Gate des zweiten Transistors mit dem Drain des ersten Transi­ stors verbunden ist, und der dritte und vierte Transistor (Q15, Q16) eine Polarität entgegenge­ setzt zur Polarität des ersten oder zweiten Transistors hat, wobei die Sourcen des dritten und vierten Transistors mit einer zweiten Spannungsquelle verbunden sind, die eine zweite Span­ nung hat, die niedriger ist als die erste Spannung, wobei die Halbleitereinrichtung gekenn­ zeichnet ist durch:
einen fünften Transistor (Q17), der zwischen dem ersten Transistor und dem dritten Transistor geschaltet ist und die gleiche Polarität wie der dritte Transistor hat; und
einen sechsten Transistor (Q18), der zwischen dem zweiten Transistor und dem vierten Transistor geschaltet ist und die gleiche Polarität wie der vierte Transistor hat; und
eine Spannungserzeugungsschaltung (13), die mit der Umschaltschaltung verbun­ den ist, um eine Gatesteuerspannung zu erzeugen, die zu den Gates des fünften Transistors und des sechsten Transistors auf der Basis der ersten Spannung geliefert wird.

28. Halbleitereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung umfaßt:
mehrere Transistoren (Q21, Q22, Q23, Q24), die zwischen der ersten und der zweiten Spannungsversorgung geschaltet sind, um die Differentialspannung zwischen der ersten Spannung und der zweiten Spannung zu unterteilen, um die Gatesteuerspannung zu erzeugen, wobei die mehreren Transistoren seriell geschaltet sind und die gleiche Polarität haben.

29. Halbleitereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung (13A) umfaßt:
mehrere Transistoren, die zwischen der ersten Spannungsversorgung und einer dritten Spannungsversorgung geschaltet sind, die eine dritte Spannung hat, die niedriger ist als die erste Spannung und höher ist als die zweite Spannung, wobei die mehreren Transistoren die Differentialspannung zwischen der ersten Spannung und der dritten Spannung unterteilen, um die Gatesteuerspannung zu erzeugen, und wobei die mehreren Transistoren seriell geschaltet sind und die gleiche Polarität haben.

30. Halbleitereinrichtung nach einem der Ansprüche 28 und 29, wobei die Pegel­ umsetzungsschaltung weiter gekennzeichnet ist durch:
eine Schutzschaltung (31), die zwischen der Umsetzungsschaltung und der Span­ nungserzeugungsschaltung geschaltet ist, um zu verhindern, daß die Gatesteuerspannung zu den Gates des fünften und sechsten Transistors geliefert wird, bis die Gatesteuerspannung eine vorher-festgelegte Spannung erreicht.

31. Halbleitereinrichtung nach Anspruch 27, dadurch gekennzeichnet, daß die Spannungserzeugungsschaltung (13, 13A) die Gatesteuerspannung erzeugt, so daß die Source- Drain-Spännung des dritten Transistors niedriger ist als die Isolationsspannung des dritten Transistors und die Source-Drain-Spannung des vierten Transistors niedriger ist als die Isolationsspannung des vierten Transistors.