JPH11205140A - アナログデジタル変換器及びレベルシフタ - Google Patents
アナログデジタル変換器及びレベルシフタInfo
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- JPH11205140A JPH11205140A JP10001438A JP143898A JPH11205140A JP H11205140 A JPH11205140 A JP H11205140A JP 10001438 A JP10001438 A JP 10001438A JP 143898 A JP143898 A JP 143898A JP H11205140 A JPH11205140 A JP H11205140A
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- H03—ELECTRONIC CIRCUITRY
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- H03M1/22—Analogue/digital converters pattern-reading type
- H03M1/24—Analogue/digital converters pattern-reading type using relatively movable reader and disc or strip
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- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
- H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation
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- H03K3/356—Bistable circuits
- H03K3/356104—Bistable circuits using complementary field-effect transistors
- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
Abstract
(57)【要約】
【課題】 消費される電力及び発振回路からの不要輻射
を抑制しつつ、マイクロコンピュータに外部から接続さ
れるセンサについての設計変更を要しないことによって
コスト上昇を回避する。 【解決手段】 アナログ入力端子のセレクタ、ラダー抵
抗、ラダー抵抗の出力をデコードするデコーダ、チョッ
パアンプ、サンプルホールド回路を備えるアナログ部４
には５Ｖ系電源で動作させ、アナログ部４の動作を制御
する制御信号を生成するデジタル部５は３．３Ｖ系電源
で動作させる。
を抑制しつつ、マイクロコンピュータに外部から接続さ
れるセンサについての設計変更を要しないことによって
コスト上昇を回避する。 【解決手段】 アナログ入力端子のセレクタ、ラダー抵
抗、ラダー抵抗の出力をデコードするデコーダ、チョッ
パアンプ、サンプルホールド回路を備えるアナログ部４
には５Ｖ系電源で動作させ、アナログ部４の動作を制御
する制御信号を生成するデジタル部５は３．３Ｖ系電源
で動作させる。
Description
【０００１】
【発明の属する技術分野】この発明は、異なる電圧系電
源の間に介在するレベルシフタ、及びそのレベルシフタ
を用いたアナログデジタル変換器に関する。
源の間に介在するレベルシフタ、及びそのレベルシフタ
を用いたアナログデジタル変換器に関する。
【０００２】
【従来の技術】図９は従来のマイクロコンピュータ１の
構成を示すブロック図である。マイクロコンピュータ１
にはＣＰＵ２、アナログデジタル変換器３、周辺モジュ
ール７，８及びＩ／Ｏインターフェース６が備えられて
いる。アナログデジタル変換器３は、アナログ部４とデ
ジタル部５から構成されている。
構成を示すブロック図である。マイクロコンピュータ１
にはＣＰＵ２、アナログデジタル変換器３、周辺モジュ
ール７，８及びＩ／Ｏインターフェース６が備えられて
いる。アナログデジタル変換器３は、アナログ部４とデ
ジタル部５から構成されている。
【０００３】ＣＰＵ２、アナログデジタル変換器３のう
ちのデジタル部５、Ｉ／Ｏインターフェース６、周辺モ
ジュール７，８にはデジタル回路用電源ＶＣＣが与えら
れる。アナログデジタル変換器３のうちのアナログ部４
には、アナログ用電源ＡＶＣＣと、アナログ部４が通常
備えているラダー抵抗（図示されない）に供するための
基準電源ＡＶＲＥＦが与えられている。図示されない
が、ＣＰＵ２、デジタル部５、周辺モジュール７，８に
はデジタル用の接地電源が、アナログ部４にはアナログ
用の接地電源が、それぞれ与えられる。
ちのデジタル部５、Ｉ／Ｏインターフェース６、周辺モ
ジュール７，８にはデジタル回路用電源ＶＣＣが与えら
れる。アナログデジタル変換器３のうちのアナログ部４
には、アナログ用電源ＡＶＣＣと、アナログ部４が通常
備えているラダー抵抗（図示されない）に供するための
基準電源ＡＶＲＥＦが与えられている。図示されない
が、ＣＰＵ２、デジタル部５、周辺モジュール７，８に
はデジタル用の接地電源が、アナログ部４にはアナログ
用の接地電源が、それぞれ与えられる。
【０００４】しかし、Ｉ／Ｏインターフェース６に通常
設けられる出力バッファ（図示されない）のスイッチン
グノイズ及び外部からのノイズを内部に伝え難くして、
マイクロコンピュータ１を電磁妨害（EMI:Electromagne
tic Interference）に強くしたいという第１の要請があ
る。よってＣＰＵ２、デジタル部５、周辺モジュール
７，８に与えられる電源と、Ｉ／Ｏインターフェース６
に与えられる電源とは別途に設けることが望ましい。
設けられる出力バッファ（図示されない）のスイッチン
グノイズ及び外部からのノイズを内部に伝え難くして、
マイクロコンピュータ１を電磁妨害（EMI:Electromagne
tic Interference）に強くしたいという第１の要請があ
る。よってＣＰＵ２、デジタル部５、周辺モジュール
７，８に与えられる電源と、Ｉ／Ｏインターフェース６
に与えられる電源とは別途に設けることが望ましい。
【０００５】更に、ＣＰＵ２、周辺モジュール７，８に
おいて消費される電力、及び発振回路（これは例えば周
辺モジュール８に設けられ、マイクロコンピュータ１の
動作を司るクロックを発生させる）からの不要輻射を抑
制したいという第２の要請がある。よって、ＣＰＵ２、
デジタル部５、周辺モジュール７，８に与えられる電源
電圧は、Ｉ／Ｏインターフェース６に与えられる電源電
圧よりも低くすることが望ましい。
おいて消費される電力、及び発振回路（これは例えば周
辺モジュール８に設けられ、マイクロコンピュータ１の
動作を司るクロックを発生させる）からの不要輻射を抑
制したいという第２の要請がある。よって、ＣＰＵ２、
デジタル部５、周辺モジュール７，８に与えられる電源
電圧は、Ｉ／Ｏインターフェース６に与えられる電源電
圧よりも低くすることが望ましい。
【０００６】図１０はかかる思想で改善されたマイクロ
コンピュータ１の構成を簡略化して示すブロック図であ
る。内部ロジック回路１４はＣＰＵ２、周辺モジュール
７，８をまとめて示しており、内部ロジック用電源ＶＣ
ＣＥが与えられている。一方、Ｉ／Ｏインターフェース
６にはＩ／Ｏ用電源ＶＣＣＩが与えられている。内部ロ
ジック用電源ＶＣＣＥとＩ／Ｏ用電源ＶＣＣＩとが互い
に異なる電圧ＶＣＣＥ，ＶＣＣＩ（以下、電源と、その
供給する電圧とは符号を共用する）を供給する。例えば
ＶＣＣＩ＝５Ｖ，ＶＣＣＥ＝３．３Ｖに設定される。
コンピュータ１の構成を簡略化して示すブロック図であ
る。内部ロジック回路１４はＣＰＵ２、周辺モジュール
７，８をまとめて示しており、内部ロジック用電源ＶＣ
ＣＥが与えられている。一方、Ｉ／Ｏインターフェース
６にはＩ／Ｏ用電源ＶＣＣＩが与えられている。内部ロ
ジック用電源ＶＣＣＥとＩ／Ｏ用電源ＶＣＣＩとが互い
に異なる電圧ＶＣＣＥ，ＶＣＣＩ（以下、電源と、その
供給する電圧とは符号を共用する）を供給する。例えば
ＶＣＣＩ＝５Ｖ，ＶＣＣＥ＝３．３Ｖに設定される。
【０００７】異なる電圧が伝達される電源線は互いに接
続されないので、Ｉ／Ｏインターフェース６において生
じる、あるいは外部から介入するノイズは内部ロジック
回路１４に伝搬せず、マイクロコンピュータ１の誤動作
が回避される。よってユーザ側でシステムを設計する場
合において、電磁妨害対策を別途行う必要性がなくな
り、第１の要請に応えることになる。しかも消費電力を
低減し、且つ周辺モジュール８に設けられる発振回路か
らの不要輻射も抑制されるので、第２の要請にも応える
ことになる。
続されないので、Ｉ／Ｏインターフェース６において生
じる、あるいは外部から介入するノイズは内部ロジック
回路１４に伝搬せず、マイクロコンピュータ１の誤動作
が回避される。よってユーザ側でシステムを設計する場
合において、電磁妨害対策を別途行う必要性がなくな
り、第１の要請に応えることになる。しかも消費電力を
低減し、且つ周辺モジュール８に設けられる発振回路か
らの不要輻射も抑制されるので、第２の要請にも応える
ことになる。
【０００８】以上に説明したような、電圧系が異なる複
数の電源を用いてマイクロコンピュータ１を構成する場
合、異なる電源で動作する回路の間で信号電圧の整合を
採る必要がある。図１１は図１０で示された構成に対
し、内部ロジック回路１４とＩ／Ｏインターフェース６
との間で、両者の間を伝搬する信号電圧のレベルシフト
を行うレベルシフタ１１ａを追加した構成を示してい
る。このように、入出力回路と、論理回路との電源電圧
を異ならせ、両者の間を伝搬する信号の電圧のレベルを
整合する技術は、例えば特開平５−１９８９１号公報、
特開平５−３０３６５６号公報、特開平４−３２９０２
４号公報にも紹介されている。
数の電源を用いてマイクロコンピュータ１を構成する場
合、異なる電源で動作する回路の間で信号電圧の整合を
採る必要がある。図１１は図１０で示された構成に対
し、内部ロジック回路１４とＩ／Ｏインターフェース６
との間で、両者の間を伝搬する信号電圧のレベルシフト
を行うレベルシフタ１１ａを追加した構成を示してい
る。このように、入出力回路と、論理回路との電源電圧
を異ならせ、両者の間を伝搬する信号の電圧のレベルを
整合する技術は、例えば特開平５−１９８９１号公報、
特開平５−３０３６５６号公報、特開平４−３２９０２
４号公報にも紹介されている。
【０００９】
【発明が解決しようとする課題】しかし第２の要請があ
る一方、更に、マイクロコンピュータ１に外部から接続
されるセンサについて、設計変更を要しないことによっ
てコスト上昇を回避したい、という第３の要請がある。
Ｉ／Ｏインターフェース６及び内部ロジック回路１４と
の間で電源電圧に差異を設けた技術だけでは、これらの
要請を満足させることはできない。
る一方、更に、マイクロコンピュータ１に外部から接続
されるセンサについて、設計変更を要しないことによっ
てコスト上昇を回避したい、という第３の要請がある。
Ｉ／Ｏインターフェース６及び内部ロジック回路１４と
の間で電源電圧に差異を設けた技術だけでは、これらの
要請を満足させることはできない。
【００１０】本発明はかかる要請に応えるためになされ
たもので、Ｉ／Ｏインターフェース６以外の回路におい
て、内部ロジック回路１４に供給される電圧とは異なる
電圧を供給する技術を提供することを目的とする。
たもので、Ｉ／Ｏインターフェース６以外の回路におい
て、内部ロジック回路１４に供給される電圧とは異なる
電圧を供給する技術を提供することを目的とする。
【００１１】
【課題を解決するための手段】この発明のうち請求項１
にかかる発明は、第１の電圧が供給され、アナログデジ
タル変換を行う機能ブロックを有するアナログ部と、前
記第１の電圧よりも絶対値の小さな第２の電圧が供給さ
れ、前記アナログ部の動作を制御する制御信号を生成す
るデジタル部と、前記制御信号のレベルを前記第１の電
圧と前記第２の電圧の相違に応じてシフトさせて、前記
アナログ部に伝達するレベルシフタとを備えるアナログ
デジタル変換器である。
にかかる発明は、第１の電圧が供給され、アナログデジ
タル変換を行う機能ブロックを有するアナログ部と、前
記第１の電圧よりも絶対値の小さな第２の電圧が供給さ
れ、前記アナログ部の動作を制御する制御信号を生成す
るデジタル部と、前記制御信号のレベルを前記第１の電
圧と前記第２の電圧の相違に応じてシフトさせて、前記
アナログ部に伝達するレベルシフタとを備えるアナログ
デジタル変換器である。
【００１２】この発明のうち請求項２にかかる発明は、
請求項１記載のアナログデジタル変換器であって、前記
レベルシフタは前記制御信号が与えられる入力端子と、
前記制御信号のレベルをシフトさせて出力する出力端子
と、前記第１の電圧が供給される両端と、前記両端の間
で直列に接続され、互いに異なる導電型の第１及び第２
のトランジスタとを備えた第１の経路と、前記第２の電
圧が供給され、前記入力端子に接続された入力端と、前
記第２のトランジスタの制御端に接続された出力端とを
有する論理回路と、前記第２のトランジスタの第１の電
流端に接続された第１の電流端と、前記第１のトランジ
スタの制御端に接続された第２の電流端と、前記入力端
子に接続された制御端とを有し、前記第２のトランジス
タと同一導電型の第３のトランジスタを備えた第２の経
路と、前記出力端子に接続され、第１の電圧が供給され
る電位強制回路とを含む。そして、前記１トランジスタ
の一対の電流端の内、前記第２トランジスタに近い方に
は前記出力端子が接続される。
請求項１記載のアナログデジタル変換器であって、前記
レベルシフタは前記制御信号が与えられる入力端子と、
前記制御信号のレベルをシフトさせて出力する出力端子
と、前記第１の電圧が供給される両端と、前記両端の間
で直列に接続され、互いに異なる導電型の第１及び第２
のトランジスタとを備えた第１の経路と、前記第２の電
圧が供給され、前記入力端子に接続された入力端と、前
記第２のトランジスタの制御端に接続された出力端とを
有する論理回路と、前記第２のトランジスタの第１の電
流端に接続された第１の電流端と、前記第１のトランジ
スタの制御端に接続された第２の電流端と、前記入力端
子に接続された制御端とを有し、前記第２のトランジス
タと同一導電型の第３のトランジスタを備えた第２の経
路と、前記出力端子に接続され、第１の電圧が供給され
る電位強制回路とを含む。そして、前記１トランジスタ
の一対の電流端の内、前記第２トランジスタに近い方に
は前記出力端子が接続される。
【００１３】この発明のうち請求項３にかかる発明は、
請求項２記載のアナログデジタル変換器であって、前記
第１の経路は、前記出力端子と前記第２のトランジスタ
との間で直列に介挿される第４のトランジスタを更に備
え、前記第２の経路は、前記第３のトランジスタの前記
第２の電流端と前記第１のトランジスタの前記制御端と
の間で直列に介挿され、前記第４のトランジスタと同一
導電型の第５のトランジスタを更に備え、前記レベルシ
フタは、前記第４及び第５のトランジスタの制御端に共
通して接続された制御端子を更に備える。
請求項２記載のアナログデジタル変換器であって、前記
第１の経路は、前記出力端子と前記第２のトランジスタ
との間で直列に介挿される第４のトランジスタを更に備
え、前記第２の経路は、前記第３のトランジスタの前記
第２の電流端と前記第１のトランジスタの前記制御端と
の間で直列に介挿され、前記第４のトランジスタと同一
導電型の第５のトランジスタを更に備え、前記レベルシ
フタは、前記第４及び第５のトランジスタの制御端に共
通して接続された制御端子を更に備える。
【００１４】この発明のうち請求項４にかかる発明は、
入力端子と、前記入力端子に与えられた信号のレベルを
シフトさせて出力する出力端子と、第１の電圧が供給さ
れる両端と、前記両端の間で直列に接続され、互いに異
なる導電型の第１及び第２のトランジスタとを備えた第
１の経路と、前記第１の電圧と異なる第２の電圧が供給
され、前記入力端子に接続された入力端と、前記第２の
トランジスタの制御端に接続された出力端とを有する論
理回路と、前記第２のトランジスタの第１の電流端に接
続された第１の電流端と、前記第１のトランジスタの制
御端に接続された第２の電流端と、前記入力端子に接続
された制御端とを有し、前記第２のトランジスタと同一
導電型の第３のトランジスタを備えた第２の経路と、前
記出力端子に接続され、第１の電圧が供給される電位強
制回路とを含むレベルシフタである。そして、前記１ト
ランジスタの一対の電流端の内、前記第２トランジスタ
に近い方には前記出力端子が接続される。
入力端子と、前記入力端子に与えられた信号のレベルを
シフトさせて出力する出力端子と、第１の電圧が供給さ
れる両端と、前記両端の間で直列に接続され、互いに異
なる導電型の第１及び第２のトランジスタとを備えた第
１の経路と、前記第１の電圧と異なる第２の電圧が供給
され、前記入力端子に接続された入力端と、前記第２の
トランジスタの制御端に接続された出力端とを有する論
理回路と、前記第２のトランジスタの第１の電流端に接
続された第１の電流端と、前記第１のトランジスタの制
御端に接続された第２の電流端と、前記入力端子に接続
された制御端とを有し、前記第２のトランジスタと同一
導電型の第３のトランジスタを備えた第２の経路と、前
記出力端子に接続され、第１の電圧が供給される電位強
制回路とを含むレベルシフタである。そして、前記１ト
ランジスタの一対の電流端の内、前記第２トランジスタ
に近い方には前記出力端子が接続される。
【００１５】この発明のうち請求項５にかかる発明は、
請求項４記載のレベルシフタであって、制御端子を更に
備え、前記第１の経路は、前記出力端子と前記第２のト
ランジスタとの間で直列に介挿される第４のトランジス
タを更に備え、前記第２の経路は、前記第３のトランジ
スタの前記第２の電流端と前記第１のトランジスタの前
記制御端との間で直列に介挿され、前記第４のトランジ
スタと同一導電型の第５のトランジスタを更に備え、前
記第４及び第５のトランジスタの制御端に共通して前記
制御端子が接続される。
請求項４記載のレベルシフタであって、制御端子を更に
備え、前記第１の経路は、前記出力端子と前記第２のト
ランジスタとの間で直列に介挿される第４のトランジス
タを更に備え、前記第２の経路は、前記第３のトランジ
スタの前記第２の電流端と前記第１のトランジスタの前
記制御端との間で直列に介挿され、前記第４のトランジ
スタと同一導電型の第５のトランジスタを更に備え、前
記第４及び第５のトランジスタの制御端に共通して前記
制御端子が接続される。
【００１６】
【発明の実施の形態】基本的思想．実施の形態の詳細な
説明に移る前に、本願の基本的な思想について説明す
る。第２の要請を実現するために電源電位を低下させる
必要が有る一方、第３の要請を実現するために、マイク
ロコンピュータ１に外部から接続されるセンサからの情
報を処理するための回路の電源電位を従来から用いられ
ていたものにとどめておく必要がある。そこで本発明で
は、アナログデジタル変換器３において、センサからの
アナログ情報を受けるアナログ部４に与えられる電源電
圧を従来のままとし、ＣＰＵ２において演算に供される
べき、アナログデジタル変換後のデジタルデータを出力
するデジタル部５に与えられる電源電圧を低下させる。
説明に移る前に、本願の基本的な思想について説明す
る。第２の要請を実現するために電源電位を低下させる
必要が有る一方、第３の要請を実現するために、マイク
ロコンピュータ１に外部から接続されるセンサからの情
報を処理するための回路の電源電位を従来から用いられ
ていたものにとどめておく必要がある。そこで本発明で
は、アナログデジタル変換器３において、センサからの
アナログ情報を受けるアナログ部４に与えられる電源電
圧を従来のままとし、ＣＰＵ２において演算に供される
べき、アナログデジタル変換後のデジタルデータを出力
するデジタル部５に与えられる電源電圧を低下させる。
【００１７】図１２はアナログデジタル変換器３の構成
を示すブロック図である。第１ないし第３の要請から、
アナログ部４に与えられるアナログ用電源ＡＶＣＣ及び
基準電源ＡＶＲＥＦは、従来通り、例えばいずれも５Ｖ
に設定され、デジタル部５に与えられるデジタル回路用
電源ＶＣＣは、内部ロジック回路１４に与えられる内部
ロジック用電源ＶＣＣＥと同様に、例えば３．３Ｖに設
定される。勿論、従来の技術で述べたように、Ｉ／Ｏイ
ンターフェース６に与えられるＩ／Ｏ用電源ＶＣＣＩの
電圧も５Ｖに設定する事が望ましい。
を示すブロック図である。第１ないし第３の要請から、
アナログ部４に与えられるアナログ用電源ＡＶＣＣ及び
基準電源ＡＶＲＥＦは、従来通り、例えばいずれも５Ｖ
に設定され、デジタル部５に与えられるデジタル回路用
電源ＶＣＣは、内部ロジック回路１４に与えられる内部
ロジック用電源ＶＣＣＥと同様に、例えば３．３Ｖに設
定される。勿論、従来の技術で述べたように、Ｉ／Ｏイ
ンターフェース６に与えられるＩ／Ｏ用電源ＶＣＣＩの
電圧も５Ｖに設定する事が望ましい。
【００１８】ここで電位５Ｖと接地電位と対となって与
えられる電源を５Ｖ系電源と称する。同様にして、電位
３．３Ｖと接地電位とが対となって与えられる電源を
３．３Ｖ系電源と称する。つまり「アナログ部４には５
Ｖ系電源が供給され、デジタル部５には３．３Ｖ系電源
が供給される」と表現できる。
えられる電源を５Ｖ系電源と称する。同様にして、電位
３．３Ｖと接地電位とが対となって与えられる電源を
３．３Ｖ系電源と称する。つまり「アナログ部４には５
Ｖ系電源が供給され、デジタル部５には３．３Ｖ系電源
が供給される」と表現できる。
【００１９】なお、アナログデジタル変換器３のうち、
アナログ部４を構成する回路としてはアナログデジタル
変換を行う機能ブロック、即ちアナログ入力端子のセレ
クタ、ラダー抵抗、ラダー抵抗の出力をデコードするデ
コーダ、チョッパアンプ、サンプルホールド回路が例示
でき、これらはいずれも公知である。また、デジタル部
５を構成する回路としては、上記アナログ部の動作を制
御する制御信号を生成する、公知の制御回路が例示でき
る。かかる制御回路を低い電圧系（つまり印加される電
圧の絶対値が小さい方）の電源で駆動する事により、消
費電力及びノイズを抑制する事が効果的になる。制御信
号は具体的には、アナログ入力端子のセレクタがいずれ
の入力端子を選択するかを制御する信号、ラダー抵抗の
どの接続点から分割電位を取り出すかを決定する信号、
チョッパアンプのサンプリング期間及び判定期間を制御
する信号、変換前／終了後にチョッパ部のコンデンサの
電荷を引き抜かせる信号が例示できる。
アナログ部４を構成する回路としてはアナログデジタル
変換を行う機能ブロック、即ちアナログ入力端子のセレ
クタ、ラダー抵抗、ラダー抵抗の出力をデコードするデ
コーダ、チョッパアンプ、サンプルホールド回路が例示
でき、これらはいずれも公知である。また、デジタル部
５を構成する回路としては、上記アナログ部の動作を制
御する制御信号を生成する、公知の制御回路が例示でき
る。かかる制御回路を低い電圧系（つまり印加される電
圧の絶対値が小さい方）の電源で駆動する事により、消
費電力及びノイズを抑制する事が効果的になる。制御信
号は具体的には、アナログ入力端子のセレクタがいずれ
の入力端子を選択するかを制御する信号、ラダー抵抗の
どの接続点から分割電位を取り出すかを決定する信号、
チョッパアンプのサンプリング期間及び判定期間を制御
する信号、変換前／終了後にチョッパ部のコンデンサの
電荷を引き抜かせる信号が例示できる。
【００２０】実施の形態１．図１は本発明の実施の形態
１にかかるアナログデジタル変換器３の構成を示すブロ
ック図である。「基本的思想．」において示されたよう
に、本発明ではアナログ部４とデジタル部５とで、供給
される電源電圧を異ならせる。そこで、本実施の形態で
はアナログ部４とデジタル部５との間にレベルシフタ１
１ｂを介在させている。
１にかかるアナログデジタル変換器３の構成を示すブロ
ック図である。「基本的思想．」において示されたよう
に、本発明ではアナログ部４とデジタル部５とで、供給
される電源電圧を異ならせる。そこで、本実施の形態で
はアナログ部４とデジタル部５との間にレベルシフタ１
１ｂを介在させている。
【００２１】従来からアナログ部４とデジタル部５の配
置は図９や図１２に示されるように別々になされてい
た。レベルシフタ１１ｂを新設する場合においても図１
に示されたようにこれを両者の間に配置するので、制御
信号の遅延を極力小さくすることができ、変換精度を劣
化させることもない。しかも、従来の回路配置について
の資産を流用する事ができる。
置は図９や図１２に示されるように別々になされてい
た。レベルシフタ１１ｂを新設する場合においても図１
に示されたようにこれを両者の間に配置するので、制御
信号の遅延を極力小さくすることができ、変換精度を劣
化させることもない。しかも、従来の回路配置について
の資産を流用する事ができる。
【００２２】図２は、レベルシフタ１１ｂを構成する要
素として採用され得るレベルシフト要素１１１の構成を
示す回路図である。レベルシフタ１１ｂはデジタル部５
において３．３Ｖ系電源を用いて生成された制御信号の
一つを、アナログ部４へ昇圧させて伝搬させる。
素として採用され得るレベルシフト要素１１１の構成を
示す回路図である。レベルシフタ１１ｂはデジタル部５
において３．３Ｖ系電源を用いて生成された制御信号の
一つを、アナログ部４へ昇圧させて伝搬させる。
【００２３】レベルシフタ１１ｂは入力端子１２及び出
力端子１３を有している。そして出力端と、入力端子１
２に接続された入力端とを備えて３．３Ｖ系電源で動作
するインバータ３５も備えている。図３はインバータ３
５の構成を例示する回路図である。電源ＶＤ３はデジタ
ル用電源ＶＣＣが供給するのと等しい電圧、例えば３．
３Ｖを供給する。インバータ３５は電源ＶＤ３と接地と
の間で直列に接続されたＰＭＯＳトランジスタ３５１，
ＮＭＯＳトランジスタ３５２とで構成され、両トランジ
スタのゲートは共通に接続されてインバータ３５の入力
端を成し、両トランジスタのドレインは共通に接続され
てインバータ３５の出力端を成す。
力端子１３を有している。そして出力端と、入力端子１
２に接続された入力端とを備えて３．３Ｖ系電源で動作
するインバータ３５も備えている。図３はインバータ３
５の構成を例示する回路図である。電源ＶＤ３はデジタ
ル用電源ＶＣＣが供給するのと等しい電圧、例えば３．
３Ｖを供給する。インバータ３５は電源ＶＤ３と接地と
の間で直列に接続されたＰＭＯＳトランジスタ３５１，
ＮＭＯＳトランジスタ３５２とで構成され、両トランジ
スタのゲートは共通に接続されてインバータ３５の入力
端を成し、両トランジスタのドレインは共通に接続され
てインバータ３５の出力端を成す。
【００２４】図２に戻り、レベルシフト要素１１１は更
に、ＰＭＯＳトランジスタ３１，３２およびＮＭＯＳト
ランジスタ３３，３４も備えている。電源ＶＤ５にはト
ランジスタ３１，３２のいずれのソースも接続される。
電源ＶＤ５はアナログ回路用電源ＡＶＣＣが供給するの
と等しい電圧、例えば５Ｖを供給する。トランジスタ３
３，３４のソースはいずれも接地される。トランジスタ
３１のゲート、トランジスタ３２のドレイン、及びトラ
ンジスタ３４のドレインは共通して出力端子１３に接続
される。トランジスタ３２のゲート、トランジスタ３１
のドレイン、トランジスタ３３のドレインは共通に接続
される。トランジスタ３３，３４のゲートはそれぞれイ
ンバータ３５の入力端及び出力端に接続される。
に、ＰＭＯＳトランジスタ３１，３２およびＮＭＯＳト
ランジスタ３３，３４も備えている。電源ＶＤ５にはト
ランジスタ３１，３２のいずれのソースも接続される。
電源ＶＤ５はアナログ回路用電源ＡＶＣＣが供給するの
と等しい電圧、例えば５Ｖを供給する。トランジスタ３
３，３４のソースはいずれも接地される。トランジスタ
３１のゲート、トランジスタ３２のドレイン、及びトラ
ンジスタ３４のドレインは共通して出力端子１３に接続
される。トランジスタ３２のゲート、トランジスタ３１
のドレイン、トランジスタ３３のドレインは共通に接続
される。トランジスタ３３，３４のゲートはそれぞれイ
ンバータ３５の入力端及び出力端に接続される。
【００２５】入力端子１２を介してインバータ３５の入
力に与えられた制御信号は、３．３Ｖ系電源で生成され
たものであり、インバータ３５が３．３Ｖ系電源で動作
するので、トランジスタ３４のゲートには、トランジス
タ３３のゲートに与えられた電位に対応する論理と逆の
論理に対応する電位が与えられ、出力端子１３からは電
源ＶＤ５と接地電位との間でスイングする制御信号が得
られる。つまり制御信号を昇圧させることができる。
力に与えられた制御信号は、３．３Ｖ系電源で生成され
たものであり、インバータ３５が３．３Ｖ系電源で動作
するので、トランジスタ３４のゲートには、トランジス
タ３３のゲートに与えられた電位に対応する論理と逆の
論理に対応する電位が与えられ、出力端子１３からは電
源ＶＤ５と接地電位との間でスイングする制御信号が得
られる。つまり制御信号を昇圧させることができる。
【００２６】なお、アナログ部４からデジタル部５へと
向かう信号について、降圧させるためのレベルシフタを
設ける必要はない。デジタル部５の入力段のＭＯＳトラ
ンジスタのゲート酸化膜を厚くするなどして耐圧を高
め、その破壊を回避すれば足りるからである。
向かう信号について、降圧させるためのレベルシフタを
設ける必要はない。デジタル部５の入力段のＭＯＳトラ
ンジスタのゲート酸化膜を厚くするなどして耐圧を高
め、その破壊を回避すれば足りるからである。
【００２７】実施の形態２．実施の形態１で示されたレ
ベルシフト要素１１１は出力端子１３の電位が定まらな
くなる可能性がある。例えば３．３Ｖ系電源が起動する
前に５Ｖ系電源が起動した場合である。この場合にはイ
ンバータ３５は動作せず、トランジスタ３１〜３４の動
作が不定であり、出力端子１３がフローティング状態に
陥る可能性がある。出力端子１３の電位が定まらなけれ
ば、アナログ部４の論理ゲートにおいて貫通電流が流れ
てしまう事態も起こり得る。例えばチョッパアンプを制
御する信号がアサートし、且つチョッパ部のコンデンサ
を引き抜かせる信号もアサートした場合である。本実施
の形態ではかかる事態を回避するための技術を開示す
る。
ベルシフト要素１１１は出力端子１３の電位が定まらな
くなる可能性がある。例えば３．３Ｖ系電源が起動する
前に５Ｖ系電源が起動した場合である。この場合にはイ
ンバータ３５は動作せず、トランジスタ３１〜３４の動
作が不定であり、出力端子１３がフローティング状態に
陥る可能性がある。出力端子１３の電位が定まらなけれ
ば、アナログ部４の論理ゲートにおいて貫通電流が流れ
てしまう事態も起こり得る。例えばチョッパアンプを制
御する信号がアサートし、且つチョッパ部のコンデンサ
を引き抜かせる信号もアサートした場合である。本実施
の形態ではかかる事態を回避するための技術を開示す
る。
【００２８】図４は、本実施の形態にかかるレベルシフ
ト要素１１２の構成を示す回路図である。レベルシフト
要素１１１と同様、レベルシフト要素１１２もレベルシ
フタ１１ｂの構成要素たり得る。
ト要素１１２の構成を示す回路図である。レベルシフト
要素１１１と同様、レベルシフト要素１１２もレベルシ
フタ１１ｂの構成要素たり得る。
【００２９】レベルシフト要素１１２はレベルシフト要
素１１１の出力端子１３にプルアップ回路２２を付加し
た構成を有している。具体的にはプルアップ回路２２
は、例えば電源ＶＤ５、電源ＶＤ５に接続されたソース
と出力端子１３に接続されたドレインとを有するＰＭＯ
Ｓトランジスタ、及びこのＰＭＯＳトランジスタのゲー
トに接続された制御端１８で構成する事ができる。
素１１１の出力端子１３にプルアップ回路２２を付加し
た構成を有している。具体的にはプルアップ回路２２
は、例えば電源ＶＤ５、電源ＶＤ５に接続されたソース
と出力端子１３に接続されたドレインとを有するＰＭＯ
Ｓトランジスタ、及びこのＰＭＯＳトランジスタのゲー
トに接続された制御端１８で構成する事ができる。
【００３０】制御端１８には、例えば、レベルシフタ１
１ｂを有するアナログデジタル変換器３を備えたマイク
ロコンピュータ１を起動する際のリセット信号に基づい
た信号を与える。リセット信号がローアクティブであれ
ばリセット信号と等しい論理の信号を、リセット信号が
ハイアクティブであればリセット信号と逆の論理の信号
を、それぞれ制御端１８に与えるのである。これによ
り、リセットアサートの期間においてリセット信号がア
クティブとなった際には強制的に出力端子１３の電位が
電源ＶＤ５近傍にまで引き上げられてハイとなる。つま
り出力端子１３は３．３Ｖ系電源の起動を待たずにその
電位が固定される。
１ｂを有するアナログデジタル変換器３を備えたマイク
ロコンピュータ１を起動する際のリセット信号に基づい
た信号を与える。リセット信号がローアクティブであれ
ばリセット信号と等しい論理の信号を、リセット信号が
ハイアクティブであればリセット信号と逆の論理の信号
を、それぞれ制御端１８に与えるのである。これによ
り、リセットアサートの期間においてリセット信号がア
クティブとなった際には強制的に出力端子１３の電位が
電源ＶＤ５近傍にまで引き上げられてハイとなる。つま
り出力端子１３は３．３Ｖ系電源の起動を待たずにその
電位が固定される。
【００３１】なお、リセット信号に限らず、初期状態を
確定すべき制御信号、例えばチョッパ部のコンデンサの
電荷を引き抜かせる信号を制御端１８に与えても同様の
効果が得られることは言うまでもない。
確定すべき制御信号、例えばチョッパ部のコンデンサの
電荷を引き抜かせる信号を制御端１８に与えても同様の
効果が得られることは言うまでもない。
【００３２】実施の形態３．図５は、本実施の形態にか
かるレベルシフト要素１１３の構成を示す回路図であ
る。レベルシフト要素１１１と同様、レベルシフト要素
１１３もレベルシフタ１１ｂの構成要素たり得る。
かるレベルシフト要素１１３の構成を示す回路図であ
る。レベルシフト要素１１１と同様、レベルシフト要素
１１３もレベルシフタ１１ｂの構成要素たり得る。
【００３３】レベルシフト要素１１３はレベルシフト要
素１１１の出力端子１３にプルダウン回路２３を付加し
た構成を有している。具体的にはプルダウン回路２３
は、例えば接地電源、接地電源に接続されたソースと出
力端子１３に接続されたドレインとを有するＮＭＯＳト
ランジスタ、及びこのＮＭＯＳトランジスタのゲートに
接続された制御端１９で構成する事ができる。
素１１１の出力端子１３にプルダウン回路２３を付加し
た構成を有している。具体的にはプルダウン回路２３
は、例えば接地電源、接地電源に接続されたソースと出
力端子１３に接続されたドレインとを有するＮＭＯＳト
ランジスタ、及びこのＮＭＯＳトランジスタのゲートに
接続された制御端１９で構成する事ができる。
【００３４】制御端１９には、例えば、レベルシフタ１
１ｂを有するアナログデジタル変換器３を備えたマイク
ロコンピュータ１を起動する際のリセット信号に基づい
た信号を与える。リセット信号がハイアクティブであれ
ばリセット信号と等しい論理の信号を、リセット信号が
ローアクティブであればリセット信号と逆の論理の信号
を、それぞれ制御端１９に与えるのである。これによ
り、リセットアサートの期間においてリセット信号がア
クティブとなった際には強制的に出力端子１３の電位が
接地電位近傍にまで引き下げられてローとなる。つまり
出力端子１３は３．３Ｖ系電源の起動を待たずにその電
位が固定される。
１ｂを有するアナログデジタル変換器３を備えたマイク
ロコンピュータ１を起動する際のリセット信号に基づい
た信号を与える。リセット信号がハイアクティブであれ
ばリセット信号と等しい論理の信号を、リセット信号が
ローアクティブであればリセット信号と逆の論理の信号
を、それぞれ制御端１９に与えるのである。これによ
り、リセットアサートの期間においてリセット信号がア
クティブとなった際には強制的に出力端子１３の電位が
接地電位近傍にまで引き下げられてローとなる。つまり
出力端子１３は３．３Ｖ系電源の起動を待たずにその電
位が固定される。
【００３５】制御端１９に与えるべき信号として、アナ
ログ部４を制御する制御信号であっても同様の効果を得
る事ができるのは、実施の形態２において述べたのと同
様である。
ログ部４を制御する制御信号であっても同様の効果を得
る事ができるのは、実施の形態２において述べたのと同
様である。
【００３６】実施の形態４．図６は、本実施の形態にか
かるレベルシフト要素１１４の構成を示す回路図であ
る。レベルシフト要素１１１と同様、レベルシフト要素
１１４もレベルシフタ１１ｂの構成要素たり得る。
かるレベルシフト要素１１４の構成を示す回路図であ
る。レベルシフト要素１１１と同様、レベルシフト要素
１１４もレベルシフタ１１ｂの構成要素たり得る。
【００３７】レベルシフト要素１１４はレベルシフト要
素１１１の出力端子１３にラッチ回路２５を付加した構
成を有している。ラッチ回路２５は互いに反平行に並列
接続された一対のインバータで構成され、このインバー
タは５Ｖ系電源で駆動される。
素１１１の出力端子１３にラッチ回路２５を付加した構
成を有している。ラッチ回路２５は互いに反平行に並列
接続された一対のインバータで構成され、このインバー
タは５Ｖ系電源で駆動される。
【００３８】図７はラッチ回路２５の構成を例示する回
路図である。ラッチ回路２５はＰＭＯＳトランジスタ２
５１，２５３及びＮＭＯＳトランジスタ２５２，２５４
で構成される。トランジスタ２５１，２５３のソースは
いずれも電源ＶＤ５に接続され、トランジスタ２５２，
２５４のソースはいずれも接地される。トランジスタ２
５１，２５２のドレインはトランジスタ２５３，２５４
のゲートに共通して接続され、トランジスタ２５３，２
５４のドレインはトランジスタ２５１，２５２のゲート
と、レベルシフト要素１１１の出力端子１３とに共通し
て接続される。
路図である。ラッチ回路２５はＰＭＯＳトランジスタ２
５１，２５３及びＮＭＯＳトランジスタ２５２，２５４
で構成される。トランジスタ２５１，２５３のソースは
いずれも電源ＶＤ５に接続され、トランジスタ２５２，
２５４のソースはいずれも接地される。トランジスタ２
５１，２５２のドレインはトランジスタ２５３，２５４
のゲートに共通して接続され、トランジスタ２５３，２
５４のドレインはトランジスタ２５１，２５２のゲート
と、レベルシフト要素１１１の出力端子１３とに共通し
て接続される。
【００３９】５Ｖ系電源たる電源ＶＤ５が起動すれば、
３．３Ｖ系電源の起動を待たずに、ラッチ回路２５は出
力端子１３にハイ／ローいずれかの論理に対応する電位
を強制的に与える。本実施の形態ではリセット信号を用
いずに、実施の形態２，３と同様の効果を得る事ができ
る。
３．３Ｖ系電源の起動を待たずに、ラッチ回路２５は出
力端子１３にハイ／ローいずれかの論理に対応する電位
を強制的に与える。本実施の形態ではリセット信号を用
いずに、実施の形態２，３と同様の効果を得る事ができ
る。
【００４０】実施の形態５．図８は、本実施の形態にか
かるレベルシフト要素１１５の構成を示す回路図であ
る。レベルシフト要素１１１と同様、レベルシフト要素
１１５もレベルシフタ１１ｂの構成要素たり得る。
かるレベルシフト要素１１５の構成を示す回路図であ
る。レベルシフト要素１１１と同様、レベルシフト要素
１１５もレベルシフタ１１ｂの構成要素たり得る。
【００４１】レベルシフト要素１１４は図２に示された
レベルシフト要素１１１に対して、ＮＭＯＳトランジス
タ３６，３７をそれぞれトランジスタ３１，３３の間、
トランジスタ３２，３４の間に介挿して追加し、更に出
力端子１３に電位強制回路４０を接続した構成となって
いる。
レベルシフト要素１１１に対して、ＮＭＯＳトランジス
タ３６，３７をそれぞれトランジスタ３１，３３の間、
トランジスタ３２，３４の間に介挿して追加し、更に出
力端子１３に電位強制回路４０を接続した構成となって
いる。
【００４２】具体的には、電源ＶＤ５にトランジスタ３
１，３２のいずれのソースも接続され、トランジスタ３
３，３４のソースはいずれも接地される。トランジスタ
３１のゲート、トランジスタ３２のドレイン、及びトラ
ンジスタ３７のドレインが共通して出力端子１３に接続
される。トランジスタ３２のゲート、トランジスタ３１
のドレイン、トランジスタ３６のドレインは共通に接続
される。トランジスタ３６のソースはトランジスタ３３
のドレインと、トランジスタ３７のソースはトランジス
タ３４のドレインと、それぞれ接続される。トランジス
タ３３のゲートはインバータ３５の入力端と共に入力端
子１２に接続され、トランジスタ３４のゲートはインバ
ータ３５の出力端に接続される。トランジスタ３６，３
７のゲートには共通して制御端１８が接続される。
１，３２のいずれのソースも接続され、トランジスタ３
３，３４のソースはいずれも接地される。トランジスタ
３１のゲート、トランジスタ３２のドレイン、及びトラ
ンジスタ３７のドレインが共通して出力端子１３に接続
される。トランジスタ３２のゲート、トランジスタ３１
のドレイン、トランジスタ３６のドレインは共通に接続
される。トランジスタ３６のソースはトランジスタ３３
のドレインと、トランジスタ３７のソースはトランジス
タ３４のドレインと、それぞれ接続される。トランジス
タ３３のゲートはインバータ３５の入力端と共に入力端
子１２に接続され、トランジスタ３４のゲートはインバ
ータ３５の出力端に接続される。トランジスタ３６，３
７のゲートには共通して制御端１８が接続される。
【００４３】また電位強制回路４０としては、実施の形
態２〜実施の形態４に示されたプルアップ回路２２、プ
ルダウン回路２３、ラッチ回路２５を採用する事ができ
る。
態２〜実施の形態４に示されたプルアップ回路２２、プ
ルダウン回路２３、ラッチ回路２５を採用する事ができ
る。
【００４４】本実施の形態における制御端１８にも、実
施の形態２における制御端１８と同じ信号を与える。例
えばローアクティブのリセット信号を与えることによ
り、リセットアサートの期間においてトランジスタ３
６，３７がＯＦＦするので、トランジスタ３１，３２は
トランジスタ３３，３４から切り離される。よって３．
３Ｖ系電源が起動する前のインバータ３５の不安定な動
作に起因したトランジスタ３３，３４の不安定な動作の
影響をより一層排除して出力端子の電位を強制的に設定
する事ができる。
施の形態２における制御端１８と同じ信号を与える。例
えばローアクティブのリセット信号を与えることによ
り、リセットアサートの期間においてトランジスタ３
６，３７がＯＦＦするので、トランジスタ３１，３２は
トランジスタ３３，３４から切り離される。よって３．
３Ｖ系電源が起動する前のインバータ３５の不安定な動
作に起因したトランジスタ３３，３４の不安定な動作の
影響をより一層排除して出力端子の電位を強制的に設定
する事ができる。
【００４５】
【発明の効果】この発明のうち請求項１にかかるアナロ
グデジタル変換器によれば、アナログ部にアナログ信号
を供給する外部のセンサについては従来の設計を変更し
ないで、デジタル部においては従来よりも消費電力を抑
制することができる。
グデジタル変換器によれば、アナログ部にアナログ信号
を供給する外部のセンサについては従来の設計を変更し
ないで、デジタル部においては従来よりも消費電力を抑
制することができる。
【００４６】この発明のうち請求項２にかかるアナログ
デジタル変換器によれば、第２の電圧が供給される前に
第１の電圧が供給されても、出力端子がフローティング
となることがない。そして第１及び第２の電圧の両方が
供給されれば、制御信号は第１及び第２の電圧の相違に
応じてそのレベルがシフトされる。
デジタル変換器によれば、第２の電圧が供給される前に
第１の電圧が供給されても、出力端子がフローティング
となることがない。そして第１及び第２の電圧の両方が
供給されれば、制御信号は第１及び第２の電圧の相違に
応じてそのレベルがシフトされる。
【００４７】この発明のうち請求項３にかかるアナログ
デジタル変換器によれば、制御端子に対して、このアナ
ログデジタル変換器が用いられる装置、例えばマイクロ
コンピュータのリセット信号を与えることにより、第１
のトランジスタ及び電位強制回路を、第２及び第３のト
ランジスタから切り離すことができる。よって第２の電
圧が供給される前の、論理回路や第２のトランジスタの
不安定な動作を一層排除して出力端子の電位を強制的に
設定することができる。
デジタル変換器によれば、制御端子に対して、このアナ
ログデジタル変換器が用いられる装置、例えばマイクロ
コンピュータのリセット信号を与えることにより、第１
のトランジスタ及び電位強制回路を、第２及び第３のト
ランジスタから切り離すことができる。よって第２の電
圧が供給される前の、論理回路や第２のトランジスタの
不安定な動作を一層排除して出力端子の電位を強制的に
設定することができる。
【００４８】この発明のうち請求項４にかかるレベルシ
フタによれば、第２の電圧が供給される前に第１の電圧
が供給されても、出力端子がフローティングとなること
がない。そして第１及び第２の電圧の両方が供給されれ
ば、入力端子に与えられた信号は第１及び第２の電圧の
相違に応じてそのレベルがシフトされる。
フタによれば、第２の電圧が供給される前に第１の電圧
が供給されても、出力端子がフローティングとなること
がない。そして第１及び第２の電圧の両方が供給されれ
ば、入力端子に与えられた信号は第１及び第２の電圧の
相違に応じてそのレベルがシフトされる。
【００４９】この発明のうち請求項５にかかるレベルシ
フタによれば、制御端子に対して所定の論理値に対応す
る電位を与えることにより、第１のトランジスタ及び電
位強制回路を、第２及び第３のトランジスタから切り離
すことができる。よって第２の電圧が供給される前の、
論理回路や第２のトランジスタの不安定な動作を一層排
除して出力端子の電位を強制的に設定することができ
る。
フタによれば、制御端子に対して所定の論理値に対応す
る電位を与えることにより、第１のトランジスタ及び電
位強制回路を、第２及び第３のトランジスタから切り離
すことができる。よって第２の電圧が供給される前の、
論理回路や第２のトランジスタの不安定な動作を一層排
除して出力端子の電位を強制的に設定することができ
る。
【図１】 本発明の実施の形態１の構成を示すブロック
図である。
図である。
【図２】 本発明の実施の形態１を説明する回路図であ
る。
る。
【図３】 本発明の実施の形態１を説明する回路図であ
る。
る。
【図４】 本発明の実施の形態２の構成を示す回路図で
ある。
ある。
【図５】 本発明の実施の形態３の構成を示す回路図で
ある。
ある。
【図６】 本発明の実施の形態４の構成を示す回路図で
ある。
ある。
【図７】 本発明の実施の形態４を説明する回路図であ
る。
る。
【図８】 本発明の実施の形態５の構成を示す回路図で
ある。
ある。
【図９】 従来のマイクロコンピュータの構成を示すブ
ロック図である。
ロック図である。
【図１０】 従来の技術を示すブロック図である。
【図１１】 従来の技術を示すブロック図である。
【図１２】 本願の基本的思想を説明するブロック図で
ある。
ある。
３ アナログデジタル変換器、４ アナログ部、５ デ
ジタル部、１１ｂ レベルシフタ、２２ プルアップ回
路、２３ プルダウン回路、２５ ラッチ回路、４０
電位強制回路、１１１〜１１５ レベルシフト要素、Ａ
ＶＣＣ アナログ用電源、ＶＣＣＥ 内部ロジック用電
源、ＡＶＲＥＦ 基準電圧。
ジタル部、１１ｂ レベルシフタ、２２ プルアップ回
路、２３ プルダウン回路、２５ ラッチ回路、４０
電位強制回路、１１１〜１１５ レベルシフト要素、Ａ
ＶＣＣ アナログ用電源、ＶＣＣＥ 内部ロジック用電
源、ＡＶＲＥＦ 基準電圧。
Claims (5)
- 【請求項１】 第１の電圧が供給され、アナログデジタ
ル変換を行う機能ブロックを有するアナログ部と、 前記第１の電圧よりも絶対値の小さな第２の電圧が供給
され、前記アナログ部の動作を制御する制御信号を生成
するデジタル部と、 前記制御信号のレベルを前記第１の電圧と前記第２の電
圧の相違に応じてシフトさせて、前記アナログ部に伝達
するレベルシフタとを備えるアナログデジタル変換器。 - 【請求項２】 前記レベルシフタは 前記制御信号が与えられる入力端子と、 前記制御信号のレベルをシフトさせて出力する出力端子
と、 前記第１の電圧が供給される両端と、前記両端の間で直
列に接続され、互いに異なる導電型の第１及び第２のト
ランジスタとを備えた第１の経路と、 前記第２の電圧が供給され、前記入力端子に接続された
入力端と、前記第２のトランジスタの制御端に接続され
た出力端とを有する論理回路と、 前記第２のトランジスタの第１の電流端に接続された第
１の電流端と、前記第１のトランジスタの制御端に接続
された第２の電流端と、前記入力端子に接続された制御
端とを有し、前記第２のトランジスタと同一導電型の第
３のトランジスタを備えた第２の経路と、 前記出力端子に接続され、第１の電圧が供給される電位
強制回路とを含み、 前記１トランジスタの一対の電流端の内、前記第２トラ
ンジスタに近い方には前記出力端子が接続される、請求
項１記載のアナログデジタル変換器。 - 【請求項３】 前記第１の経路は、前記出力端子と前記
第２のトランジスタとの間で直列に介挿される第４のト
ランジスタを更に備え、 前記第２の経路は、前記第３のトランジスタの前記第２
の電流端と前記第１のトランジスタの前記制御端との間
で直列に介挿され、前記第４のトランジスタと同一導電
型の第５のトランジスタを更に備え、 前記レベルシフタは、前記第４及び第５のトランジスタ
の制御端に共通して接続された制御端子を更に備える、
請求項２記載のアナログデジタル変換器。 - 【請求項４】 入力端子と、 前記入力端子に与えられた信号のレベルをシフトさせて
出力する出力端子と、 第１の電圧が供給される両端と、前記両端の間で直列に
接続され、互いに異なる導電型の第１及び第２のトラン
ジスタとを備えた第１の経路と、 前記第１の電圧と異なる第２の電圧が供給され、前記入
力端子に接続された入力端と、前記第２のトランジスタ
の制御端に接続された出力端とを有する論理回路と、 前記第２のトランジスタの第１の電流端に接続された第
１の電流端と、前記第１のトランジスタの制御端に接続
された第２の電流端と、前記入力端子に接続された制御
端とを有し、前記第２のトランジスタと同一導電型の第
３のトランジスタを備えた第２の経路と、 前記出力端子に接続され、第１の電圧が供給される電位
強制回路とを含み、 前記１トランジスタの一対の電流端の内、前記第２トラ
ンジスタに近い方には前記出力端子が接続されるレベル
シフタ。 - 【請求項５】 制御端子を更に備え、 前記第１の経路は、前記出力端子と前記第２のトランジ
スタとの間で直列に介挿される第４のトランジスタを更
に備え、 前記第２の経路は、前記第３のトランジスタの前記第２
の電流端と前記第１のトランジスタの前記制御端との間
で直列に介挿され、前記第４のトランジスタと同一導電
型の第５のトランジスタを更に備え、 前記第４及び第５のトランジスタの制御端に共通して前
記制御端子が接続される、請求項４記載のレベルシフ
タ。
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| JP10001438A JPH11205140A (ja) | 1998-01-07 | 1998-01-07 | アナログデジタル変換器及びレベルシフタ |
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