WO2004042923A1

WO2004042923A1 - レベル変換回路

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Publication number: WO2004042923A1
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Inventors: Masahiro Nomura
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Abstract

第１の電源と第２の電源の電位差が大きい場合のレベル変換動作マージンの悪化を低減したレベル変換回路の提供。　第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、レベル変換コア回路のレベル変換コア出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と前記第２の電源が供給されレベル変換入力信号とレベル変換出力信号を入力する制御回路により前記プルアップおよび／またはプルダウン回路を制御する構成を設けたことを特徴とする。

Description

明細書レベル変換回路技術分野

本発明はレベル変換回路に関し、特に第 1の電源と第 2の電源の電位差が大きいレベル変換回路のレベル変換動作マ一ジンとレベル変換遅延の改良に関する。従来技術

従来、レベル変換回路は、一般的に複数の電源を有するシステム LSI 内で利用され、たとえば図 1に示すように、特許文献 1等で提案されるレベル変換回路が知られており、近年、システム LSI の電源電圧が低下する傾向にある。

一方、規格化され低電圧化が困難な 10回路、あるいは動作マージン確保のために低電圧化が困難なアナログ回路では、電源電圧が低下せず、電位差が大きくても安定かつ高速のレベル変換動作が可能なレベル変換回路が求められている。この要請に応えるために、例えば、特許文献 1に開示されているように、レべル変換出力に第 1の電源が供給されるブルアップ回路を設けるとともに、レベル変換入力信号により、前記プルアップ回路を制御することが提案されている。この特許文献 1に開示された手法は、図 3に示されるように、第 1の電源と第 2の電源の電位差が大きい時に、反転困難な p-MOSクロスカップルラッチ部を反転しゃすいように第 1の電源が接続される n-MOSプルアップ手段を設けている。また、特許文献 2には、 p-MOSクロスカツプルと差動 n-MOSスイツチの間にレベル変換入力信号で制御される p-MOSスィツチを設ける発明が開示されている。

この文献に開示された手法は、図 2に示されるように、第 1の電源と第 2の電源の電位差が大きい時に反転困難な p-MOSクロスカツプルラッチ部を反転しやすいようにクロスカップルの結合を弱める p-MOSスィツチ手段が設けられている。

[特許文献 1 ] 特開昭 6 3— 1 5 2 2 2 0号公報（第 2〜第 3頁、第 1図〜第 3図） [特許文献 2 ]

特開平 0 6— 2 4 3 6 8 0号公報（第 8〜第 1 5頁、第 1、第 3、第 5、第 7及び第 9図）

[特許文献 3 ]

特開平 0 6— 2 6 8 4 5 2号公報（第 4〜第 5頁、第 1、第 3及び第

5図）発明が解決しょうとする課題

しかしながら、前記した技術のうち、前者の特許文献 2に開示された技術では、ブルアップ回路に第 1の電源が供給され、ブルアップ回路がレベル変換入力信号の第 1の電源レベルで制御され、プルアップ回路が実施例に示される n-MOSを用いた場合には、閾値落ちしてしまう。特に、第 1の電源と第 2の電源の電位差が大きいほど、プルアップ能力が十分でなく、十分なレベル変換動作マージンが得られないという問題がある。また、後者の特許文献 3に記載の技術では、. p-MOS スィツチがレベル変換入力信号の第 1の電源レベルで制御されることから、特に、第 1の電源と第 2の電源の電位差が大きいほど p-MOSクロスカップルの結合を弱める力が十分でなく、十分なレベル変換速度が得られないという問題がある。

本発明の目的は、第 1の電源と第 2の電源の電位差が大きくても十分なレベル変換動作マージンが得られるとともに、十分なレベル変換速度を有したレベル変換回路を提供することにある。発明の開示

請求項 1に記載のレベル変換回路の発明は、第 1の電源が供給される第 1の論理回路の信号レベルを第 2の電源が供給される第 2の論理回路の信号レベルに変換するレベル変換回路において、前記レベル変換回路は、制御回路が制御するおよび Zまたはプルァップぉよぴ Zまたはプルダゥン回路を制御するレベル変換コァ回路を設け、前記レベル変換コア回路は、前記第 2の電源と、前記第 1の論理回路からの出力信号を入力し、前記第 2の論理回路に入力する信号を出力することを特徴とする。

請求項 2に記載のレベル変換回路の発明は、第 1の電源が供給される第 1の論理回路の信号レベルを第 2の電源が供給される第 2の論理回路の信号レベルに変換するレベル変換回路において、前記レベル変換回路は、レベル変換を実現するレベル変換コア回路と、レベル変換コア回路のレベル変換出力に前記第 2の電源が供給されるブルアップおよび Zまたはプルダウン回路と、前記第 2の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記ブルアップおよび Zまたはプルダウン回路とを制御する制御回路とを設けたことを特徴とする。

請求項 3に記載のレベル変換回路の発明は、請求項 1または 2において、前記レベル変換コァ回路は、複数の p-MOSからなる p-MOSクロスカツプルラッチと、複数の n-MOSからなる差動 n-MOSスィツチとを有し、前記 p-MOSの各ソース端子が第 2の電源に接続され、前記 p-MOSの各ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記差動 n-MOS スィッチの前記 n-MOSは、ソース端子が各 GND 電源に接続され、前記レベル変換出力に前記 n-MOSのドレイン端子が接続され、レベル変換入力に前記 n-MOSのゲート端子が接続されたことを特徴とする。

請求項 4に記載のレベル変換回路の発明は、請求項 2または 3において、前記制御回路は、前記第 2の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とする NAND回路と、前記第 2の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とする NAND回路と、前記第 2の電源が供給され前記 NAND回路の各出力を入力とする複数のインパータとからなり、前記 NAND回路と前記インバータの各出力信号を制御信号として出力していることを特徴とする。

請求項 5に記載のレベル変換回路の発明は、請求項 4において、前記 NAM) 回路は、 CMOS回路構成であり、前記レベル変換入力信号が接続される p-MOS はチヤネル幅 Zチャネル長の比が小さいか、閾値の極性が負で絶対値が高い、少なくともいずれかの条件を有するトランジスタからなっていることを特徴とする。請求項 6に記載のレベル変換回路の発明は、請求項 1〜 5のいずれか 1項において、前記プルアップおよび/またはプルダウン回路は、前記第 2の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力にそれぞれのドレイン端子が接続される複数の p-MOSと、前記 GND電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子がそれぞれ接続される複数の n-MOSからなつていることを特徴とする。

請求項 7に記載のレベル変換回路の発明は、請求項 1〜3のいずれか 1項において、前記制御回路は、前記第 2の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とする NOR回路と、前記第 2の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とする NOR回路と、前記第 2の電源が供給され前記各 NOR 回路出力を入力とする複数のインバータとからなり、前記 NOR回路と前記インバータの各出力信号を制御信号として出力することを特徴とする。

，請求項.8に記載のレベル変換回路の発明は、請求項 7において、前記 NOR回路は、 CMOS回路構成であり、前記レベル変換入力信号が接続される p-MOSはチャネル幅/チャネル長の比が小さいか、閾値の極性は負で絶対値が高い少なくとも 1つの条件のトランジスタからなっていることを特徴とする。

請求項 9に記載のレベル変換回路の発明は、請求項 1 ~ 8のいずれか 1項において、前記レベル変換コア回路は、前記第 2の電源に各ソース端子が、前記各レベル変換出力の各ゲ一ト端子が接続された複数の p-MOSからなる p-MOSク口スカップルラッチと、前記複数の p-MOSのドレイン端子に各ソース端子が、前記各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された複数の p-MOSスィッチと、 GND電源に各ソース端子が、前記レべル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子がそれぞれ接続された複数の n-MOSからなる差動 n-MOSスィッチとなっていることを特徴とする。

請求項 1 0に記載のレベル変換回路の発明は、請求項 1〜9のいずれか 1項において、前記レベル変換コア回路は、前記第 2の電源にそれぞれソース端子が、ゲート端子にそれぞれのドレイン端子であるレベル変換出力が接続された複数の p-MOSからなる p-MOSクロスカップルラッチと、 G D電源にそれぞれのソ一ス端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力に各ゲート端子が接続された複数の n-MOSからなる差動 n-MOS.スィツチと、前記第 1の電源にそれぞれドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が接続された n-MOSを有することを特徴とする。図面の箇単な説明

図 1は、従来のレベル変換回路の例を示す回路図である。

図 2は、従来のレベル変換回路の別の例を示す回路図である。

図 3は、従来のレベル変換回路のさらに別の例を示す回路図である。

図 4は、第 2実施形態の変形例に使用される制御回路の別の例を示す回路図である。

図 5は、第 2実施形態の変形例に使用される制御回路の他の別の例を示す回路図である。

図 6は、第 2の実施形態に使用される制御回路の別の例を示す回路図である。図 7は、本発明に係るレベル変換回路の実施の形態例を示す図である。

図 8は、本発明に係るレベル変換回路に使用されるレベル変換コア回路の例を示す図である。

図 9は、本発明に係るレベル変換回路に使用される制御回路の例を示す図である。

図 1 0は、本発明に係るレベル変換回路に使用されるプルアップ Zプルダウン回路の例を示す図である。

図 1 1は、本発明に係るレベル変換回路に使用される NAND回路の例を示す図である。

図 1 2は、本発明に係るレベル変換回路に使用される OR回路の例を示す図である。

図 1 3は、本発明に係るレベル変換回路に使用されるレベル変換コア回路の動作例を示すタイミングチャートである。

図 1 4は、本発明に係るレベル変換回路に使用される制御回路とプルアップ Z プルダウン回路の動作例を示すタイミングチャートである。

図 1 5は、本発明に係るレベル変換回路に使用される制御回路の別の例を示す図である。

図 1 6は、本発明のレベル変換装置に使用されるレベル変換コア回路の別の例を示す回路図である。

図 1 7は、本発明のレベル変換装置に使用されるレベル変換コア回路の他の別の例を示す回路図である。

図 1 8は、本発明のレベル変換回路の第 2の実施形態を示す構成図である。図 1 9は、第 2の実施形態に使用される制御回路の回路例を示す図である。図 2 0は、第 2に実施形態に使用されるプルアップ回路の例を示す回路図である。

図 2 1は、第 2の実施形態に使用される制御回路の他の別の例を示す回路図でめる。

図 2 2は、第 2の実施形態に使用されるプルアップ回路の別の例を示す図である。

図 2 3は、本発明のレベル変換装置の第 3の実施（プルアップ機能を発揮させた場合）の形態の動作を示す夕イミングチャートである。

図 2 4は、本発明のレベル変換装置の第 3の実施（プルダウン機能を発揮させた場合）の形態の動作を示すタイミングチャートである。

図 2 5は、第 2実施形態の変形例の構成を示す図である。

図 2 6は、第 2実施形態の変形例に使用される制御回路の例を示す図である。図 2 7は、第 2実施形態の変形例に使用されるプルダウン回路の例を示す回路図である。

図 2 8は、第 2実施形態の変形例に使用されるプルダウン回路の別の例を示す回路図である。

図 2 9は、本発明のレベル変換装置の第 2の実施の形態の変形例の構成を示す図である。図 3 0は、第 2の実施の形態の変形例に使用されるプルアップ回路の例を示す回路図である。

図 3 1は、第 2の実施の形態の変形例に使用されるプルアップ回路の別の例を示す回路図である。

図 3 2は、本発明のレベル変換装置の第 3の実施の形態の構成例を示す図である。

図 3 3は、第 3の実施の形態に使用されるレベル変換コア回路の例を示す回路図である。

図 3 4は、第 3の実施の形態に使用される制御回路の例を示す回路図である。図 3 5は、本発明のレベル変換装置の第 3の実施の形態の動作を示すタイミングチャートである。

図 3 6は、第 3の実施の形態に使用される制御回路の別の例を示す回路図である。

図 3 7ほ、本発明のレベル変換装置の第 3の実施の形態の動作を示すタイミングチャートである。

図 3 8は、第 2実施形態の他の変形例を示す構成図である。

なお、符号 1は、レベル変換コア回路である。符号 2は、制御回路である。符号 3は、プルアップ Zプルダウン回路である。符号 3—1は、プルアップ回路である。符号 3— 2は、プルダウン回路である。符号 4は、第 1の論理回路である。符号 5は、第 2の論理回路である。発明を実施するための最良の形態

以下添付した図面を参照しながら、実施の形態によって、本発明を詳細に説明する。

本発明によるレベル変換回路の 1つは、レベル変換出力に第 2の電源が供給されるブルアップぉよぴ Zまたはプルダウン回路と、第 2の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路を設け、これの制御信号により前記プルアップおよび/またはプルダウン回路を制御する構成を設けたことを特徴としている。この第 2の電源が供給されるプルアツプぉよび Zまたはブルダゥン回路は、プルアップ機能を実現する MOS トランジスタのドレイン一ソース間電圧を増加させ、（MOS トランジスタが飽和領域動作であっても）、駆動電流を増加するという動作（作用）を実行する。

また、第 2の電源が供給される制御回路を設けることにより、プルアップおよぴ Zまたはプルダウン機能を実現する MOS トランジスタのゲート一ソース間電圧を増加させ、駆動電流を増加するという動作（作用）を実行する。

また、第 2の電源が供給される制御回路により制御されるプルダウン機能を設けることにより、プルダウン能力を強化するという動作（機能）を実行（発揮）する。

従って、プルアップ能力とプルダウン能力が増加し、 p-MOSクロスカップルラッチ部の反転を補助するという効果という効果が得られる。

さらに、本発明によるレベル変換回路は、第 2の電源が供給される制御回路の制御信号により、レベル変換コァ回路の p-MOSクロスカツプルの結合度を制御するという構成を設けたことを特徴としている。第 2の電源レベルで結合度を調整する p-MOSスィッチを制御することにより、 p-MOS トランジスタのゲート —ソース間電圧を 0にまで削減でき、 p-MOSクロスカップルラッチ部の結合度を十分小さくできるという動作（機能）を実行する。

く第 1実施形態 >

図 7に、本発明のレベル変換回路の一実施の形態を示す。本レベル変換回路は、第 1の電源（VDDL) が供給される第 1の論理回路 4の信号レベルを第 2の電源 (VDDH) が供給される第 2の論理回路 5の信号レベルに変換するものであり、本発明は、レベル変換コア回路 1を有する。この第 1の論理回路 4からの第 1の電源レベルの信号 INL と INLBは、レベル変換コア回路 1に供給され、第 2の電源レベルへの変換を開始する。

本発明に係るレベル変換回路では、上記したレベル変換コァ回路 1に、さらに、第 2の電源が供給される制御回路 2と、第 2の電源が供給されるプルアツプぉよび Zまたはプルダウン回路 3とが設けられている。

この制御回路 2は、レベル変換入力信号（INL,INLB) とレベル変換出力信号 (OUTH, OUTHB )とを入力として、プルアップおよび/またはプルダゥン回路 3の制御信号（C0〜C3) を生成し、プルアップ/プルダウン回路 3はこの制御信号（C0〜C3) に従ってレベル変換出力信号（OUTH、 OUTHB ) をプルアツプおよび Zまたはプルダウンし、これに基づいてレべル変換動作を行う。

こうして得られたレベル変換出力信号（OUTH、 OUTHB ) の少なくとも 1 つの信号は、第 2の論理回路 5に供給される。

図 7のレベル変換回路に使用されるレベル変換コア回路 1の一例を図 8に示す。この図 8に示すように、本発明に使用されるレベル変換コア回路 1は、第 2の電源（VDDH) が各 p-MOS l 1 0のソース端子に接続され、 2種類のレベル変換出力信号 OUTHBおよび OUTHが前記複数の p-MOSの各ドレイン端子に接続され、これらの p-MOSのドレイン端子が他の p-MOSのゲート端子にそれぞれクロスカップル接続され、前記 OUTHB がドレイン端子に接続され、 INLがゲ ―ト端子に接続され GND電源がソース端子に接続された n-MOS 1 0 3と、 OUTHをドレイン端子に接続し INLBをゲ一ト端子に接続し GND電源をソース端子に接続した ii-MOS l 0 4とからなる。図 8において、 p-MOSは 2個使用され、 n-MOSは、 2個使用されているが、前記 p-MOS 2個からなるクロス回路は、複数のクロス回路からなっていてもよい。すなわち、図 8に示された回路を複数並列に接続等して、レベル変換コア回路を設けることもできる。

図 7のレベル変換回路に使用される制御回路 2の一例を図 9に示す。

すなわち、この図に例示される制御回路 2は、第 2の電源（VDDH) が供給され、 INL と OUTHB を入力とし COを出力とする第 1の NAND回路 1 0 2 1と、第 2の電源（VDDH) が供給され、 INLBと OUTHを入力とし C1を出力とする第 2の NAM)回路 1 0 2 2と、前記第 2の電源 (VDDH) が供給され、前記第 1の NAND回路 1 0 2 1の出力 C0を入力とし C3を出力とする第 1のインバータ 1 0 2 3と、前記第 2の電源（VDDH) が供給され、前記第 2の NANDの出力 C1を入力とし C2を出力とする第 2のインバータ 1 0 2 4とからなる。

また、図 7に示すレベル変換回路に使用されるブルアップ Zプルダウン回路 3 の一例を図 1 0に示す。この図に例示するように、本発明に係るレベル変換回路に使用されるプルアップ/プルダウン回路 3は、第 2の電源（VDDH) がソース端子に、 COがゲート端子に、 OUTHがドレイン端子にそれぞれ接続された第 1 の p-MOS 1 0 3 1と、第 2の電源（VDDH) がソース端子に、 C1がゲート端子に、 OUTHB がドレイン端子にそれぞれ接続された第 2の p-MOS 1 0 3 2と、 GND 電源がソース端子に、 C2がゲート端子に、 OUTHがドレイン端子にそれぞれ接続された第 1の n-MOS 1 0 3 3と、 GND電源がソース端子に、 C3がゲ一ト端子に、 OUTHB がドレイン端子にそれぞれ接続された第 2の n-MOS 1 0 3 4とからなる。

前記図 9に示す NAND回路 1 0 2 1、 1 0 2 2は、たとえば図 1 1に示すように構成されている。図 1 1において、レベル変換入力（INL または INLB のいずれか）を、出力端子に近い n-MOS に接続している。この例に示すように、出力端子から遠い n-MOSに接続する場合に比べてゲート遅延を少なくすることが可能である。またレベル変換の入力は第 1の電源レベルであるので、第 2の電源との電位差が大きくなつたり、 n-MOSの閾値（Vt) が大きくなつたり、特に基板効果による n-MOSの閾値の上昇の影響が大きくなつた場合に、出力端子に近い n-MOSにレベル変換入力（INL または INLBのいずれか）接続すると、遅延が大きくなる場合がある。このような場合には、基板効果の影響の小さい出力端子から遠い n-MOS 2にレベル変換入力を接続し、出力端子から遠い n-MOSに OUTHまたは OUTHB を入力することによって、前記遅延を小さくすることができる。

また、レベル変換入力の接続される p-MOSは、レベル変換入力の Highレべルが第 2の電源までいかないため、 p-MOS 閾値によってはオフせず、また n-MOSは十分にオンしないような NAND動作が困難になる場合には、たとえば p-MOS のチャネル幅ノチャネル長の比 (W/L) を小さくしたり、閾値を増加（極性が負で絶対値を増加）させたり、あるいは n-MOSの W/Lを大きくしたり閾値を減少させるなどの操作を、単独で、あるいは 2以上組み合わせることにより NAND動作を保証させることが可能となる。

また、論理動作が可能であっても、 p-MOSの W/L を小さくしたり、閾値を増加（極性が負で絶対値を増加、例えば VDDL-VDDH以下に）することによつて、 NANDリークを抑制可能である。図 1 1において、 INL or lNLB と表記されているのは、 INL か INLB が入力されることを意味し、同様に、 OUTH or OUTHB と表記されているのは、 OUTHか OUTHB が入力されることを意味する。但し、入力の組み合わせは、 INL入力の場合には、 OUTHB との組み合わせが、また、 INLB入力の場合には、 OUTHとの組み合わせである。この入力の組み合わせは、図 1 2においても同様である。

図に示す第 1の論理回路 4、第 2の論理回路 5、インバータは、公知のものを使用することができ、また本発明とは直接関係しないので、その詳細な構成およぴ動作例の説明を省略する。

以下、本発明に係るレベル変換装置の第 1実施の形態の動作について説明する。まず、本発明に係るレベル変換装置の第 1実施形態に使用されるレベル変換コァ回路の動作について、囪 1 3のタイミングチャートを用いて説明する。差動の電源レベルでのレベル変換動作であるので、 INL と INLB は第 1の電源レベルで差動回路（レベル変換回路）に入力され、 High レベルの入力する n-MOS に接続される側の出力（OUTHまたは OUTHB ) が Low に引き落とされ、反対側の出力が第 2の電源レベルの Highレベルに引き上げられる。

一方、本発明のレベル変換回路の動作を説明すると、図 1 4のタイミングチヤ —卜に示すように、初めに INLが Low、INLBが High、OUTHが Low、 OUTHB が Highとする。まず第 1の論理回路 4から出力された INLが High (INLBが Low) に遷移すると、信号 INLが入力された制御回路 2により COは Low を出力して OUTH に接続されたプルアップおよびノまたはプルダウン回路 3中の p-MOSがオンして OUTHをブルアップするとともに制御回路 2から出力される C3は Highを出力して OUTHB に接続されたブルアップおよび/ /またはブルダゥン回路 3中の n-MOSがオンして OUTHB をプルダウンし、同時にレベル変換コア回路 1の動作により OUTHB が Low に引き下げられると、これにより制御回路 2から出力される COは Highを出力してプルアップおよび/またはプルダウン回路 3中の p-MOSはオフとなりブルアップを終えるとともに制御回路から出力される C3は Low を出力してプルアップおょぴ/またはプルダウン回路 3中の n-MOSはオフとなりプルダウンを終える。そして、 INLが High、 INLB が Low、 OUTHが High、 OUTHB が Low となる。次に、第 1の論理回路 4から出力された INLBが Hig lNLが Low)となると、信号 INLBが入力された制御回路 2により C1は Low を出力して OUTHB に接続されたプルァップぉよび/またはプルダゥン回路 3中の p-MOSがオンに遷移して、 OUTHB をプルアップするとともに、制御回路 2から出力される C2 は Highを出力して、 OUTHに接続されるプルアップおよび/またはプルダウン回路 3中の n-MOSがオンに遷移して OUTHをプルダウンし、同時にレベル変換コア回路 1の動作により OUTHが Low に引き下げられる（プルダウンされる）と、制御回路 2により C1は Highを出力して、プルアップおよび/またはプルダウン回路 3中の p-MOSはオフとなり、プルアップを終えるとともに、制御回路 2により C2は Low を出力して、プルアップおよび Zまたはプルダウン回路 3中の n-MOSはオフとなり、プルダウンを終える。そして、 INLが Low、INLB が High、 OUTHが Low、 OUTHBが Highとなり、これによつて最初と同様の状態になる。

このように、レベル変換入力が変化する際に、第 2の電源が供給される制御回路 2とブルアップ /プルダウン回路 3とにより、必要な側のレベル変換出力をプルアップ /プルダウンしているので、レベル変換コア回路 1の動作が補助可能となる。

従って、第 1の電源と第 2の電源の電位差が大きくなつても、レベル変換動作マ一ジンを確保するとともに遅延の増加を図 1 4の点線に示した立上りまたは立下り時間の遅延（立上りまたは立下りの勾配の低下）および立上りまたは立下りの遅延（立上りまたは立下りのタイミングの遅れ：立上りまたは立下りの開始時間の遅れ）を、実線で示すように抑制することが本発明では可能となった。さらに、本実施の形態では、制御回路 2はレベル変換出力信号を入力として設けているので、レベル変換入力切り換わり時のプルアツプ Zプルダウン回路 3により、必要な時にだけプルアップ Zプルダウン動作が行える。この結果、第 1の電源レベルが入力される制御回路における p-MOSオフ電流を削減する回路構成 (NA D回路）を選択することができる。

しかも、補助動作終了後、プルアップ Zプルダウン回路 3はオフする論理となつているので、レベル変換回路の動作を妨げず、あるいは必要以上に遅延させることがないため、本発明に係るレベル変換回路は、高速動作が可能という効果も有する。

<第 1実施形態の変形例 1 >

上記形態において、 p-MOSオフ電流を削減する回路構成として、図 9に示すような NAND回路の構成に替えて、図 1 5に示すような NOR 回路構成を採用することができる。但し、 NOR回路の p-MOSオフ電流を防止するために、レベル変換入力が接続される p-MOSの閾値を増加（VDDL— VDDH=R以下）する必要がある。この時、ゲート遅延削減と基板効果を利用するために、この NOR 回路を、図 1 2に示すように、出力端子に近い p-MOSに接続する構成を採用することが好ましい。なお前記 VDDL— VDDH値 Rは、負の値であって、 Rの絶対値が増加した場合に閾値 Vtが増加することを意味する。

く第 1実施形態の変形例 2〉

本発明に係る第 1の実施の形態のレベル変換回路は、レベル変換コア回路 1等を図 8に示す第 1実施形態で説明した回路とは異なる他の回路構成で実現することが可能である。例えば、図 1 6に示すような p-MOSクロスカップルのドレイン側に p-MOS スィッチを設けた回路の構成とすることもできる。この動作は、前記実施形態 1の動作と同様であるため、その説明を省略する。本実施形態の変形例に示すような、図 1 6に示すレベル変換コア回路 1を採用することによって、第 1の電源電圧 (VDDL) が低下した場合に、図 8に示すレベル変換コア回路の p-MOSクロスカップルの結合度を、さらに低下させることができる。すなわち、図 1 6に示すように、 p-MOS クロスカップル（一対の p-MOS) と、一対の p-MOSスィッチ（一対のその他の p'-MOS) と、一対の n-MOSとを有するレべル変換コア回路であって、第 2の電源（VDDH) がクロスカップルの各 p-MOS 1 1 0 (前記一対の p-MOS) のソース端子に接続され、 2種類のレベル変換出力信号 OUTHB および OUTHが前記 p-MOSクロスカツプルの各ゲート端子および前記 p-MOS スィッチの一方のドレイン端子にそれぞれ接続され、前記 p-MOS スィッチのドレイン端子が前記 p-MOS の一方のソース端子にそれぞれ接続され、前記 OUTHB が前記 p-MOS スイツチのもう一方のドレイン端子に接続され、前記 OUTHBがドレイン端子に I Lがゲ一ト端子に GND電源がソ —ス端子に接続された n-MOS 1 0 3と、 OUTHカドレイン端子に INLBがゲ一ト端子に GND 電源がソース端子に接続された n-MOS 1 0 4とを有して構成されている。このように、 p-MOS l 1 1と 1 1 2とからなる p-MOSスィッチ一対を前記した間に p-MOS クロスカップルと n-MOS間に設けることによって、当該 1対のクロスカツプルを形成する p-MOSクロスカツプル間のク口ス結合の強さを低下させて、 Mgh Lowの遷移の高速化を図ることができる。

このような図 1 6に示すレベル変換コア回路 1を採用した場合には、制御回路 2として、前記したような図 9に示す NAND回路を有する制御回路 2 (NAND 回路として、例えば前記同様に、図 1 1に示す回路を選択することが好ましい)、あるいは、前記変形例 1と同様の NOR構成を有する図 1 5で示される制御回路 2 (好ましくは、図 1 2で示される NOR回路を採用することが、前記同様、好ましい）を採用することができる。

<第 1実施形態の変形例 3 >

レベル変換コア回路 1を、図 8または図 1 6以外に、図 1 7に示す回路 1を用いることができる。このレベル変換回路 1には、レベル変換出力に第 1の電源 VDDLが接続され、レベル変換入力信号で制御される回路を第 1実施形態に係るレベル変換回路に、レベル変換コア回路 1として採用することもできる。このようなレベル変換コア回路 1を用いたレベル変換回路は、 n-MOS 1 0 3が High に遷移するのを手助けし、もう一方の n-MOS 1 0 4が Low になるのを手助けすることできる。これによつて、レベル変換の動作の高速化が可能となり、また第 1の電源と第 2の電源との格差が大きくなつた場合のレベル変換マージンとを確保することができる。

このレベル変換回路の動作も前記第 1実施形態と同様であり、その説明を省略する。なお本変形例 3においても、前記変形例 2と同様の制御回路 2の組み合わせの変更が可能である。すなわち、制御回路 2として、前記同様、図 9に示す NAND回路を有する制御回路 2 (NAM)回路として、例えば前記同様に、図 1 1に示す回路を選択することが好ましい）、 NOR構成を有する図 1 5で示される制御回路 2 (好ましくは、図 1 2で示される NOR回路を採用することが、前記同様、好ましい）を挙げることができる。 <第 2実施形態〉

本発明に係るレベル変換回路の第 2実施形態について説明する。本実施形態では、図 1 8に示すように、前記第 1実施形態のプルアップ Zプルダウン回路 3のプルダウン機能を省略することが可能である。図 1 8に採用される構成例において、図 1 9、または図 6に示す制御回路 2の構成と、図 2 0のプルアップ回路とを組み合わせて用いたり、または、図 2 1に示す制御回路を用い、それぞれ図 2 2に示されるプルアップ回路 3— 1を組み合わせて用いることができる。この図 2 1に示す制御回路 2は、制御信号 C0、 C1を出力するような他の制御回路、たとえば図 1 9又は図 6に置換して行うことができる。ただし、この置換後に、プルアップ回路を上述した図 2 2に示すプルアップ回路 3—1から、このプルアツプ回路と極性が反対の図 2 0に示すプルアップ回路 3— 1に変更する。

<第 2実施形態の動作例〉

次に第 2実施形態の動作例を説明する。

図 2 3のタイミングチャートに示すように、初めに INLが Low、 INLB が High, OUTHが Low、 OUTHB が Highとする。プルアップ回路のみの機能を使用した場合には、図 2 3に示すように、まず INLが Highに遷移すると、 COは Low を出力して OUTHに接続された p-MOSがオンして OUTHをプルアップし、同時にレベル変換コア回路の動作により OUTHB が Low に引き下げられると、 COは Highを出力して p-MOSはオフとなりプルアップを終える。そして、 INLが Higli、 INLBが Low、 OUTHが High、 OUTHB が Low となる。

次に、 INLBが HigMlNLが Low )となると、 C1は Low を出力して OUTHB に接続された p-MOSがオンに遷移して OUTHB をプルアップし、同時にレべル変換コア回路の動作により OUTHが Low に引き下げられると、 C1は High を出力して、 p-MOSはオフとなり、プルアップを終える。そして、 INLが Low、 INLBが High、 OUTHが Low、 OUTHB が Highとなり、これによつて最初と同様の状態になる。

く第 2実施形態の変形例 >

本第 2の実施形態の変形例では、図 2 5に示すように、プルアップ機能の省略をすることができる（この時、図 2 6または図 4で示される制御回路 1と、図 2 7で示されるプルダウン回路 3— 2とを組み合わせて用、るか、または図 5に示される制御回路 2と、図 2 8で示されるブルダゥン回路 3— 2を組み合わせて用いることができる）。本変形例 1では、制御信号として、 C2および C3を用いた例を示す。 .

また前記図 2 7を用いたプルダウン回路 3—1 ( n-MOS (トランジスタ）構成）を、図 2 8に示す -1\108 (トランジスタ）構成のプルダウン回路に置換可能である。すなわち、レベル変換コア回路 1を図 8に示す回路にし、制御回路 2 を図 2 6、図 4のいずれかから図 5にした場合に、プルダウン回路 3— 2として、図 2 7から図 2 8に置換してレベル変換回路を構成することができる。ただし、これらの組み合わせは、極性に合わせて決める必要がある。

このような、第 2実施形態の変形例に示すプルダウン回路のみの機能を使用した場合には、図 2 4に示すように、 INLが Low、INLBが High、OUTHが Low、 OUTHB が Highの場合、 INLが High (INLBが Low ) となると C3は High を出力し、その結果、 OUTHB に接続される n-MOSがオンして OUTHB をプルダウンし、同時にレベル変換コァ回路の動作により OUTHが highに引き上げられると、 C3は Low を出力して n-MOSはオフとなりプルダウンを終える。そして、 INLが High、 INLBが Low、 OUTHが ffigh、 OUTHB が Low になる。

次に、 INLBが ffigh(INLが Low)となると、 C2は Highを出力して OUTHに接続される n-MOSがオンに遷移して OUTHをプルダウンし、同時にレベル変換コア回路の動作により OUTHBが Highに引き上げられると、 C2は Low を出力して n-MOSはオフとなりプルダウンを終える。そして、 INLが Low、 INLB が High、 OUTHが Low、 OUTHB が Highとなる。

このように、レベル変換入力が変化する際に、第 2の電源が供給される制御回路とブルアップまたはプルダウン回路により、必要な側のレベル変換出力をプルアップまたはプルダウンしているので、レベル変換コァ回路の動作が補助可能となる。

従って、第 1の電源と第 2の電源の電位差が大きくなつても、レベル変換動作マ一ジンを確保するとともに遅延の増加を抑制できる。

本実施形態では、上述したように、制御信号として、 2種類の信号を用いることにより、レベル変換をなしうる回路構成としているが、この 2種類の信号は、第 1実施形態で使用されている制御信号 C0〜C3のうちの 2つから選択される信号を用いることができるが、上述した COと C1の 2つの信号を出力するような制御回路 2を使用して、制御する図 1 8に示す構成と、たとえば図 2 5に示す構成を示すことができ、これら、 2つの信号を用いて制御する制御回路 2を用い、ブルアップおよび/またはプルダウン回路 3を制御回路が出力する制御信号に基づいて適宜変更する構成は、本実施形態に含まれる。

<第 3実施形態〉

本発明に係るレベル変換回路の第 3の実施形態は、図 2 9に示すように、第 1 の電源 VDDLが入力される第 1の論理回路 4から出力される INL または INLB 信号によりプルアップするプルアップ回路 3— 1と、前記 INLおよび Zまたは INLB信号と、第 2の電源 VDDHとを入力し、 OUTHおよび/または OUTHB 信号を出力するレベル変換コア回路とからなる。この前記 OUTHおよび Zまたは OUTHB信号は、外部の第 2の電源を入力する第 2の論理回路に出力される。本第 3実施形態は、第 2実施形態において、プルダウン機能を省略した場合に相当する。そして本実施形態では、制御回路 2も省略することが可能である。このように、レベル変換入力を第 2の電源が供給されるブルアップ回路に直接接続すると、ドレイン一ソース間電圧を増加でき、本変形例 2のレベル変換装置は、レベル変換が有効である（飽和領域であっても、ドレイン電流はドレイン一ソース間電圧が増加すると増える）。この時、図 3 0あるいは図 3 1のプルアップ回路を用いることが出来、特に図 3 1では、 p-MOS の閾値を前記したような VDDL-VDDH値以下の領域でォフリークを低減可能とすることができる。

このような本発明に係るレベル変換回路の第 3の実施形態の動作例を説明すると、図 1 3のタイミングチャートに示すように、初めに INLが Low、 INLBが High, OUTHが Low、 OUTHB が Highとする。まず第 1の論理回路 4から出力された INLが Highに遷移すると、信号 INL (ブルアップ回路の入力信号であるので CO と表記）は、 OUTH に接続されたプルアップ回路 3— 1中の n-MOSがオンして OUTHをプルアップする。このとき INLB (プルアップ回路の入力信号であるので前記同様に C1と表記）は Lowであるので、 OUTHB が入力される他の n-MOSはオフとなっている。次いでレベル変換コア回路 1の動作により OUTHB が Low に引き下げられると、 COは Highを出力してブルアップ回路 3— 1中の n-MOSはオフとなりプルアップを終える。そして、 INLが High, INLBが Low、 OUTHが High、 OUTHB が Low となる。

次に、第 1の論理回路 4から出力された E Lが High(INLBが Low )となると、信号 INLB(Cl)は Low を出力して OUTHB に接続されたブルアップ回路 3― 2 中の n-MOSがオンに遷移して、 OUTHB をプルアップする。 C1は Highを出力して、プルアップ回路 3— 1中の n-MOSはオフとなり、プルアップを終える。そして、 INLが Low、 INLBが High、 OUTHが Low、 OUTHBが Highとなり、これによつて最初と同様の状態になる。この変形例 2の動作は、図 3 0のプルアップ回路 3— 1を用いた場合を例示したが、プルアップ回路 3—1を、図 3 1に示すプルアップ回路が用いられた場合には、 INL信号がゲートに入力する p-MOSには、 OUTHB信号が入力され、 INLB信号がゲートに入力される p-MOS には、 OUTH信号が入力される。そしてこのような p-MOSが使用されるブルアップ回路が採用されたレベル変換回路では、 n-MOSが使用された前記したプルアップ回路 3— 1の基本動作と基本的には同様である。ただし、 p-MOS が n-MOS と極性が反転しているので、 ON、 OFF動作が、前記したプルアップ回路 3— 1の基本動作と反転しており、この反転するところが異なっている。

く第 4実施形態 >

第 4実施形態のその基本的構成は、上記した実施形態と同様である。本実施形態では、レベル変換コア回路 1の構成に従って使用される制御回路 2を、さらに工夫している。その構成を図 3 2に示す。

本図において、図 1 6に記載のレベル変換コア回路における p-MOSスィッチ制御信号の生成機能をさらに追加している。

レベル変換コア回路 1と制御回路 2の例を、図 3 3および図 3 4にそれぞれ示す。このような本第 4実施形態で使用される図 1 0で示されるプルアツプ/プルダウン回路 3が好ましく用いられるが、プルアップ回路 3 _ 1を図 2 0、図 2 2、図 3 0および図 3 1の中から選択される 1つのプルアップ回路 3— 1と、ブルダゥン回路 3— 2を図 2 7または図 2 8のいずれかのプルダウン回路 3— 2を選択して用いることもできる。このようなレベル変換コア回路 1と制御回路 2を用いたレベル変換装置の動作のタイミングを、図 3 5に示す。

即ち、 INLが Low、 INLBが High、 OUTHが Low 、 OUTHB が Highの場合、第 1の論理回路から出力された INL信号が High (INLBが Low ) となると制御回路 2はこの INL信号が入力されて CO信号等を出力する。この出力された COは Low を出力して OUTHに接続されたプルァップぉよび Zまたはプルダウン回路 3内の p-MOSがオンして OUTHをブルアップするとともに制御回路 2により C3は Highを出力し、その結果、プルアップおよび Zまたはブルダゥン回路 3内の OUTHB に接続される n-MOSがオンして OUTHB をプルダウンし、制御回路 2により C4は Highを出力してレベル変換コア内の OUTHBを Highに保持する pMOSクロスカツプル接続を切断し、同時にレベル変換コア回路 1の動作により OUTHB が Low に引き下げられると、制御回路 2により CO は Highを出力してプルアップおよび/またはプルダウン回路 3内の p-MOSはオフとなり、プルアップを終えるとともに、制御回路 2により C3は Low を出力してプルアツプぉよび Zまたはプルダウン回路 3内の n-MOSはオフとなりプルダウンを終え、制御回路 2により C4は Lowを出力してレベル変換コア内の p-MOSスィッチはオンとなる。そして、 INLが High、 INLBが Low、 OUTH が ffigh、 OUTHB が Low になる。

次に、外部の第 1の論理回路 4により INLBが HighdNLが Low)となると、この信号が入力されて制御回路 2により、 C1は Low を出力して OUTHB に接続されるプルアツプぉよび/またはプルダウン回路 3内の p-MOSがオンに遷移して OUTHB をブルアップするとともに、制回路 2により C2は Highを出力して OUTH に接続されるプルアップおよびノまたはプルダウン回路 3内の n-MOSがォンに遷移して OUTHをプルダウンし、制御回路 2により C5は High を出力してレベル変換コア内の OUTHを Highに保持する pMOSクロスカップル接続を切断し、同時にレベル変換コァ回路 1の動作により OUTHが Low に引き下げられると、制御回路 2により C1は Highを出力してプルアップおよび Z またはプルダウン回路 3内の p-MOSはオフとなりブルアップを終えるとともに、制御回路 2により C2は Low を出力してプルアップおよび/またはプルダウン回路 3内の n-MOSはオフとなりプルダウンを終え、制御回路により C5は Low を出力してレベル変換コア内の p-MOSスィッチはオンとなる。そして、 INLが Low、 INLBが High、 OUTHが Low、 OUTHB が Highとなる。なおここでプルアップおよび Zまたはプルダウン回路 3内の n-MOS (トランジスタ）、 p-MOS (トランジスタ）は、上記したような図 1 0で示される構成を採用した場合について説明した。しかしながら、 n-MOSを p-MOSに入れ替えおよび Zまたは p-MOSを n-MOS に入れ替えた構成を採用した場合には、 OUTH信号と OUTHB信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。

このように、本第 4の実施形態では、レベル変換入力変化時に、 p-MOSクロスカップ結合をより大きく抑制でき、レベル変換動作マージンの確保、高速化、さらには貫通電流の低減ィヒという効果が得られる。すなわち、図 3 5の点線に示したような一般的なレベル変換回路に見られる OUTHまたは OUTHB の立上りおよび立下り時間（立上りまたは立下りの勾配）を本発明では、実線に示したように高速化（急勾配）するとともに、立上りまたは立下りのタイミングを早めることができる。

本構成において、制御回路 1を、図 3 4に示す回路に代えて、図 3 6に示すような NOR回路構成としてもよい。すなわち、レベル変換コア回路 1を、図 3 3 に示す回路を用い、制御回路 1を図 3 6に示す回路に変更する。

<第 4実施形態の変形例 >

また、プルァップぉよび Zまたはブルダゥン回路 3の一方の機能を省略した構成を採用することができる。このようなプルアップ回路 3— 1またはプルダウン回路 3— 2は、前記した図 2 0、図 2 2、図 3 0または図 3 1から選択されるプルアップ回路 3— 1、図 2 7または図 2 8から選択されるプルダウン回路 3— 2 の 1つであり、図 3 3に示すレベル変換コァ回路 1等の第 4実施形態で使用されるレベル変換コア回路 1が用いられる。ここで使用される制御回路は、プルアツプ回路 3— 1またはプルダウン回路 3— 2が選択された場合に、前記第 2実施形態、第 2実施形態の変形例、第 3実施形態で説明したプルアップ回路 3— 1またはプルダウン回路 3— 2と組み合わせることのできる制御回路 2を選択することができる。

このような第 4実施形態の変形例の動作は、ブルアップ回路 3— 1が選択された場合には、図 2 3で示されるタイミングチャートに従い、また、プルダウン回路 3— 2が選択された場合には、図 2 4または図 3 7で示されるタイミングチヤートに従って、動作が行われる。

すなわち、プルアツプ回路 3 - 1が選択された場合には、図 2 3に示すように、 INLが Low、 INLBが High、 OUTHが Low、 OUTHB が Highの場合、第 1の論理回路から出力された INL信号が High (INLBが Low ) となると制御回路 2はこの INL信号が入力されて CO信号等を出力する。この出力された CO は Low を出力して OUTHに接続されたプルアップ回路 3— 1内の p-MOSがォンして OUTHをブルアップし、制御回路 2により C4は Highを出力して OUTHB に接続されるプルアップ回路 3— 1内の p-MOS スィツチをオフして OUTHB のプルアップを抑制し、同時にレベル変換コア回路 1の動作により OUTHBが Low に引き下げられると、制御回路 2により COは Highを出力してプルアップ回路 3—1内の p-MOS はオフとなり、プルアップを終える。そして、 INLが High, INLBが Low、 OUTHが ffigh、 OUTHB が Low になる。

次に、外部の第 1の論理回路 4により INLBが HighdNLが Low)となると、この信号が入力されて制御回路 2により、 C1は Low を出力して OUTHB に接続されるプルアップ回路 3— 1内の p-MOSがオンに遷移して OUTHB をプルアップし、制御回路 2により C5は Highを出力して OUTHに接続されるブルアップ回路 3— 1内の p-MOSスィツチをオフに遷移して OUTHのプルアップを抑制し、同時にレベル変換コア回路 1の動作により OUTHが Low に引き下げられると、制御回路 2により C1 は High を出力してプルアップ回路 3— 1内の p-MOSはオフとなりプルアップを終える。制御回路により C5は Low を出力してプルアップ回路 3— 1内の p-MOS スィッチはオンとなる。そして、 INLが Low、 INLBが Higli、 OUTHが Low、 OUTHBが Highとなる。なおここでプルアップ回路 3—1内の n-MOS (トランジスタ）、 p-MOS (トランジスタ）は、上記したような図 2 0で示される構成を採用した場合について説明した。しかしながら、 n-MOSを p-MOSに入れ替えおよび/または p-MOSを n-MOS に入れ替えた構成を採用した場合には、 OUTH信号と OUTHB信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。

また、プルダウン回路 3— 2が採用された場合には、以下のようになる。即ち、図 2 4または図 3 7に示すように、 INLが Low、 INLBが High、 OUTH が Low、 OUTHB が Highの場合、第 1の論理回路から出力された INL信号が High (INLBが Low ) となると制御回路 2はこの INL信号が入力されて C3 信号等を出力する。この出力された C3は Highを出力し、その結果、プルダウン回路 3— 2内の OUTEDB に接続される n-MOSがオンして OUTHB をブルダゥンし、同時にレベル変換コア回路 1の動作により OUTHが Highに引き上げられると、制御回路 2により C3は Low を出力してプルダウン回路 3— 2内の n-MOSはオフとなりプルダウンを終える。そして、 INLが High、INLBが Low、 OUTHが High、 OUTHB が Low になる。

次に、外部の第 1の論理回路 4により INLBが HighdNLが Low)となると、この信号が入力されて制御回路 2により、 C2は Highを出力して OUTHに接続されるプルダウン回路 3— 2内の n-MOSがオンに遷移して OUTHをプルダウンし、同時にレベル変換コァ回路 1の動作により OUTHが Low に引き下げられると、制御回路 2により C2 は Low を出力してプルダウン回路 3— 2内の n-MOSはオフとなりプルダウンを終える。そして、 INLが Low、INLBが High、 OUTHが Low、 OUTHBが Highとなる。なおここでプルアップおよび Zまたはプルダウン回路 3内の n-MOS (トランジスタ）、 p-MOS (トランジスタ）は、上記したような図 2 7で示される構成を採用した場合について説明した。しかしながら、 n-MOSを p-MOSに入れ替えおよびまたは p-MOSを irMOSに入れ替えた構成を採用した場合には、前記同様に、 OUTH信号と OUTHB信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。

<第 5実施形態〉本実施形態は、第 4実施形態において使用した図 3 3に示すレベル変換コア回路 1を用いた例であり、図 3 8に示すように、プルアップ/プルダウン回路の両方を省略した構成である。本第 5実施形態では、レベル変換コア回路 1および制御回路 2は、第 4実施形態で説明したのと同様のものを用いることができる。すなわち、レベル変換コア回路 1として、図 3 3に示すレベル変換コア回路 1を採用し、制御回路 2として、図 3 4または図 3 6に示す制御回路 2を採用する。すなわち、本第 5実施形態のレベル変換回路は、制御回路 2と、レベル変換コア回路 1とからなり、制御回路 2は、第 1の論理回路からの出力信号 INL と INLB および第 1の電源 VDDHを入力して、レベル変換コァ回路 1を制御する制御信号（C4、 C5など）を出力し、レベル変換コア回路 1は、制御回路から出力された信号と、第 1の論理回路からの信号 INL、 INLBおよぴ第 2の電源 VDDHを入力して、第 2の論理回路を制御するための信号 OUTH、 OUTHB を出力する。また前記レベル変換コア回路から出力された OUTH：、 OUTHB信号は、前記制御回路に入力される。このように、図 3 6に示す制御回路のように、制御信号 C4、 C5 を出力するために、インバーター回路が不要となる回路を採用することがでぎる。

このような、本第 5の実施形態に示されるレベル変換回路では、図 3 7に示すタイミングチャートに従って動作される。

すなわち、 INLが Low、 INLBが High、 OUTHが Low、 OUTHB が High の場合、第 1の論理回路から出力された INL信号が Low (INLBが High) となると制御回路 2は、この INL信号が入力されて C4信号等を出力する。この出力された C4は Low を出力し、この C4が入力されたレベル変換コア回路 1内の p-MOS がオンして OUTHB をプルアップする。その結果、制御回路 2により C4 は High を出力して OUTHB に接続されるレベル変換コア回路 1内の p-MOSスィッチをオフして OUTHB のプルアップを抑制し、同時にレベル変換コア回路 1の動作により OUTHB が Low に引き下げられると、この OUTHB がゲートに入力されるレベル変換コア回路内の p-MOS はオンとなり、 C5がゲ —卜に入力されるレベル変換コア回路内の p-MOSもオンとなり、他方のブルアップを終えるとともに、制御回路 2により C3は Low を出力してプルアップおよび/またはプルダウン回路 3内の n-MOSはオフとなりプルダウンを終え、制御回路 2により C4は Low を出力してプルアップおよび Zまたはプルダウン回路 3内の p-MOSスィッチはオンとなる。そして、 INLが ffigh、INLBが Low、 OUTHが High、 OUTHB が Low になる。

次に、外部の第 1の論理回路 4により INLBが High(INLが Low)となると、この信号が入力されて制御回路 2により、 C4は Low を出力して OUTHB に接続されるレベル変換回路 1内の p-MOSがオンに遷移して OUTHB をプルアツプするとともに、制御回路 2により C5は Highを出力して OUTHに接続されるレル変換コア回路 1内の n-MOSがオンに遷移して OUTHをプルダウンし、制御回路 2により C5は Highを出力して OUTHに接続されるレベル変換コア回路 1内の p-MOSスィツチをオフに遷移して OUTHのプルアップを抑制し、同時にレベル変換コア回路 1の動作により OUTHが Low に引き下げられると、制御回路 2により C4は Highを出力してレベル変換コア回路 1内の p-MOSはォフとなりプルアップを終えるとともに、制御回路 2により C5は Low を出力してレベル変換コア回路 1内の n-MOSはオフとなりプルダウンを終え、制御回路により C5は Low を出力してレベル変換コア回路 1内の p-MOSスィッチはォンとなる。そして、 INLが Low、 INLBが High、 OUTHが Low、 OUTHBが High となる。なおここでプルアップおよびまたはプルダウン回路 3内の n-MOS (トランジスタ）、 p-MOS (トランジスタ）は、上記したような図 3 3 で示される構成を採用した場合について説明した。しかしながら、 n-MOS を p-MOSに入れ替えおよび Zまたは p-MOSを n-MOSに入れ替えた構成を採用した場合には、 OUTH信号と OUTHB信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによつて動作されることとなる。

このようなブルアップおよび/またはプルダウン回路 3の両方を省略した構成であっても、 p-MOSスィッチを制御回路出力の第 2の電源レベルでしっかり制御できるため、レベル変換動作マージン改善に有効である。

本第 5実施形態のレベル変換コア回路 1を、同様の機能を有するレベル変換コァ回路に変更してもよい。なお、本発明が上記各実施形態に限定されずに解釈されるべきであり、本発明の技術思想の範囲内において、各実施形態は適宜変更可能であり、これらの変形例も、当然に本発明に含まれる。なお図面中、 p-MOS トランジスタには、ゲートの部分に丸（〇）を書いて表示した。

上記した実施形態 1〜5では、第 2の論理回路を制御する制御信号 OUTHまたは OUTHB のうち、少なくとも 1方を用いることができる。すなわち、第 2 の論理回路を制御するために、 OUTHまたは OUTHB を用いるか、 OUTH と OUTHB の両方をその目的に応じて、適宜、用いることができる。産業上の利用可能性

以上説明したように、本発明によれば、第 1の電源が供給される第 1の論理回路の信号レベルを第 2の電源が供給される第 2の論理回路の信号レベルに変換するレベル変換回路において、第 2の電源が供給されるレベル変換コア回路と第 2 の電源が供給される制御回路と第 2の電源が供給されるブルアップ /プルダウン回路を設ける基本構成に基づき第 1の電源と第 2の電源の電位差が大きくなつた場合にもレベル変換動作マージンの確保、遅延増加抑制を実現したレベル変換が得られる。

また、本発明によれば、レベル変換コア回路を有する基本構成とし、当該レべル変換コア回路を制御する制御信号を出力する制御回路および Zまたは当該レべル変換コア回路により制御されるブルアップおよび Zまたはプルダウン回路を設ける基本構成に基づき第 1の電源と第 2の電源の電位差が大きくなつた場合にもレベル変換動作マージンの確保、遅延増加抑制を実現したレベル変換が得られる。

Claims

請求の範囲

1 . 第 1の電源が供給される第 1の論理回路の信号レベルを第 2の電源が供給される第 2の論理回路の信号レベルに変換するレベル変換回路において、前記レベル変換回路は、制御回路が制御するおよぴ Zまたはプルァップぉよぴまたはプルダウン回路を制御するレベル変換コァ回路を設け、

前記レベル変換コア回路は、前記第 2の電源と、前記第 1の論理回路からの出力信号を入力し、前記第 2の論理回路に入力する信号を出力することを特徴とするレベル変換回路。

2. 第 1の電源が供給される第 1の論理回路の信号レベルを第 2の電源が供給される第 2の論理回路の信号レベルに変換するレベル変換回路において、前記レベル変換回路は、レベル変換を実現するレベル変換コア回路と、レべル変換コァ回路のレベル変換出力に前記第 2の電源が供給されるブルアップおよび Zまたはプルダウン回路と、

前記第 2の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルァップぉよび Zまたはブルダゥン回路とを制御する制御回路とを設けたことを特徴とするレベル変換回路。

3. 前記レベル変換コア回路は、複数の p-MOSからなる p-MOSクロスカップルラッチと、複数の n-MOSからなる差動 n-MOSスィツチとを有し、前記 p-MOSの各ソース端子が第 2の電源に接続され、前記 p-MOSの各ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記差動 n-MOSスィツチの前記 n-MOSは、ソース端子が各 GND電源に接続され、前記レベル変換出力に前記 n-MOS のドレイン端子が接続され、レベル変換入力に前記 n-MOS のゲート端子が接続されたことを特徴とする請求項 1または 2に記載のレベル変換回路。

4. 前記制御回路は、前記第 2の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とする NAND回路と、前記第 2の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とする NAND回路と、前記第 2の電源が供給され前記 NA D回路の各出力を入力とする複数のインバ一タとからなり、前記 NAND 回路と前記インバータの各出力信号を制御信号として出力していることを特徴とする請求項 2または 3に記載のレベル変換回路。

5. 前記 NAND回路は、 CMOS回路構成であり、前記レベル変換入力信号が接続される p-MOSはチャネル幅 Zチャネル長の比が小さいか、閾値の極性が負で絶対値が高い、少なくともいずれかの条件を有するトランジスタからなつていることを特徴とする請求項 4記載のレベル変換回路。

6. 前記プルアップおよび/またはプルダウン回路は、前記第 2の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力にそれぞれのドレイン端子が接続される複数の p-MOSと、前記 GND電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子がそれぞれ接続される複数の n-MOSからなつていることを特徴とする請求項 1〜 5のいずれか 1項に記載のレベル変換回路。

7. 前記制御回路は、前記第 2の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とする NOR回路と、前記第 2の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とする NOR回路と、前記第 2の電源が供給され前記各 NOR回路出力を入力とする複数のインパー夕とからなり、

前記 NOR回路と前記ィンパータの各出力信号を制御信号として出力することを特徴とする請求項 1〜 3のいずれか 1項に記載のレベル変換回路。

8. 前記 NOR回路は、 CMOS回路構成であり、前記レベル変換入力信号が接続される p-MOSはチャネル幅 Zチャネル長の比が小さいか、閾値の極性は負で絶対値が高い少なくとも 1つの条件のトランジスタからなっていることを特徴とする請求項 7記載のレベル変換回路。

9. 前記レベル変換コア回路は、前記第 2の電源に各ソース端子が、前記各レベル変換出力の各ゲート端子が接続された複数の p-MOSからなる p-MOS クロスカップルラッチと、前記複数の p-MOSのドレイン端子に各ソース端子が、前記各レベル変換入力に各ゲ一ト端子が、前記レベル変換出力に各ドレイン端子が接続された複数の p-MOSスィッチと、 GND 電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子がそれぞれ接続された複数の n-MOSからなる差動 n-MOSスィッチとなっていることを特徴とする請求項 1 ~ 8のいずれか 1項に記載のレベル変換回路。

1 0. 前記レベル変換コア回路は、前記第 2の電源にそれぞれソース端子が、ゲート端子にそれぞれのドレイン端子であるレベル変換出力が接続された複数の p-MOSからなる p-MOSクロスカップルラッチと、 GND 電源にそれぞれのソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力に各ゲート端子が接続された複数の n-MOSからなる差動 n-MOSスィッチと、前記第 1の電源にそれぞれドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が接続されこ n-MOSを有することを特徴とする請求項 1〜 9のいずれか 1項に記載のレベル変換回路。