JP4389787B2 - レベル変換回路 - Google Patents
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Description
【技術分野】
本発明はレベル変換回路に関し、特に第１の電源と第２の電源の電位差が大きいレベル変換回路のレベル変換動作マージンとレベル変換遅延の改良に関する。
従来技術
従来、レベル変換回路は、一般的に複数の電源を有するシステムＬＳＩ内で利用され、たとえば図１に示すように、特許文献１等で提案されるレベル変換回路が知られており、近年、システムＬＳＩの電源電圧が低下する傾向にある。
一方、規格化され低電圧化が困難なＩＯ回路、あるいは動作マージン確保のために低電圧化が困難なアナログ回路では、電源電圧が低下せず、電位差が大きくても安定かつ高速のレベル変換動作が可能なレベル変換回路が求められている。
この要請に応えるために、例えば、特許文献１に開示されているように、レベル変換出力に第１の電源が供給されるプルアップ回路を設けるとともに、レベル変換入力信号により、前記プルアップ回路を制御することが提案されている。この特許文献１に開示された手法は、図３に示されるように、第１の電源と第２の電源の電位差が大きい時に、反転困難なｐ−ＭＯＳクロスカップルラッチ部を反転しやすいように第１の電源が接続されるｎ−ＭＯＳプルアップ手段を設けている。
また、特許文献２には、ｐ−ＭＯＳクロスカップルと差動ｎ−ＭＯＳスイッチの間にレベル変換入力信号で制御されるｐ−ＭＯＳスイッチを設ける発明が開示されている。
この文献に開示された手法は、図２に示されるように、第１の電源と第２の電源の電位差が大きい時に反転困難なｐ−ＭＯＳクロスカップルラッチ部を反転しやすいようにクロスカップルの結合を弱めるｐ−ＭＯＳスイッチ手段が設けられている。
【特許文献１】
特開昭６３−１５２２２０号公報（第２〜第３頁、第１図〜第３図）
［特許文献２］
特開平０６−２４３６８０号公報（第８〜第１５頁、第１、第３、第５、第７及び第９図）
［特許文献３］
特開平０６−２６８４５２号公報（第４〜第５頁、第１、第３及び第５図）
発明が解決しようとする課題
しかしながら、前記した技術のうち、前者の特許文献２に開示された技術では、プルアップ回路に第１の電源が供給され、プルアップ回路がレベル変換入力信号の第１の電源レベルで制御され、プルアップ回路が実施例に示されるｎ−ＭＯＳを用いた場合には、閾値落ちしてしまう。特に、第１の電源と第２の電源の電位差が大きいほど、プルアップ能力が十分でなく、十分なレベル変換動作マージンが得られないという問題がある。また、後者の特許文献３に記載の技術では、ｐ−ＭＯＳスイッチがレベル変換入力信号の第１の電源レベルで制御されることから、特に、第１の電源と第２の電源の電位差が大きいほどｐ−ＭＯＳクロスカップルの結合を弱める力が十分でなく、十分なレベル変換速度が得られないという問題がある。
本発明の目的は、第１の電源と第２の電源の電位差が大きくても十分なレベル変換動作マージンが得られるとともに、十分なレベル変換速度を有したレベル変換回路を提供することにある。
発明の開示
本発明のレベル変換回路の発明は、制御回路が制御するおよび／またはプルアップおよび／またはプルダウン回路を制御するレベル変換コア回路を設け、前記レベル変換コア回路は、前記第２の電源と、前記第１の論理回路からの出力信号を入力し、前記第２の論理回路に入力する信号を出力し、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、からなり、前記２つのＮＯＲ回路の各出力信号を制御信号として出力することを特徴とする。
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする複数のインバータとからなり、前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することができる。
第２のレベル変換回路は、レベル変換を実現するレベル変換コア回路と、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、からなり、
前記２つのＮＯＲ回路の各出力信号を制御信号として出力することができる。
第２のレベル変換回路の前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする複数のインバータとからなり、
前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することができる。
特に、前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、閾値の極性は負で絶対値が高い少なくとも１つの条件のトランジスタからなっていることが好ましい。
また第３のレベル変換回路は、レベル変換を実現するレベル変換コア回路と、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、からなり、前記２つのＮＡＮＤ回路の出力信号を制御信号として出力している。
前記第３のレベル変換回路において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記ＮＡＮＤ回路の各出力を入力とする複数のインバータとからなり、前記ＮＡＮＤ回路と前記インバータの各出力信号を制御信号として出力していることをできる。
このようなレベル変換回路の前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、閾値の極性が負で絶対値が高い、少なくともいずれかの条件を有するトランジスタからなっていることが好ましく、前記レベル変換コア回路は、複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとを有し、前記ｐ−ＭＯＳの各ソース端子が第２の電源に接続され、前記ｐ−ＭＯＳの各ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記差動ｎ−ＭＯＳスイッチの前記ｎ−ＭＯＳは、ソース端子が各ＧＮＤ電源に接続され、前記レベル変換出力に前記ｎ−ＭＯＳのドレイン端子が接続され、レベル変換入力に前記ｎ−ＭＯＳのゲート端子が接続されたことが好ましく、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力にそれぞれのドレイン端子が接続される複数のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子がそれぞれ接続される複数のｎ−ＭＯＳからなっているか、前記レベル変換コア回路は、前記第２の電源に各ソース端子が、前記各レベル変換出力の各ゲート端子が接続された複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記複数のｐ−ＭＯＳのドレイン端子に各ソース端子が、前記各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された複数のｐ−ＭＯＳスイッチと、ＧＮＤ電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子がそれぞれ接続された複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとなっているか、または、前記レベル変換コア回路は、前記第２の電源にそれぞれソース端子が、ゲート端子にそれぞれのドレイン端子であるレベル変換出力が接続された複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、ＧＮＤ電源にそれぞれのソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力に各ゲート端子が接続された複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチと、前記第１の電源にそれぞれドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が接続されたｎ−ＭＯＳを有することが好ましい。
【図面の簡単な説明】
図１は、従来のレベル変換回路の例を示す回路図である。
図２は、従来のレベル変換回路の別の例を示す回路図である。
図３は、従来のレベル変換回路のさらに別の例を示す回路図である。
図４は、第２実施形態の変形例に使用される制御回路の別の例を示す回路図である。
図５は、第２実施形態の変形例に使用される制御回路の他の別の例を示す回路図である。
図６は、第２の実施形態に使用される制御回路の別の例を示す回路図である。
図７は、本発明に係るレベル変換回路の実施の形態例を示す図である。
図８は、本発明に係るレベル変換回路に使用されるレベル変換コア回路の例を示す図である。
図９は、本発明に係るレベル変換回路に使用される制御回路の例を示す図である。
図１０は、本発明に係るレベル変換回路に使用されるプルアップ／プルダウン回路の例を示す図である。
図１１は、本発明に係るレベル変換回路に使用されるＮＡＮＤ回路の例を示す図である。
図１２は、本発明に係るレベル変換回路に使用されるＯＲ回路の例を示す図である。
図１３は、本発明に係るレベル変換回路に使用されるレベル変換コア回路の動作例を示すタイミングチャートである。
図１４は、本発明に係るレベル変換回路に使用される制御回路とプルアップ／プルダウン回路の動作例を示すタイミングチャートである。
図１５は、本発明に係るレベル変換回路に使用される制御回路の別の例を示す図である。
図１６は、本発明のレベル変換装置に使用されるレベル変換コア回路の別の例を示す回路図である。
図１７は、本発明のレベル変換装置に使用されるレベル変換コア回路の他の別の例を示す回路図である。
図１８は、本発明のレベル変換回路の第２の実施形態を示す構成図である。
図１９は、第２の実施形態に使用される制御回路の回路例を示す図である。
図２０は、第２に実施形態に使用されるプルアップ回路の例を示す回路図である。
図２１は、第２の実施形態に使用される制御回路の他の別の例を示す回路図である。
図２２は、第２の実施形態に使用されるプルアップ回路の別の例を示す図である。
図２３は、本発明のレベル変換装置の第３の実施（プルアップ機能を発揮させた場合）の形態の動作を示すタイミングチャートである。
図２４は、本発明のレベル変換装置の第３の実施（プルダウン機能を発揮させた場合）の形態の動作を示すタイミングチャートである。
図２５は、第２実施形態の変形例の構成を示す図である。
図２６は、第２実施形態の変形例に使用される制御回路の例を示す図である。
図２７は、第２実施形態の変形例に使用されるプルダウン回路の例を示す回路図である。
図２８は、第２実施形態の変形例に使用されるプルダウン回路の別の例を示す回路図である。
図２９は、本発明のレベル変換装置の第２の実施の形態の変形例の構成を示す図である。
図３０は、第２の実施の形態の変形例に使用されるプルアップ回路の例を示す回路図である。
図３１は、第２の実施の形態の変形例に使用されるプルアップ回路の別の例を示す回路図である。
図３２は、本発明のレベル変換装置の第３の実施の形態の構成例を示す図である。
図３３は、第３の実施の形態に使用されるレベル変換コア回路の例を示す回路図である。
図３４は、第３の実施の形態に使用される制御回路の例を示す回路図である。
図３５は、本発明のレベル変換装置の第３の実施の形態の動作を示すタイミングチャートである。
図３６は、第３の実施の形態に使用される制御回路の別の例を示す回路図である。
図３７は、本発明のレベル変換装置の第３の実施の形態の動作を示すタイミングチャートである。
図３８は、第２実施形態の他の変形例を示す構成図である。
なお、符号１は、レベル変換コア回路である。符号２は、制御回路である。符号３は、プルアップ／プルダウン回路である。符号３−１は、プルアップ回路である。符号３−２は、プルダウン回路である。符号４は、第１の論理回路である。符号５は、第２の論理回路である。
【発明を実施するための最良の形態】
以下添付した図面を参照しながら、実施の形態によって、本発明を詳細に説明する。
本発明によるレベル変換回路の１つは、レベル変換出力に第２の電源が供給されるプルアップおよび／またはプルダウン回路と、第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路を設け、これの制御信号により前記プルアップおよび／またはプルダウン回路を制御する構成を設けたことを特徴としている。
この第２の電源が供給されるプルアップおよび／またはプルダウン回路は、プルアップ機能を実現するＭＯＳトランジスタのドレイン−ソース間電圧を増加させ、（ＭＯＳトランジスタが飽和領域動作であっても）、駆動電流を増加するという動作（作用）を実行する。
また、第２の電源が供給される制御回路を設けることにより、プルアップおよび／またはプルダウン機能を実現するＭＯＳトランジスタのゲート−ソース間電圧を増加させ、駆動電流を増加するという動作（作用）を実行する。
また、第２の電源が供給される制御回路により制御されるプルダウン機能を設けることにより、プルダウン能力を強化するという動作（機能）を実行（発揮）する。
従って、プルアップ能力とプルダウン能力が増加し、ｐ−ＭＯＳクロスカップルラッチ部の反転を補助するという効果という効果が得られる。
さらに、本発明によるレベル変換回路は、第２の電源が供給される制御回路の制御信号により、レベル変換コア回路のｐ−ＭＯＳクロスカップルの結合度を制御するという構成を設けたことを特徴としている。第２の電源レベルで結合度を調整するｐ−ＭＯＳスイッチを制御することにより、ｐ−ＭＯＳトランジスタのゲート−ソース間電圧を０にまで削減でき、ｐ−ＭＯＳクロスカップルラッチ部の結合度を十分小さくできるという動作（機能）を実行する。
＜第１実施形態＞
図７に、本発明のレベル変換回路の一実施の形態を示す。本レベル変換回路は、第１の電源（ＶＤＤＬ）が供給される第１の論理回路４の信号レベルを第２の電源（ＶＤＤＨ）が供給される第２の論理回路５の信号レベルに変換するものであり、本発明は、レベル変換コア回路１を有する。この第１の論理回路４からの第１の電源レベルの信号ＩＮＬとＩＮＬＢは、レベル変換コア回路１に供給され、第２の電源レベルへの変換を開始する。
本発明に係るレベル変換回路では、上記したレベル変換コア回路１に、さらに、第２の電源が供給される制御回路２と、第２の電源が供給されるプルアップおよび／またはプルダウン回路３とが設けられている。
この制御回路２は、レベル変換入力信号（ＩＮＬ，ＩＮＬＢ）とレベル変換出力信号（ＯＵＴＨ、ＯＵＴＨＢ）とを入力として、プルアップおよび／またはプルダウン回路３の制御信号（Ｃ０〜Ｃ３）を生成し、プルアップ／プルダウン回路３はこの制御信号（Ｃ０〜Ｃ３）に従ってレベル変換出力信号（ＯＵＴＨ、ＯＵＴＨＢ）をプルアップおよび／またはプルダウンし、これに基づいてレベル変換動作を行う。
こうして得られたレベル変換出力信号（ＯＵＴＨ、ＯＵＴＨＢ）の少なくとも１つの信号は、第２の論理回路５に供給される。
図７のレベル変換回路に使用されるレベル変換コア回路１の一例を図８に示す。この図８に示すように、本発明に使用されるレベル変換コア回路１は、第２の電源（ＶＤＤＨ）が各ｐ−ＭＯＳ１１０のソース端子に接続され、２種類のレベル変換出力信号ＯＵＴＨＢおよびＯＵＴＨが前記複数のｐ−ＭＯＳの各ドレイン端子に接続され、これらのｐ−ＭＯＳのドレイン端子が他のｐ−ＭＯＳのゲート端子にそれぞれクロスカップル接続され、前記ＯＵＴＨＢがドレイン端子に接続され、ＩＮＬがゲート端子に接続されＧＮＤ電源がソース端子に接続されたｎ−ＭＯＳ１０３と、ＯＵＴＨをドレイン端子に接続しＩＮＬＢをゲート端子に接続しＧＮＤ電源をソース端子に接続したｎ−ＭＯＳ１０４とからなる。図８において、ｐ−ＭＯＳは２個使用され、ｎ−ＭＯＳは、２個使用されているが、前記ｐ−ＭＯＳ２個からなるクロス回路は、複数のクロス回路からなっていてもよい。すなわち、図８に示された回路を複数並列に接続等して、レベル変換コア回路を設けることもできる。
図７のレベル変換回路に使用される制御回路２の一例を図９に示す。
すなわち、この図に例示される制御回路２は、第２の電源（ＶＤＤＨ）が供給され、ＩＮＬとＯＵＴＨＢを入力としＣ０を出力とする第１のＮＡＮＤ回路１０２１と、第２の電源（ＶＤＤＨ）が供給され、ＩＮＬＢとＯＵＴＨを入力としＣ１を出力とする第２のＮＡＮＤ回路１０２２と、前記第２の電源（ＶＤＤＨ）が供給され、前記第１のＮＡＮＤ回路１０２１の出力Ｃ０を入力としＣ３を出力とする第１のインバータ１０２３と、前記第２の電源（ＶＤＤＨ）が供給され、前記第２のＮＡＮＤの出力Ｃ１を入力としＣ２を出力とする第２のインバータ１０２４とからなる。
また、図７に示すレベル変換回路に使用されるプルアップ／プルダウン回路３の一例を図１０に示す。この図に例示するように、本発明に係るレベル変換回路に使用されるプルアップ／プルダウン回路３は、第２の電源（ＶＤＤＨ）がソース端子に、Ｃ０がゲート端子に、ＯＵＴＨがドレイン端子にそれぞれ接続された第１のｐ−ＭＯＳ１０３１と、第２の電源（ＶＤＤＨ）がソース端子に、Ｃ１がゲート端子に、ＯＵＴＨＢがドレイン端子にそれぞれ接続された第２のｐ−ＭＯＳ１０３２と、ＧＮＤ電源がソース端子に、Ｃ２がゲート端子に、ＯＵＴＨがドレイン端子にそれぞれ接続された第１のｎ−ＭＯＳ１０３３と、ＧＮＤ電源がソース端子に、Ｃ３がゲート端子に、ＯＵＴＨＢがドレイン端子にそれぞれ接続された第２のｎ−ＭＯＳ１０３４とからなる。
前記図９に示すＮＡＮＤ回路１０２１、１０２２は、たとえば図１１に示すように構成されている。図１１において、レベル変換入力（ＩＮＬまたはＩＮＬＢのいずれか）を、出力端子に近いｎ−ＭＯＳに接続している。この例に示すように、出力端子から遠いｎ−ＭＯＳに接続する場合に比べてゲート遅延を少なくすることが可能である。またレベル変換の入力は第１の電源レベルであるので、第２の電源との電位差が大きくなったり、ｎ−ＭＯＳの閾値（Ｖｔ）が大きくなったり、特に基板効果によるｎ−ＭＯＳの閾値の上昇の影響が大きくなった場合に、出力端子に近いｎ−ＭＯＳにレベル変換入力（ＩＮＬまたはＩＮＬＢのいずれか）接続すると、遅延が大きくなる場合がある。このような場合には、基板効果の影響の小さい出力端子から遠いｎ−ＭＯＳ２にレベル変換入力を接続し、出力端子から遠いｎ−ＭＯＳにＯＵＴＨまたはＯＵＴＨＢを入力することによって、前記遅延を小さくすることができる。
また、レベル変換入力の接続されるｐ−ＭＯＳは、レベル変換入力のＨｉｇｈレベルが第２の電源までいかないため、ｐ−ＭＯＳ閾値によってはオフせず、またｎ−ＭＯＳは十分にオンしないようなＮＡＮＤ動作が困難になる場合には、たとえばｐ−ＭＯＳのチャネル幅／チャネル長の比（Ｗ／Ｌ）を小さくしたり、閾値を増加（極性が負で絶対値を増加）させたり、あるいはｎ−ＭＯＳのＷ／Ｌを大きくしたり閾値を減少させるなどの操作を、単独で、あるいは２以上組み合わせることによりＮＡＮＤ動作を保証させることが可能となる。
また、論理動作が可能であっても、ｐ−ＭＯＳのＷ／Ｌを小さくしたり、閾値を増加（極性が負で絶対値を増加、例えばＶＤＤＬ−ＶＤＤＨ以下に）することによって、ＮＡＮＤリークを抑制可能である。図１１において、ＩＮＬ ｏｒ ＩＮＬＢと表記されているのは、ＩＮＬかＩＮＬＢが入力されることを意味し、同様に、ＯＵＴＨ ｏｒ ＯＵＴＨＢと表記されているのは、ＯＵＴＨかＯＵＴＨＢが入力されることを意味する。但し、入力の組み合わせは、ＩＮＬ入力の場合には、ＯＵＴＨＢとの組み合わせが、また、ＩＮＬＢ入力の場合には、ＯＵＴＨとの組み合わせである。この入力の組み合わせは、図１２においても同様である。
図に示す第１の論理回路４、第２の論理回路５、インバータは、公知のものを使用することができ、また本発明とは直接関係しないので、その詳細な構成および動作例の説明を省略する。
以下、本発明に係るレベル変換装置の第１実施の形態の動作について説明する。
まず、本発明に係るレベル変換装置の第１実施形態に使用されるレベル変換コア回路の動作について、図１３のタイミングチャートを用いて説明する。差動の電源レベルでのレベル変換動作であるので、ＩＮＬとＩＮＬＢは第１の電源レベルで差動回路（レベル変換回路）に入力され、Ｈｉｇｈレベルの入力するｎ−ＭＯＳに接続される側の出力（ＯＵＴＨまたはＯＵＴＨＢ）がＬｏｗに引き落とされ、反対側の出力が第２の電源レベルのＨｉｇｈレベルに引き上げられる。
一方、本発明のレベル変換回路の動作を説明すると、図１４のタイミングチャートに示すように、初めにＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとする。まず第１の論理回路４から出力されたＩＮＬがＨｉｇｈ（ＩＮＬＢがＬｏｗ）に遷移すると、信号ＩＮＬが入力された制御回路２によりＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップするとともに制御回路２から出力されるＣ３はＨｉｇｈを出力してＯＵＴＨＢに接続されたプルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、これにより制御回路２から出力されるＣ０はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳはオフとなりプルアップを終えるとともに制御回路から出力されるＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗとなる。
次に、第１の論理回路４から出力されたＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、信号ＩＮＬＢが入力された制御回路２によりＣ１はＬｏｗを出力してＯＵＴＨＢに接続されたプルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳがオンに遷移して、ＯＵＴＨＢをプルアップするとともに、制御回路２から出力されるＣ２はＨｉｇｈを出力して、ＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられる（プルダウンされる）と、制御回路２によりＣ１はＨｉｇｈを出力して、プルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳはオフとなり、プルアップを終えるとともに、制御回路２によりＣ２はＬｏｗを出力して、プルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳはオフとなり、プルダウンを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなり、これによって最初と同様の状態になる。
このように、レベル変換入力が変化する際に、第２の電源が供給される制御回路２とプルアップ／プルダウン回路３とにより、必要な側のレベル変換出力をプルアップ／プルダウンしているので、レベル変換コア回路１の動作が補助可能となる。
従って、第１の電源と第２の電源の電位差が大きくなっても、レベル変換動作マージンを確保するとともに遅延の増加を図１４の点線に示した立上りまたは立下り時間の遅延（立上りまたは立下りの勾配の低下）および立上りまたは立下りの遅延（立上りまたは立下りのタイミングの遅れ：立上りまたは立下りの開始時間の遅れ）を、実線で示すように抑制することが本発明では可能となった。
さらに、本実施の形態では、制御回路２はレベル変換出力信号を入力として設けているので、レベル変換入力切り換わり時のプルアップ／プルダウン回路３により、必要な時にだけプルアップ／プルダウン動作が行える。この結果、第１の電源レベルが入力される制御回路におけるｐ−ＭＯＳオフ電流を削減する回路構成（ＮＡＮＤ回路）を選択することができる。
しかも、補助動作終了後、プルアップ／プルダウン回路３はオフする論理となっているので、レベル変換回路の動作を妨げず、あるいは必要以上に遅延させることがないため、本発明に係るレベル変換回路は、高速動作が可能という効果も有する。
＜第１実施形態の変形例１＞
上記形態において、ｐ−ＭＯＳオフ電流を削減する回路構成として、図９に示すようなＮＡＮＤ回路の構成に替えて、図１５に示すようなＮＯＲ回路構成を採用することができる。但し、ＮＯＲ回路のｐ−ＭＯＳオフ電流を防止するために、レベル変換入力が接続されるｐ−ＭＯＳの閾値を増加（ＶＤＤＬ−ＶＤＤＨ＝Ｒ以下）する必要がある。この時、ゲート遅延削減と基板効果を利用するために、このＮＯＲ回路を、図１２に示すように、出力端子に近いｐ−ＭＯＳに接続する構成を採用することが好ましい。なお前記ＶＤＤＬ−ＶＤＤＨ値Ｒは、負の値であって、Ｒの絶対値が増加した場合に閾値Ｖｔが増加することを意味する。
＜第１実施形態の変形例２＞
本発明に係る第１の実施の形態のレベル変換回路は、レベル変換コア回路１等を図８に示す第１実施形態で説明した回路とは異なる他の回路構成で実現することが可能である。例えば、図１６に示すようなｐ−ＭＯＳクロスカップルのドレイン側にｐ−ＭＯＳスイッチを設けた回路の構成とすることもできる。この動作は、前記実施形態１の動作と同様であるため、その説明を省略する。本実施形態の変形例に示すような、図１６に示すレベル変換コア回路１を採用することによって、第１の電源電圧（ＶＤＤＬ）が低下した場合に、図８に示すレベル変換コア回路のｐ−ＭＯＳクロスカップルの結合度を、さらに低下させることができる。すなわち、図１６に示すように、ｐ−ＭＯＳクロスカップル（一対のｐ−ＭＯＳ）と、一対のｐ−ＭＯＳスイッチ（一対のその他のｐ−ＭＯＳ）と、一対のｎ−ＭＯＳとを有するレベル変換コア回路であって、第２の電源（ＶＤＤＨ）がクロスカップルの各ｐ−ＭＯＳ１１０（前記一対のｐ−ＭＯＳ）のソース端子に接続され、２種類のレベル変換出力信号ＯＵＴＨＢおよびＯＵＴＨが前記ｐ−ＭＯＳクロスカップルの各ゲート端子および前記ｐ−ＭＯＳスイッチの一方のドレイン端子にそれぞれ接続され、前記ｐ−ＭＯＳスイッチのドレイン端子が前記ｐ−ＭＯＳの一方のソース端子にそれぞれ接続され、前記ＯＵＴＨＢが前記ｐ−ＭＯＳスイッチのもう一方のドレイン端子に接続され、前記ＯＵＴＨＢがドレイン端子にＩＮＬがゲート端子にＧＮＤ電源がソース端子に接続されたｎ−ＭＯＳ１０３と、ＯＵＴＨがドレイン端子にＩＮＬＢがゲート端子にＧＮＤ電源がソース端子に接続されたｎ−ＭＯＳ１０４とを有して構成されている。このように、ｐ−ＭＯＳ１１１と１１２とからなるｐ−ＭＯＳスイッチ一対を前記した間にｐ−ＭＯＳクロスカップルとｎ−ＭＯＳ間に設けることによって、当該１対のクロスカップルを形成するｐ−ＭＯＳクロスカップル間のクロス結合の強さを低下させて、ｈｉｇｈ⇔Ｌｏｗの遷移の高速化を図ることができる。
このような図１６に示すレベル変換コア回路１を採用した場合には、制御回路２として、前記したような図９に示すＮＡＮＤ回路を有する制御回路２（ＮＡＮＤ回路として、例えば前記同様に、図１１に示す回路を選択することが好ましい）、あるいは、前記変形例１と同様のＮＯＲ構成を有する図１５で示される制御回路２（好ましくは、図１２で示されるＮＯＲ回路を採用することが、前記同様、好ましい）を採用することができる。
＜第１実施形態の変形例３＞
レベル変換コア回路１を、図８または図１６以外に、図１７に示す回路１を用いることができる。このレベル変換回路１には、レベル変換出力に第１の電源ＶＤＤＬが接続され、レベル変換入力信号で制御される回路を第１実施形態に係るレベル変換回路に、レベル変換コア回路１とした採用することもできる。このようなレベル変換コア回路１を用いたレベル変換回路は、ｎ−ＭＯＳ１０３がＨｉｇｈに遷移するのを手助けし、もう一方のｎ−ＭＯＳ１０４がＬｏｗになるのを手助けすることできる。これによって、レベル変換の動作の高速化が可能となり、また第１の電源と第２の電源との格差が大きくなった場合のレベル変換マージンとを確保することができる。
このレベル変換回路の動作も前記第１実施形態と同様であり、その説明を省略する。なお本変形例３においても、前記変形例２と同様の制御回路２の組み合わせの変更が可能である。すなわち、制御回路２として、前記同様、図９に示すＮＡＮＤ回路を有する制御回路２（ＮＡＮＤ回路として、例えば前記同様に、図１１に示す回路を選択することが好ましい）、ＮＯＲ構成を有する図１５で示される制御回路２（好ましくは、図１２で示されるＮＯＲ回路を採用することが、前記同様、好ましい）を挙げることができる。
＜第２実施形態＞
本発明に係るレベル変換回路の第２実施形態について説明する。本実施形態では、図１８に示すように、前記第１実施形態のプルアップ／プルダウン回路３のプルダウン機能を省略することが可能である。図１８に採用される構成例において、図１９、または図６に示す制御回路２の構成と、図２０のプルアップ回路とを組み合わせて用いたり、または、図２１に示す制御回路を用い、それぞれ図２２に示されるプルアップ回路３−１を組み合わせて用いることができる。この図２１に示す制御回路２は、制御信号Ｃ０、Ｃ１を出力するような他の制御回路、たとえば図１９又は図６に置換して行うことができる。ただし、この置換後に、プルアップ回路を上述した図２２に示すプルアップ回路３−１から、このプルアップ回路と極性が反対の図２０に示すプルアップ回路３−１に変更する。
＜第２実施形態の動作例＞
次に第２実施形態の動作例を説明する。
図２３のタイミングチャートに示すように、初めにＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとする。プルアップ回路のみの機能を使用した場合には、図２３に示すように、まずＩＮＬがＨｉｇｈに遷移すると、Ｃ０はＬｏｗを出力してＯＵＴＨに接続されたｐ−ＭＯＳがオンしてＯＵＴＨをプルアップし、同時にレベル変換コア回路の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、Ｃ０はＨｉｇｈを出力してｐ−ＭＯＳはオフとなりプルアップを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗとなる。
次に、ＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されたｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップし、同時にレベル変換コア回路の動作によりＯＵＴＨがＬｏｗに引き下げられると、Ｃ１はＨｉｇｈを出力して、ｐ−ＭＯＳはオフとなり、プルアップを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなり、これによって最初と同様の状態になる。
＜第２実施形態の変形例＞
本第２の実施形態の変形例では、図２５に示すように、プルアップ機能の省略をすることができる（この時、図２６または図４で示される制御回路１と、図２７で示されるプルダウン回路３−２とを組み合わせて用いるか、または図５に示される制御回路２と、図２８で示されるプルダウン回路３−２を組み合わせて用いることができる）。本変形例１では、制御信号として、Ｃ２およびＣ３を用いた例を示す。
また前記図２７を用いたプルダウン回路３−１（ｎ−ＭＯＳ（トランジスタ）構成）を、図２８に示すｐ−ＭＯＳ（トランジスタ）構成のプルダウン回路に置換可能である。すなわち、レベル変換コア回路１を図８に示す回路にし、制御回路２を図２６、図４のいずれかから図５にした場合に、プルダウン回路３−２として、図２７から図２８に置換してレベル変換回路を構成することができる。ただし、これらの組み合わせは、極性に合わせて決める必要がある。
このような、第２実施形態の変形例に示すプルダウン回路のみの機能を使用した場合には、図２４に示すように、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、ＩＮＬがＨｉｇｈ（ＩＮＬＢがＬｏｗ）となるとＣ３はＨｉｇｈを出力し、その結果、ＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、同時にレベル変換コア回路の動作によりＯＵＴＨがｈｉｇｈに引き上げられると、Ｃ３はＬｏｗを出力してｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、ＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、Ｃ２はＨｉｇｈを出力してＯＵＴＨに接続されるｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、同時にレベル変換コア回路の動作によりＯＵＴＨＢがＨｉｇｈに引き上げられると、Ｃ２はＬｏｗを出力してｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。
このように、レベル変換入力が変化する際に、第２の電源が供給される制御回路とプルアップまたはプルダウン回路により、必要な側のレベル変換出力をプルアップまたはプルダウンしているので、レベル変換コア回路の動作が補助可能となる。
従って、第１の電源と第２の電源の電位差が大きくなっても、レベル変換動作マージンを確保するとともに遅延の増加を抑制できる。
本実施形態では、上述したように、制御信号として、２種類の信号を用いることにより、レベル変換をなしうる回路構成としているが、この２種類の信号は、第１実施形態で使用されている制御信号Ｃ０〜Ｃ３のうちの２つから選択される信号を用いることができるが、上述したＣ０とＣ１の２つの信号を出力するような制御回路２を使用して、制御する図１８に示す構成と、たとえば図２５に示す構成を示すことができ、これら、２つの信号を用いて制御する制御回路２を用い、プルアップおよび／またはプルダウン回路３を制御回路が出力する制御信号に基づいて適宜変更する構成は、本実施形態に含まれる。
＜第３実施形態＞
本発明に係るレベル変換回路の第３の実施形態は、図２９に示すように、第１の電源ＶＤＤＬが入力される第１の論理回路４から出力されるＩＮＬまたはＩＮＬＢ信号によりプルアップするプルアップ回路３−１と、前記ＩＮＬおよび／またはＩＮＬＢ信号と、第２の電源ＶＤＤＨとを入力し、ＯＵＴＨおよび／またはＯＵＴＨＢ信号を出力するレベル変換コア回路とからなる。この前記ＯＵＴＨおよび／またはＯＵＴＨＢ信号は、外部の第２の電源を入力する第２の論理回路に出力される。
本第３実施形態は、第２実施形態において、プルダウン機能を省略した場合に相当する。そして本実施形態では、制御回路２も省略することが可能である。このように、レベル変換入力を第２の電源が供給されるプルアップ回路に直接接続すると、ドレイン−ソース間電圧を増加でき、本変形例２のレベル変換装置は、レベル変換が有効である（飽和領域であっても、ドレイン電流はドレイン−ソース間電圧が増加すると増える）。この時、図３０あるいは図３１のプルアップ回路を用いることが出来、特に図３１では、ｐ−ＭＯＳの閾値を前記したようなＶＤＤＬ−ＶＤＤＨ値以下の領域でオフリークを低減可能とすることができる。
このような本発明に係るレベル変換回路の第３の実施形態の動作例を説明すると、図１３のタイミングチャートに示すように、初めにＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとする。まず第１の論理回路４から出力されたＩＮＬがＨｉｇｈに遷移すると、信号ＩＮＬ（プルアップ回路の入力信号であるのでＣ０と表記）は、ＯＵＴＨに接続されたプルアップ回路３−１中のｎ−ＭＯＳがオンしてＯＵＴＨをプルアップする。このときＩＮＬＢ（プルアップ回路の入力信号であるので前記同様にＣ１と表記）はＬｏｗであるので、ＯＵＴＨＢが入力される他のｎ−ＭＯＳはオフとなっている。次いでレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、Ｃ０はＨｉｇｈを出力してプルアップ回路３−１中のｎ−ＭＯＳはオフとなりプルアップを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗとなる。
次に、第１の論理回路４から出力されたＩＮＬがＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると、信号ＩＮＬＢ（Ｃ１）はＬｏｗを出力してＯＵＴＨＢに接続されたプルアップ回路３−２中のｎ−ＭＯＳがオンに遷移して、ＯＵＴＨＢをプルアップする。Ｃ１はＨｉｇｈを出力して、プルアップ回路３−１中のｎ−ＭＯＳはオフとなり、プルアップを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなり、これによって最初と同様の状態になる。この変形例２の動作は、図３０のプルアップ回路３−１を用いた場合を例示したが、プルアップ回路３−１を、図３１に示すプルアップ回路が用いられた場合には、ＩＮＬ信号がゲートに入力するｐ−ＭＯＳには、ＯＵＴＨＢ信号が入力され、ＩＮＬＢ信号がゲートに入力されるｐ−ＭＯＳには、ＯＵＴＨ信号が入力される。そしてこのようなｐ−ＭＯＳが使用されるプルアップ回路が採用されたレベル変換回路では、ｎ−ＭＯＳが使用された前記したプルアップ回路３−１の基本動作と基本的には同様である。ただし、ｐ−ＭＯＳがｎ−ＭＯＳと極性が反転しているので、ＯＮ、ＯＦＦ動作が、前記したプルアップ回路３−１の基本動作と反転しており、この反転するところが異なっている。
＜第４実施形態＞
第４実施形態のその基本的構成は、上記した実施形態と同様である。本実施形態では、レベル変換コア回路１の構成に従って使用される制御回路２を、さらに工夫している。その構成を図３２に示す。
本図において、図１６に記載のレベル変換コア回路におけるｐ−ＭＯＳスイッチ制御信号の生成機能をさらに追加している。
レベル変換コア回路１と制御回路２の例を、図３３および図３４にそれぞれ示す。このような本第４実施形態で使用される図１０で示されるプルアップ／プルダウン回路３が好ましく用いられるが、プルアップ回路３−１を図２０、図２２、図３０および図３１の中から選択される１つのプルアップ回路３−１と、プルダウン回路３−２を図２７または図２８のいずれかのプルダウン回路３−２を選択して用いることもできる。このようなレベル変換コア回路１と制御回路２を用いたレベル変換装置の動作のタイミングを、図３５に示す。
即ち、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ０信号等を出力する。この出力されたＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップするとともに制御回路２によりＣ３はＨｉｇｈを出力し、その結果、プルアップおよび／またはプルダウン回路３内のＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、制御回路２によりＣ４はＨｉｇｈを出力してレベル変換コア内のＯＵＴＨＢをＨｉｇｈに保持するｐＭＯＳクロスカップル接続を切断し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、制御回路２によりＣ０はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなり、プルアップを終えるとともに、制御回路２によりＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路２によりＣ４はＬｏｗを出力してレベル変換コア内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップするとともに、制御回路２によりＣ２はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、制御回路２によりＣ５はＨｉｇｈを出力してレベル変換コア内のＯＵＴＨをＨｉｇｈに保持するｐＭＯＳクロスカップル接続を切断し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ１はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなりプルアップを終えるとともに、制御回路２によりＣ２はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路によりＣ５はＬｏｗを出力してレベル変換コア内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図１０で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
このように、本第４の実施形態では、レベル変換入力変化時に、ｐ−ＭＯＳクロスカップ結合をより大きく抑制でき、レベル変換動作マージンの確保、高速化、さらには貫通電流の低減化という効果が得られる。すなわち、図３５の点線に示したような一般的なレベル変換回路に見られるＯＵＴＨまたはＯＵＴＨＢの立上りおよび立下り時間（立上りまたは立下りの勾配）を本発明では、実線に示したように高速化（急勾配）するとともに、立上りまたは立下りのタイミングを早めることができる。
本構成において、制御回路１を、図３４に示す回路に代えて、図３６に示すようなＮＯＲ回路構成としてもよい。すなわち、レベル変換コア回路１を、図３３に示す回路を用い、制御回路１を図３６に示す回路に変更する。
＜第４実施形態の変形例＞
また、プルアップおよび／またはプルダウン回路３の一方の機能を省略した構成を採用することができる。このようなプルアップ回路３−１またはプルダウン回路３−２は、前記した図２０、図２２、図３０または図３１から選択されるプルアップ回路３−１、図２７または図２８から選択されるプルダウン回路３−２の１つであり、図３３に示すレベル変換コア回路１等の第４実施形態で使用されるレベル変換コア回路１が用いられる。ここで使用される制御回路は、プルアップ回路３−１またはプルダウン回路３−２が選択された場合に、前記第２実施形態、第２実施形態の変形例、第３実施形態で説明したプルアップ回路３−１またはプルダウン回路３−２と組み合わせることのできる制御回路２を選択することができる。
このような第４実施形態の変形例の動作は、プルアップ回路３−１が選択された場合には、図２３で示されるタイミングチャートに従い、また、プルダウン回路３−２が選択された場合には、図２４または図３７で示されるタイミングチャートに従って、動作が行われる。
すなわち、プルアップ回路３−１が選択された場合には、図２３に示すように、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ０信号等を出力する。この出力されたＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップ回路３−１内のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップし、制御回路２によりＣ４はＨｉｇｈを出力してＯＵＴＨＢに接続されるプルアップ回路３−１内のｐ−ＭＯＳスイッチをオフしてＯＵＴＨＢのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、制御回路２によりＣ０はＨｉｇｈを出力してプルアップ回路３−１内のｐ−ＭＯＳはオフとなり、プルアップを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されるプルアップ回路３−１内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップし、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップ回路３−１内のｐ−ＭＯＳスイッチをオフに遷移してＯＵＴＨのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ１はＨｉｇｈを出力してプルアップ回路３−１内のｐ−ＭＯＳはオフとなりプルアップを終える。制御回路によりＣ５はＬｏｗを出力してプルアップ回路３−１内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップ回路３−１内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図２０で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
また、プルダウン回路３−２が採用された場合には、以下のようになる。
即ち、図２４または図３７に示すように、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ３信号等を出力する。この出力されたＣ３はＨｉｇｈを出力し、その結果、プルダウン回路３−２内のＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨがＨｉｇｈに引き上げられると、制御回路２によりＣ３はＬｏｗを出力してプルダウン回路３−２内のｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ２はＨｉｇｈを出力してＯＵＴＨに接続されるプルダウン回路３−２内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ２はＬｏｗを出力してプルダウン回路３−２内のｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図２７で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、前記同様に、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
＜第５実施形態＞
本実施形態は、第４実施形態において使用した図３３に示すレベル変換コア回路１を用いた例であり、図３８に示すように、プルアップ／プルダウン回路の両方を省略した構成である。本第５実施形態では、レベル変換コア回路１および制御回路２は、第４実施形態で説明したのと同様のものを用いることができる。すなわち、レベル変換コア回路１として、図３３に示すレベル変換コア回路１を採用し、制御回路２として、図３４または図３６に示す制御回路２を採用する。すなわち、本第５実施形態のレベル変換回路は、制御回路２と、レベル変換コア回路１とからなり、制御回路２は、第１の論理回路からの出力信号ＩＮＬとＩＮＬＢおよび第１の電源ＶＤＤＨを入力して、レベル変換コア回路１を制御する制御信号（Ｃ４、Ｃ５など）を出力し、レベル変換コア回路１は、制御回路から出力された信号と、第１の論理回路からの信号ＩＮＬ、ＩＮＬＢおよび第２の電源ＶＤＤＨを入力して、第２の論理回路を制御するための信号ＯＵＴＨ、ＯＵＴＨＢを出力する。また前記レベル変換コア回路から出力されたＯＵＴＨ、ＯＵＴＨＢ信号は、前記制御回路に入力される。このように、図３６に示す制御回路のように、制御信号Ｃ４、Ｃ５を出力するために、インバーター回路が不要となる回路を採用することができる。
このような、本第５の実施形態に示されるレベル変換回路では、図３７に示すタイミングチャートに従って動作される。
すなわち、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＬｏｗ（ＩＮＬＢがＨｉｇｈ）となると制御回路２は、このＩＮＬ信号が入力されてＣ４信号等を出力する。この出力されたＣ４はＬｏｗを出力し、このＣ４が入力されたレベル変換コア回路１内のｐ−ＭＯＳがオンしてＯＵＴＨＢをプルアップする。その結果、制御回路２によりＣ４はＨｉｇｈを出力してＯＵＴＨＢに接続されるレベル変換コア回路１内のｐ−ＭＯＳスイッチをオフしてＯＵＴＨＢのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、このＯＵＴＨＢがゲートに入力されるレベル変換コア回路内のｐ−ＭＯＳはオンとなり、Ｃ５がゲートに入力されるレベル変換コア回路内のｐ−ＭＯＳもオンとなり、他方のプルアップを終えるとともに、制御回路２によりＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路２によりＣ４はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ４はＬｏｗを出力してＯＵＴＨＢに接続されるレベル変換回路１内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップするとともに、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるレベル変換コア回路１内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるレベル変換コア回路１内のｐ−ＭＯＳスイッチをオフに遷移してＯＵＴＨのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ４はＨｉｇｈを出力してレベル変換コア回路１内のｐ−ＭＯＳはオフとなりプルアップを終えるとともに、制御回路２によりＣ５はＬｏｗを出力してレベル変換コア回路１内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路によりＣ５はＬｏｗを出力してレベル変換コア回路１内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図３３で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
このようなプルアップおよび／またはプルダウン回路３の両方を省略した構成であっても、ｐ−ＭＯＳスイッチを制御回路出力の第２の電源レベルでしっかり制御できるため、レベル変換動作マージン改善に有効である。
本第５実施形態のレベル変換コア回路１を、同様の機能を有するレベル変換コア回路に変更してもよい。なお、本発明が上記各実施形態に限定されずに解釈されるべきであり、本発明の技術思想の範囲内において、各実施形態は適宜変更可能であり、これらの変形例も、当然に本発明に含まれる。なお図面中、ｐ−ＭＯＳトランジスタには、ゲートの部分に丸（○）を書いて表示した。
上記した実施形態１〜５では、第２の論理回路を制御する制御信号ＯＵＴＨまたはＯＵＴＨＢのうち、少なくとも１方を用いることができる。すなわち、第２の論理回路を制御するために、ＯＵＴＨまたはＯＵＴＨＢを用いるか、ＯＵＴＨとＯＵＴＨＢの両方をその目的に応じて、適宜、用いることができる。
【産業上の利用可能性】
以上説明したように、本発明によれば、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、第２の電源が供給されるレベル変換コア回路と第２の電源が供給される制御回路と第２の電源が供給されるプルアップ／プルダウン回路を設ける基本構成に基づき第１の電源と第２の電源の電位差が大きくなった場合にもレベル変換動作マージンの確保、遅延増加抑制を実現したレベル変換が得られる。
また、本発明によれば、レベル変換コア回路を有する基本構成とし、当該レベル変換コア回路を制御する制御信号を出力する制御回路および／または当該レベル変換コア回路により制御されるプルアップおよび／またはプルダウン回路を設ける基本構成に基づき第１の電源と第２の電源の電位差が大きくなった場合にもレベル変換動作マージンの確保、遅延増加抑制を実現したレベル変換が得られる。
本発明はレベル変換回路に関し、特に第１の電源と第２の電源の電位差が大きいレベル変換回路のレベル変換動作マージンとレベル変換遅延の改良に関する。
従来技術
従来、レベル変換回路は、一般的に複数の電源を有するシステムＬＳＩ内で利用され、たとえば図１に示すように、特許文献１等で提案されるレベル変換回路が知られており、近年、システムＬＳＩの電源電圧が低下する傾向にある。
一方、規格化され低電圧化が困難なＩＯ回路、あるいは動作マージン確保のために低電圧化が困難なアナログ回路では、電源電圧が低下せず、電位差が大きくても安定かつ高速のレベル変換動作が可能なレベル変換回路が求められている。
この要請に応えるために、例えば、特許文献１に開示されているように、レベル変換出力に第１の電源が供給されるプルアップ回路を設けるとともに、レベル変換入力信号により、前記プルアップ回路を制御することが提案されている。この特許文献１に開示された手法は、図３に示されるように、第１の電源と第２の電源の電位差が大きい時に、反転困難なｐ−ＭＯＳクロスカップルラッチ部を反転しやすいように第１の電源が接続されるｎ−ＭＯＳプルアップ手段を設けている。
また、特許文献２には、ｐ−ＭＯＳクロスカップルと差動ｎ−ＭＯＳスイッチの間にレベル変換入力信号で制御されるｐ−ＭＯＳスイッチを設ける発明が開示されている。
この文献に開示された手法は、図２に示されるように、第１の電源と第２の電源の電位差が大きい時に反転困難なｐ−ＭＯＳクロスカップルラッチ部を反転しやすいようにクロスカップルの結合を弱めるｐ−ＭＯＳスイッチ手段が設けられている。
【特許文献１】
特開昭６３−１５２２２０号公報（第２〜第３頁、第１図〜第３図）
［特許文献２］
特開平０６−２４３６８０号公報（第８〜第１５頁、第１、第３、第５、第７及び第９図）
［特許文献３］
特開平０６−２６８４５２号公報（第４〜第５頁、第１、第３及び第５図）
発明が解決しようとする課題
しかしながら、前記した技術のうち、前者の特許文献２に開示された技術では、プルアップ回路に第１の電源が供給され、プルアップ回路がレベル変換入力信号の第１の電源レベルで制御され、プルアップ回路が実施例に示されるｎ−ＭＯＳを用いた場合には、閾値落ちしてしまう。特に、第１の電源と第２の電源の電位差が大きいほど、プルアップ能力が十分でなく、十分なレベル変換動作マージンが得られないという問題がある。また、後者の特許文献３に記載の技術では、ｐ−ＭＯＳスイッチがレベル変換入力信号の第１の電源レベルで制御されることから、特に、第１の電源と第２の電源の電位差が大きいほどｐ−ＭＯＳクロスカップルの結合を弱める力が十分でなく、十分なレベル変換速度が得られないという問題がある。
本発明の目的は、第１の電源と第２の電源の電位差が大きくても十分なレベル変換動作マージンが得られるとともに、十分なレベル変換速度を有したレベル変換回路を提供することにある。
発明の開示
本発明のレベル変換回路の発明は、制御回路が制御するおよび／またはプルアップおよび／またはプルダウン回路を制御するレベル変換コア回路を設け、前記レベル変換コア回路は、前記第２の電源と、前記第１の論理回路からの出力信号を入力し、前記第２の論理回路に入力する信号を出力し、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、からなり、前記２つのＮＯＲ回路の各出力信号を制御信号として出力することを特徴とする。
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする複数のインバータとからなり、前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することができる。
第２のレベル変換回路は、レベル変換を実現するレベル変換コア回路と、レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、からなり、
前記２つのＮＯＲ回路の各出力信号を制御信号として出力することができる。
第２のレベル変換回路の前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする複数のインバータとからなり、
前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することができる。
特に、前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、閾値の極性は負で絶対値が高い少なくとも１つの条件のトランジスタからなっていることが好ましい。
また第３のレベル変換回路は、レベル変換を実現するレベル変換コア回路と、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、からなり、前記２つのＮＡＮＤ回路の出力信号を制御信号として出力している。
前記第３のレベル変換回路において、前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記ＮＡＮＤ回路の各出力を入力とする複数のインバータとからなり、前記ＮＡＮＤ回路と前記インバータの各出力信号を制御信号として出力していることをできる。
このようなレベル変換回路の前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、閾値の極性が負で絶対値が高い、少なくともいずれかの条件を有するトランジスタからなっていることが好ましく、前記レベル変換コア回路は、複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとを有し、前記ｐ−ＭＯＳの各ソース端子が第２の電源に接続され、前記ｐ−ＭＯＳの各ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記差動ｎ−ＭＯＳスイッチの前記ｎ−ＭＯＳは、ソース端子が各ＧＮＤ電源に接続され、前記レベル変換出力に前記ｎ−ＭＯＳのドレイン端子が接続され、レベル変換入力に前記ｎ−ＭＯＳのゲート端子が接続されたことが好ましく、前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力にそれぞれのドレイン端子が接続される複数のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子がそれぞれ接続される複数のｎ−ＭＯＳからなっているか、前記レベル変換コア回路は、前記第２の電源に各ソース端子が、前記各レベル変換出力の各ゲート端子が接続された複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記複数のｐ−ＭＯＳのドレイン端子に各ソース端子が、前記各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された複数のｐ−ＭＯＳスイッチと、ＧＮＤ電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子がそれぞれ接続された複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとなっているか、または、前記レベル変換コア回路は、前記第２の電源にそれぞれソース端子が、ゲート端子にそれぞれのドレイン端子であるレベル変換出力が接続された複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、ＧＮＤ電源にそれぞれのソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力に各ゲート端子が接続された複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチと、前記第１の電源にそれぞれドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が接続されたｎ−ＭＯＳを有することが好ましい。
【図面の簡単な説明】
図１は、従来のレベル変換回路の例を示す回路図である。
図２は、従来のレベル変換回路の別の例を示す回路図である。
図３は、従来のレベル変換回路のさらに別の例を示す回路図である。
図４は、第２実施形態の変形例に使用される制御回路の別の例を示す回路図である。
図５は、第２実施形態の変形例に使用される制御回路の他の別の例を示す回路図である。
図６は、第２の実施形態に使用される制御回路の別の例を示す回路図である。
図７は、本発明に係るレベル変換回路の実施の形態例を示す図である。
図８は、本発明に係るレベル変換回路に使用されるレベル変換コア回路の例を示す図である。
図９は、本発明に係るレベル変換回路に使用される制御回路の例を示す図である。
図１０は、本発明に係るレベル変換回路に使用されるプルアップ／プルダウン回路の例を示す図である。
図１１は、本発明に係るレベル変換回路に使用されるＮＡＮＤ回路の例を示す図である。
図１２は、本発明に係るレベル変換回路に使用されるＯＲ回路の例を示す図である。
図１３は、本発明に係るレベル変換回路に使用されるレベル変換コア回路の動作例を示すタイミングチャートである。
図１４は、本発明に係るレベル変換回路に使用される制御回路とプルアップ／プルダウン回路の動作例を示すタイミングチャートである。
図１５は、本発明に係るレベル変換回路に使用される制御回路の別の例を示す図である。
図１６は、本発明のレベル変換装置に使用されるレベル変換コア回路の別の例を示す回路図である。
図１７は、本発明のレベル変換装置に使用されるレベル変換コア回路の他の別の例を示す回路図である。
図１８は、本発明のレベル変換回路の第２の実施形態を示す構成図である。
図１９は、第２の実施形態に使用される制御回路の回路例を示す図である。
図２０は、第２に実施形態に使用されるプルアップ回路の例を示す回路図である。
図２１は、第２の実施形態に使用される制御回路の他の別の例を示す回路図である。
図２２は、第２の実施形態に使用されるプルアップ回路の別の例を示す図である。
図２３は、本発明のレベル変換装置の第３の実施（プルアップ機能を発揮させた場合）の形態の動作を示すタイミングチャートである。
図２４は、本発明のレベル変換装置の第３の実施（プルダウン機能を発揮させた場合）の形態の動作を示すタイミングチャートである。
図２５は、第２実施形態の変形例の構成を示す図である。
図２６は、第２実施形態の変形例に使用される制御回路の例を示す図である。
図２７は、第２実施形態の変形例に使用されるプルダウン回路の例を示す回路図である。
図２８は、第２実施形態の変形例に使用されるプルダウン回路の別の例を示す回路図である。
図２９は、本発明のレベル変換装置の第２の実施の形態の変形例の構成を示す図である。
図３０は、第２の実施の形態の変形例に使用されるプルアップ回路の例を示す回路図である。
図３１は、第２の実施の形態の変形例に使用されるプルアップ回路の別の例を示す回路図である。
図３２は、本発明のレベル変換装置の第３の実施の形態の構成例を示す図である。
図３３は、第３の実施の形態に使用されるレベル変換コア回路の例を示す回路図である。
図３４は、第３の実施の形態に使用される制御回路の例を示す回路図である。
図３５は、本発明のレベル変換装置の第３の実施の形態の動作を示すタイミングチャートである。
図３６は、第３の実施の形態に使用される制御回路の別の例を示す回路図である。
図３７は、本発明のレベル変換装置の第３の実施の形態の動作を示すタイミングチャートである。
図３８は、第２実施形態の他の変形例を示す構成図である。
なお、符号１は、レベル変換コア回路である。符号２は、制御回路である。符号３は、プルアップ／プルダウン回路である。符号３−１は、プルアップ回路である。符号３−２は、プルダウン回路である。符号４は、第１の論理回路である。符号５は、第２の論理回路である。
【発明を実施するための最良の形態】
以下添付した図面を参照しながら、実施の形態によって、本発明を詳細に説明する。
本発明によるレベル変換回路の１つは、レベル変換出力に第２の電源が供給されるプルアップおよび／またはプルダウン回路と、第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号を入力とする制御回路を設け、これの制御信号により前記プルアップおよび／またはプルダウン回路を制御する構成を設けたことを特徴としている。
この第２の電源が供給されるプルアップおよび／またはプルダウン回路は、プルアップ機能を実現するＭＯＳトランジスタのドレイン−ソース間電圧を増加させ、（ＭＯＳトランジスタが飽和領域動作であっても）、駆動電流を増加するという動作（作用）を実行する。
また、第２の電源が供給される制御回路を設けることにより、プルアップおよび／またはプルダウン機能を実現するＭＯＳトランジスタのゲート−ソース間電圧を増加させ、駆動電流を増加するという動作（作用）を実行する。
また、第２の電源が供給される制御回路により制御されるプルダウン機能を設けることにより、プルダウン能力を強化するという動作（機能）を実行（発揮）する。
従って、プルアップ能力とプルダウン能力が増加し、ｐ−ＭＯＳクロスカップルラッチ部の反転を補助するという効果という効果が得られる。
さらに、本発明によるレベル変換回路は、第２の電源が供給される制御回路の制御信号により、レベル変換コア回路のｐ−ＭＯＳクロスカップルの結合度を制御するという構成を設けたことを特徴としている。第２の電源レベルで結合度を調整するｐ−ＭＯＳスイッチを制御することにより、ｐ−ＭＯＳトランジスタのゲート−ソース間電圧を０にまで削減でき、ｐ−ＭＯＳクロスカップルラッチ部の結合度を十分小さくできるという動作（機能）を実行する。
＜第１実施形態＞
図７に、本発明のレベル変換回路の一実施の形態を示す。本レベル変換回路は、第１の電源（ＶＤＤＬ）が供給される第１の論理回路４の信号レベルを第２の電源（ＶＤＤＨ）が供給される第２の論理回路５の信号レベルに変換するものであり、本発明は、レベル変換コア回路１を有する。この第１の論理回路４からの第１の電源レベルの信号ＩＮＬとＩＮＬＢは、レベル変換コア回路１に供給され、第２の電源レベルへの変換を開始する。
本発明に係るレベル変換回路では、上記したレベル変換コア回路１に、さらに、第２の電源が供給される制御回路２と、第２の電源が供給されるプルアップおよび／またはプルダウン回路３とが設けられている。
この制御回路２は、レベル変換入力信号（ＩＮＬ，ＩＮＬＢ）とレベル変換出力信号（ＯＵＴＨ、ＯＵＴＨＢ）とを入力として、プルアップおよび／またはプルダウン回路３の制御信号（Ｃ０〜Ｃ３）を生成し、プルアップ／プルダウン回路３はこの制御信号（Ｃ０〜Ｃ３）に従ってレベル変換出力信号（ＯＵＴＨ、ＯＵＴＨＢ）をプルアップおよび／またはプルダウンし、これに基づいてレベル変換動作を行う。
こうして得られたレベル変換出力信号（ＯＵＴＨ、ＯＵＴＨＢ）の少なくとも１つの信号は、第２の論理回路５に供給される。
図７のレベル変換回路に使用されるレベル変換コア回路１の一例を図８に示す。この図８に示すように、本発明に使用されるレベル変換コア回路１は、第２の電源（ＶＤＤＨ）が各ｐ−ＭＯＳ１１０のソース端子に接続され、２種類のレベル変換出力信号ＯＵＴＨＢおよびＯＵＴＨが前記複数のｐ−ＭＯＳの各ドレイン端子に接続され、これらのｐ−ＭＯＳのドレイン端子が他のｐ−ＭＯＳのゲート端子にそれぞれクロスカップル接続され、前記ＯＵＴＨＢがドレイン端子に接続され、ＩＮＬがゲート端子に接続されＧＮＤ電源がソース端子に接続されたｎ−ＭＯＳ１０３と、ＯＵＴＨをドレイン端子に接続しＩＮＬＢをゲート端子に接続しＧＮＤ電源をソース端子に接続したｎ−ＭＯＳ１０４とからなる。図８において、ｐ−ＭＯＳは２個使用され、ｎ−ＭＯＳは、２個使用されているが、前記ｐ−ＭＯＳ２個からなるクロス回路は、複数のクロス回路からなっていてもよい。すなわち、図８に示された回路を複数並列に接続等して、レベル変換コア回路を設けることもできる。
図７のレベル変換回路に使用される制御回路２の一例を図９に示す。
すなわち、この図に例示される制御回路２は、第２の電源（ＶＤＤＨ）が供給され、ＩＮＬとＯＵＴＨＢを入力としＣ０を出力とする第１のＮＡＮＤ回路１０２１と、第２の電源（ＶＤＤＨ）が供給され、ＩＮＬＢとＯＵＴＨを入力としＣ１を出力とする第２のＮＡＮＤ回路１０２２と、前記第２の電源（ＶＤＤＨ）が供給され、前記第１のＮＡＮＤ回路１０２１の出力Ｃ０を入力としＣ３を出力とする第１のインバータ１０２３と、前記第２の電源（ＶＤＤＨ）が供給され、前記第２のＮＡＮＤの出力Ｃ１を入力としＣ２を出力とする第２のインバータ１０２４とからなる。
また、図７に示すレベル変換回路に使用されるプルアップ／プルダウン回路３の一例を図１０に示す。この図に例示するように、本発明に係るレベル変換回路に使用されるプルアップ／プルダウン回路３は、第２の電源（ＶＤＤＨ）がソース端子に、Ｃ０がゲート端子に、ＯＵＴＨがドレイン端子にそれぞれ接続された第１のｐ−ＭＯＳ１０３１と、第２の電源（ＶＤＤＨ）がソース端子に、Ｃ１がゲート端子に、ＯＵＴＨＢがドレイン端子にそれぞれ接続された第２のｐ−ＭＯＳ１０３２と、ＧＮＤ電源がソース端子に、Ｃ２がゲート端子に、ＯＵＴＨがドレイン端子にそれぞれ接続された第１のｎ−ＭＯＳ１０３３と、ＧＮＤ電源がソース端子に、Ｃ３がゲート端子に、ＯＵＴＨＢがドレイン端子にそれぞれ接続された第２のｎ−ＭＯＳ１０３４とからなる。
前記図９に示すＮＡＮＤ回路１０２１、１０２２は、たとえば図１１に示すように構成されている。図１１において、レベル変換入力（ＩＮＬまたはＩＮＬＢのいずれか）を、出力端子に近いｎ−ＭＯＳに接続している。この例に示すように、出力端子から遠いｎ−ＭＯＳに接続する場合に比べてゲート遅延を少なくすることが可能である。またレベル変換の入力は第１の電源レベルであるので、第２の電源との電位差が大きくなったり、ｎ−ＭＯＳの閾値（Ｖｔ）が大きくなったり、特に基板効果によるｎ−ＭＯＳの閾値の上昇の影響が大きくなった場合に、出力端子に近いｎ−ＭＯＳにレベル変換入力（ＩＮＬまたはＩＮＬＢのいずれか）接続すると、遅延が大きくなる場合がある。このような場合には、基板効果の影響の小さい出力端子から遠いｎ−ＭＯＳ２にレベル変換入力を接続し、出力端子から遠いｎ−ＭＯＳにＯＵＴＨまたはＯＵＴＨＢを入力することによって、前記遅延を小さくすることができる。
また、レベル変換入力の接続されるｐ−ＭＯＳは、レベル変換入力のＨｉｇｈレベルが第２の電源までいかないため、ｐ−ＭＯＳ閾値によってはオフせず、またｎ−ＭＯＳは十分にオンしないようなＮＡＮＤ動作が困難になる場合には、たとえばｐ−ＭＯＳのチャネル幅／チャネル長の比（Ｗ／Ｌ）を小さくしたり、閾値を増加（極性が負で絶対値を増加）させたり、あるいはｎ−ＭＯＳのＷ／Ｌを大きくしたり閾値を減少させるなどの操作を、単独で、あるいは２以上組み合わせることによりＮＡＮＤ動作を保証させることが可能となる。
また、論理動作が可能であっても、ｐ−ＭＯＳのＷ／Ｌを小さくしたり、閾値を増加（極性が負で絶対値を増加、例えばＶＤＤＬ−ＶＤＤＨ以下に）することによって、ＮＡＮＤリークを抑制可能である。図１１において、ＩＮＬ ｏｒ ＩＮＬＢと表記されているのは、ＩＮＬかＩＮＬＢが入力されることを意味し、同様に、ＯＵＴＨ ｏｒ ＯＵＴＨＢと表記されているのは、ＯＵＴＨかＯＵＴＨＢが入力されることを意味する。但し、入力の組み合わせは、ＩＮＬ入力の場合には、ＯＵＴＨＢとの組み合わせが、また、ＩＮＬＢ入力の場合には、ＯＵＴＨとの組み合わせである。この入力の組み合わせは、図１２においても同様である。
図に示す第１の論理回路４、第２の論理回路５、インバータは、公知のものを使用することができ、また本発明とは直接関係しないので、その詳細な構成および動作例の説明を省略する。
以下、本発明に係るレベル変換装置の第１実施の形態の動作について説明する。
まず、本発明に係るレベル変換装置の第１実施形態に使用されるレベル変換コア回路の動作について、図１３のタイミングチャートを用いて説明する。差動の電源レベルでのレベル変換動作であるので、ＩＮＬとＩＮＬＢは第１の電源レベルで差動回路（レベル変換回路）に入力され、Ｈｉｇｈレベルの入力するｎ−ＭＯＳに接続される側の出力（ＯＵＴＨまたはＯＵＴＨＢ）がＬｏｗに引き落とされ、反対側の出力が第２の電源レベルのＨｉｇｈレベルに引き上げられる。
一方、本発明のレベル変換回路の動作を説明すると、図１４のタイミングチャートに示すように、初めにＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとする。まず第１の論理回路４から出力されたＩＮＬがＨｉｇｈ（ＩＮＬＢがＬｏｗ）に遷移すると、信号ＩＮＬが入力された制御回路２によりＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップするとともに制御回路２から出力されるＣ３はＨｉｇｈを出力してＯＵＴＨＢに接続されたプルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、これにより制御回路２から出力されるＣ０はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳはオフとなりプルアップを終えるとともに制御回路から出力されるＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗとなる。
次に、第１の論理回路４から出力されたＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、信号ＩＮＬＢが入力された制御回路２によりＣ１はＬｏｗを出力してＯＵＴＨＢに接続されたプルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳがオンに遷移して、ＯＵＴＨＢをプルアップするとともに、制御回路２から出力されるＣ２はＨｉｇｈを出力して、ＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられる（プルダウンされる）と、制御回路２によりＣ１はＨｉｇｈを出力して、プルアップおよび／またはプルダウン回路３中のｐ−ＭＯＳはオフとなり、プルアップを終えるとともに、制御回路２によりＣ２はＬｏｗを出力して、プルアップおよび／またはプルダウン回路３中のｎ−ＭＯＳはオフとなり、プルダウンを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなり、これによって最初と同様の状態になる。
このように、レベル変換入力が変化する際に、第２の電源が供給される制御回路２とプルアップ／プルダウン回路３とにより、必要な側のレベル変換出力をプルアップ／プルダウンしているので、レベル変換コア回路１の動作が補助可能となる。
従って、第１の電源と第２の電源の電位差が大きくなっても、レベル変換動作マージンを確保するとともに遅延の増加を図１４の点線に示した立上りまたは立下り時間の遅延（立上りまたは立下りの勾配の低下）および立上りまたは立下りの遅延（立上りまたは立下りのタイミングの遅れ：立上りまたは立下りの開始時間の遅れ）を、実線で示すように抑制することが本発明では可能となった。
さらに、本実施の形態では、制御回路２はレベル変換出力信号を入力として設けているので、レベル変換入力切り換わり時のプルアップ／プルダウン回路３により、必要な時にだけプルアップ／プルダウン動作が行える。この結果、第１の電源レベルが入力される制御回路におけるｐ−ＭＯＳオフ電流を削減する回路構成（ＮＡＮＤ回路）を選択することができる。
しかも、補助動作終了後、プルアップ／プルダウン回路３はオフする論理となっているので、レベル変換回路の動作を妨げず、あるいは必要以上に遅延させることがないため、本発明に係るレベル変換回路は、高速動作が可能という効果も有する。
＜第１実施形態の変形例１＞
上記形態において、ｐ−ＭＯＳオフ電流を削減する回路構成として、図９に示すようなＮＡＮＤ回路の構成に替えて、図１５に示すようなＮＯＲ回路構成を採用することができる。但し、ＮＯＲ回路のｐ−ＭＯＳオフ電流を防止するために、レベル変換入力が接続されるｐ−ＭＯＳの閾値を増加（ＶＤＤＬ−ＶＤＤＨ＝Ｒ以下）する必要がある。この時、ゲート遅延削減と基板効果を利用するために、このＮＯＲ回路を、図１２に示すように、出力端子に近いｐ−ＭＯＳに接続する構成を採用することが好ましい。なお前記ＶＤＤＬ−ＶＤＤＨ値Ｒは、負の値であって、Ｒの絶対値が増加した場合に閾値Ｖｔが増加することを意味する。
＜第１実施形態の変形例２＞
本発明に係る第１の実施の形態のレベル変換回路は、レベル変換コア回路１等を図８に示す第１実施形態で説明した回路とは異なる他の回路構成で実現することが可能である。例えば、図１６に示すようなｐ−ＭＯＳクロスカップルのドレイン側にｐ−ＭＯＳスイッチを設けた回路の構成とすることもできる。この動作は、前記実施形態１の動作と同様であるため、その説明を省略する。本実施形態の変形例に示すような、図１６に示すレベル変換コア回路１を採用することによって、第１の電源電圧（ＶＤＤＬ）が低下した場合に、図８に示すレベル変換コア回路のｐ−ＭＯＳクロスカップルの結合度を、さらに低下させることができる。すなわち、図１６に示すように、ｐ−ＭＯＳクロスカップル（一対のｐ−ＭＯＳ）と、一対のｐ−ＭＯＳスイッチ（一対のその他のｐ−ＭＯＳ）と、一対のｎ−ＭＯＳとを有するレベル変換コア回路であって、第２の電源（ＶＤＤＨ）がクロスカップルの各ｐ−ＭＯＳ１１０（前記一対のｐ−ＭＯＳ）のソース端子に接続され、２種類のレベル変換出力信号ＯＵＴＨＢおよびＯＵＴＨが前記ｐ−ＭＯＳクロスカップルの各ゲート端子および前記ｐ−ＭＯＳスイッチの一方のドレイン端子にそれぞれ接続され、前記ｐ−ＭＯＳスイッチのドレイン端子が前記ｐ−ＭＯＳの一方のソース端子にそれぞれ接続され、前記ＯＵＴＨＢが前記ｐ−ＭＯＳスイッチのもう一方のドレイン端子に接続され、前記ＯＵＴＨＢがドレイン端子にＩＮＬがゲート端子にＧＮＤ電源がソース端子に接続されたｎ−ＭＯＳ１０３と、ＯＵＴＨがドレイン端子にＩＮＬＢがゲート端子にＧＮＤ電源がソース端子に接続されたｎ−ＭＯＳ１０４とを有して構成されている。このように、ｐ−ＭＯＳ１１１と１１２とからなるｐ−ＭＯＳスイッチ一対を前記した間にｐ−ＭＯＳクロスカップルとｎ−ＭＯＳ間に設けることによって、当該１対のクロスカップルを形成するｐ−ＭＯＳクロスカップル間のクロス結合の強さを低下させて、ｈｉｇｈ⇔Ｌｏｗの遷移の高速化を図ることができる。
このような図１６に示すレベル変換コア回路１を採用した場合には、制御回路２として、前記したような図９に示すＮＡＮＤ回路を有する制御回路２（ＮＡＮＤ回路として、例えば前記同様に、図１１に示す回路を選択することが好ましい）、あるいは、前記変形例１と同様のＮＯＲ構成を有する図１５で示される制御回路２（好ましくは、図１２で示されるＮＯＲ回路を採用することが、前記同様、好ましい）を採用することができる。
＜第１実施形態の変形例３＞
レベル変換コア回路１を、図８または図１６以外に、図１７に示す回路１を用いることができる。このレベル変換回路１には、レベル変換出力に第１の電源ＶＤＤＬが接続され、レベル変換入力信号で制御される回路を第１実施形態に係るレベル変換回路に、レベル変換コア回路１とした採用することもできる。このようなレベル変換コア回路１を用いたレベル変換回路は、ｎ−ＭＯＳ１０３がＨｉｇｈに遷移するのを手助けし、もう一方のｎ−ＭＯＳ１０４がＬｏｗになるのを手助けすることできる。これによって、レベル変換の動作の高速化が可能となり、また第１の電源と第２の電源との格差が大きくなった場合のレベル変換マージンとを確保することができる。
このレベル変換回路の動作も前記第１実施形態と同様であり、その説明を省略する。なお本変形例３においても、前記変形例２と同様の制御回路２の組み合わせの変更が可能である。すなわち、制御回路２として、前記同様、図９に示すＮＡＮＤ回路を有する制御回路２（ＮＡＮＤ回路として、例えば前記同様に、図１１に示す回路を選択することが好ましい）、ＮＯＲ構成を有する図１５で示される制御回路２（好ましくは、図１２で示されるＮＯＲ回路を採用することが、前記同様、好ましい）を挙げることができる。
＜第２実施形態＞
本発明に係るレベル変換回路の第２実施形態について説明する。本実施形態では、図１８に示すように、前記第１実施形態のプルアップ／プルダウン回路３のプルダウン機能を省略することが可能である。図１８に採用される構成例において、図１９、または図６に示す制御回路２の構成と、図２０のプルアップ回路とを組み合わせて用いたり、または、図２１に示す制御回路を用い、それぞれ図２２に示されるプルアップ回路３−１を組み合わせて用いることができる。この図２１に示す制御回路２は、制御信号Ｃ０、Ｃ１を出力するような他の制御回路、たとえば図１９又は図６に置換して行うことができる。ただし、この置換後に、プルアップ回路を上述した図２２に示すプルアップ回路３−１から、このプルアップ回路と極性が反対の図２０に示すプルアップ回路３−１に変更する。
＜第２実施形態の動作例＞
次に第２実施形態の動作例を説明する。
図２３のタイミングチャートに示すように、初めにＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとする。プルアップ回路のみの機能を使用した場合には、図２３に示すように、まずＩＮＬがＨｉｇｈに遷移すると、Ｃ０はＬｏｗを出力してＯＵＴＨに接続されたｐ−ＭＯＳがオンしてＯＵＴＨをプルアップし、同時にレベル変換コア回路の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、Ｃ０はＨｉｇｈを出力してｐ−ＭＯＳはオフとなりプルアップを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗとなる。
次に、ＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されたｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップし、同時にレベル変換コア回路の動作によりＯＵＴＨがＬｏｗに引き下げられると、Ｃ１はＨｉｇｈを出力して、ｐ−ＭＯＳはオフとなり、プルアップを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなり、これによって最初と同様の状態になる。
＜第２実施形態の変形例＞
本第２の実施形態の変形例では、図２５に示すように、プルアップ機能の省略をすることができる（この時、図２６または図４で示される制御回路１と、図２７で示されるプルダウン回路３−２とを組み合わせて用いるか、または図５に示される制御回路２と、図２８で示されるプルダウン回路３−２を組み合わせて用いることができる）。本変形例１では、制御信号として、Ｃ２およびＣ３を用いた例を示す。
また前記図２７を用いたプルダウン回路３−１（ｎ−ＭＯＳ（トランジスタ）構成）を、図２８に示すｐ−ＭＯＳ（トランジスタ）構成のプルダウン回路に置換可能である。すなわち、レベル変換コア回路１を図８に示す回路にし、制御回路２を図２６、図４のいずれかから図５にした場合に、プルダウン回路３−２として、図２７から図２８に置換してレベル変換回路を構成することができる。ただし、これらの組み合わせは、極性に合わせて決める必要がある。
このような、第２実施形態の変形例に示すプルダウン回路のみの機能を使用した場合には、図２４に示すように、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、ＩＮＬがＨｉｇｈ（ＩＮＬＢがＬｏｗ）となるとＣ３はＨｉｇｈを出力し、その結果、ＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、同時にレベル変換コア回路の動作によりＯＵＴＨがｈｉｇｈに引き上げられると、Ｃ３はＬｏｗを出力してｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、ＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、Ｃ２はＨｉｇｈを出力してＯＵＴＨに接続されるｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、同時にレベル変換コア回路の動作によりＯＵＴＨＢがＨｉｇｈに引き上げられると、Ｃ２はＬｏｗを出力してｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。
このように、レベル変換入力が変化する際に、第２の電源が供給される制御回路とプルアップまたはプルダウン回路により、必要な側のレベル変換出力をプルアップまたはプルダウンしているので、レベル変換コア回路の動作が補助可能となる。
従って、第１の電源と第２の電源の電位差が大きくなっても、レベル変換動作マージンを確保するとともに遅延の増加を抑制できる。
本実施形態では、上述したように、制御信号として、２種類の信号を用いることにより、レベル変換をなしうる回路構成としているが、この２種類の信号は、第１実施形態で使用されている制御信号Ｃ０〜Ｃ３のうちの２つから選択される信号を用いることができるが、上述したＣ０とＣ１の２つの信号を出力するような制御回路２を使用して、制御する図１８に示す構成と、たとえば図２５に示す構成を示すことができ、これら、２つの信号を用いて制御する制御回路２を用い、プルアップおよび／またはプルダウン回路３を制御回路が出力する制御信号に基づいて適宜変更する構成は、本実施形態に含まれる。
＜第３実施形態＞
本発明に係るレベル変換回路の第３の実施形態は、図２９に示すように、第１の電源ＶＤＤＬが入力される第１の論理回路４から出力されるＩＮＬまたはＩＮＬＢ信号によりプルアップするプルアップ回路３−１と、前記ＩＮＬおよび／またはＩＮＬＢ信号と、第２の電源ＶＤＤＨとを入力し、ＯＵＴＨおよび／またはＯＵＴＨＢ信号を出力するレベル変換コア回路とからなる。この前記ＯＵＴＨおよび／またはＯＵＴＨＢ信号は、外部の第２の電源を入力する第２の論理回路に出力される。
本第３実施形態は、第２実施形態において、プルダウン機能を省略した場合に相当する。そして本実施形態では、制御回路２も省略することが可能である。このように、レベル変換入力を第２の電源が供給されるプルアップ回路に直接接続すると、ドレイン−ソース間電圧を増加でき、本変形例２のレベル変換装置は、レベル変換が有効である（飽和領域であっても、ドレイン電流はドレイン−ソース間電圧が増加すると増える）。この時、図３０あるいは図３１のプルアップ回路を用いることが出来、特に図３１では、ｐ−ＭＯＳの閾値を前記したようなＶＤＤＬ−ＶＤＤＨ値以下の領域でオフリークを低減可能とすることができる。
このような本発明に係るレベル変換回路の第３の実施形態の動作例を説明すると、図１３のタイミングチャートに示すように、初めにＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとする。まず第１の論理回路４から出力されたＩＮＬがＨｉｇｈに遷移すると、信号ＩＮＬ（プルアップ回路の入力信号であるのでＣ０と表記）は、ＯＵＴＨに接続されたプルアップ回路３−１中のｎ−ＭＯＳがオンしてＯＵＴＨをプルアップする。このときＩＮＬＢ（プルアップ回路の入力信号であるので前記同様にＣ１と表記）はＬｏｗであるので、ＯＵＴＨＢが入力される他のｎ−ＭＯＳはオフとなっている。次いでレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、Ｃ０はＨｉｇｈを出力してプルアップ回路３−１中のｎ−ＭＯＳはオフとなりプルアップを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗとなる。
次に、第１の論理回路４から出力されたＩＮＬがＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると、信号ＩＮＬＢ（Ｃ１）はＬｏｗを出力してＯＵＴＨＢに接続されたプルアップ回路３−２中のｎ−ＭＯＳがオンに遷移して、ＯＵＴＨＢをプルアップする。Ｃ１はＨｉｇｈを出力して、プルアップ回路３−１中のｎ−ＭＯＳはオフとなり、プルアップを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなり、これによって最初と同様の状態になる。この変形例２の動作は、図３０のプルアップ回路３−１を用いた場合を例示したが、プルアップ回路３−１を、図３１に示すプルアップ回路が用いられた場合には、ＩＮＬ信号がゲートに入力するｐ−ＭＯＳには、ＯＵＴＨＢ信号が入力され、ＩＮＬＢ信号がゲートに入力されるｐ−ＭＯＳには、ＯＵＴＨ信号が入力される。そしてこのようなｐ−ＭＯＳが使用されるプルアップ回路が採用されたレベル変換回路では、ｎ−ＭＯＳが使用された前記したプルアップ回路３−１の基本動作と基本的には同様である。ただし、ｐ−ＭＯＳがｎ−ＭＯＳと極性が反転しているので、ＯＮ、ＯＦＦ動作が、前記したプルアップ回路３−１の基本動作と反転しており、この反転するところが異なっている。
＜第４実施形態＞
第４実施形態のその基本的構成は、上記した実施形態と同様である。本実施形態では、レベル変換コア回路１の構成に従って使用される制御回路２を、さらに工夫している。その構成を図３２に示す。
本図において、図１６に記載のレベル変換コア回路におけるｐ−ＭＯＳスイッチ制御信号の生成機能をさらに追加している。
レベル変換コア回路１と制御回路２の例を、図３３および図３４にそれぞれ示す。このような本第４実施形態で使用される図１０で示されるプルアップ／プルダウン回路３が好ましく用いられるが、プルアップ回路３−１を図２０、図２２、図３０および図３１の中から選択される１つのプルアップ回路３−１と、プルダウン回路３−２を図２７または図２８のいずれかのプルダウン回路３−２を選択して用いることもできる。このようなレベル変換コア回路１と制御回路２を用いたレベル変換装置の動作のタイミングを、図３５に示す。
即ち、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ０信号等を出力する。この出力されたＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップするとともに制御回路２によりＣ３はＨｉｇｈを出力し、その結果、プルアップおよび／またはプルダウン回路３内のＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、制御回路２によりＣ４はＨｉｇｈを出力してレベル変換コア内のＯＵＴＨＢをＨｉｇｈに保持するｐＭＯＳクロスカップル接続を切断し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、制御回路２によりＣ０はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなり、プルアップを終えるとともに、制御回路２によりＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路２によりＣ４はＬｏｗを出力してレベル変換コア内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されるプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップするとともに、制御回路２によりＣ２はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、制御回路２によりＣ５はＨｉｇｈを出力してレベル変換コア内のＯＵＴＨをＨｉｇｈに保持するｐＭＯＳクロスカップル接続を切断し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ１はＨｉｇｈを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳはオフとなりプルアップを終えるとともに、制御回路２によりＣ２はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路によりＣ５はＬｏｗを出力してレベル変換コア内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図１０で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
このように、本第４の実施形態では、レベル変換入力変化時に、ｐ−ＭＯＳクロスカップ結合をより大きく抑制でき、レベル変換動作マージンの確保、高速化、さらには貫通電流の低減化という効果が得られる。すなわち、図３５の点線に示したような一般的なレベル変換回路に見られるＯＵＴＨまたはＯＵＴＨＢの立上りおよび立下り時間（立上りまたは立下りの勾配）を本発明では、実線に示したように高速化（急勾配）するとともに、立上りまたは立下りのタイミングを早めることができる。
本構成において、制御回路１を、図３４に示す回路に代えて、図３６に示すようなＮＯＲ回路構成としてもよい。すなわち、レベル変換コア回路１を、図３３に示す回路を用い、制御回路１を図３６に示す回路に変更する。
＜第４実施形態の変形例＞
また、プルアップおよび／またはプルダウン回路３の一方の機能を省略した構成を採用することができる。このようなプルアップ回路３−１またはプルダウン回路３−２は、前記した図２０、図２２、図３０または図３１から選択されるプルアップ回路３−１、図２７または図２８から選択されるプルダウン回路３−２の１つであり、図３３に示すレベル変換コア回路１等の第４実施形態で使用されるレベル変換コア回路１が用いられる。ここで使用される制御回路は、プルアップ回路３−１またはプルダウン回路３−２が選択された場合に、前記第２実施形態、第２実施形態の変形例、第３実施形態で説明したプルアップ回路３−１またはプルダウン回路３−２と組み合わせることのできる制御回路２を選択することができる。
このような第４実施形態の変形例の動作は、プルアップ回路３−１が選択された場合には、図２３で示されるタイミングチャートに従い、また、プルダウン回路３−２が選択された場合には、図２４または図３７で示されるタイミングチャートに従って、動作が行われる。
すなわち、プルアップ回路３−１が選択された場合には、図２３に示すように、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ０信号等を出力する。この出力されたＣ０はＬｏｗを出力してＯＵＴＨに接続されたプルアップ回路３−１内のｐ−ＭＯＳがオンしてＯＵＴＨをプルアップし、制御回路２によりＣ４はＨｉｇｈを出力してＯＵＴＨＢに接続されるプルアップ回路３−１内のｐ−ＭＯＳスイッチをオフしてＯＵＴＨＢのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、制御回路２によりＣ０はＨｉｇｈを出力してプルアップ回路３−１内のｐ−ＭＯＳはオフとなり、プルアップを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ１はＬｏｗを出力してＯＵＴＨＢに接続されるプルアップ回路３−１内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップし、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるプルアップ回路３−１内のｐ−ＭＯＳスイッチをオフに遷移してＯＵＴＨのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ１はＨｉｇｈを出力してプルアップ回路３−１内のｐ−ＭＯＳはオフとなりプルアップを終える。制御回路によりＣ５はＬｏｗを出力してプルアップ回路３−１内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップ回路３−１内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図２０で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
また、プルダウン回路３−２が採用された場合には、以下のようになる。
即ち、図２４または図３７に示すように、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＨｉｇｈ（ＩＮＬＢがＬｏｗ）となると制御回路２はこのＩＮＬ信号が入力されてＣ３信号等を出力する。この出力されたＣ３はＨｉｇｈを出力し、その結果、プルダウン回路３−２内のＯＵＴＨＢに接続されるｎ−ＭＯＳがオンしてＯＵＴＨＢをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨがＨｉｇｈに引き上げられると、制御回路２によりＣ３はＬｏｗを出力してプルダウン回路３−２内のｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ２はＨｉｇｈを出力してＯＵＴＨに接続されるプルダウン回路３−２内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ２はＬｏｗを出力してプルダウン回路３−２内のｎ−ＭＯＳはオフとなりプルダウンを終える。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図２７で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、前記同様に、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
＜第５実施形態＞
本実施形態は、第４実施形態において使用した図３３に示すレベル変換コア回路１を用いた例であり、図３８に示すように、プルアップ／プルダウン回路の両方を省略した構成である。本第５実施形態では、レベル変換コア回路１および制御回路２は、第４実施形態で説明したのと同様のものを用いることができる。すなわち、レベル変換コア回路１として、図３３に示すレベル変換コア回路１を採用し、制御回路２として、図３４または図３６に示す制御回路２を採用する。すなわち、本第５実施形態のレベル変換回路は、制御回路２と、レベル変換コア回路１とからなり、制御回路２は、第１の論理回路からの出力信号ＩＮＬとＩＮＬＢおよび第１の電源ＶＤＤＨを入力して、レベル変換コア回路１を制御する制御信号（Ｃ４、Ｃ５など）を出力し、レベル変換コア回路１は、制御回路から出力された信号と、第１の論理回路からの信号ＩＮＬ、ＩＮＬＢおよび第２の電源ＶＤＤＨを入力して、第２の論理回路を制御するための信号ＯＵＴＨ、ＯＵＴＨＢを出力する。また前記レベル変換コア回路から出力されたＯＵＴＨ、ＯＵＴＨＢ信号は、前記制御回路に入力される。このように、図３６に示す制御回路のように、制御信号Ｃ４、Ｃ５を出力するために、インバーター回路が不要となる回路を採用することができる。
このような、本第５の実施形態に示されるレベル変換回路では、図３７に示すタイミングチャートに従って動作される。
すなわち、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈの場合、第１の論理回路から出力されたＩＮＬ信号がＬｏｗ（ＩＮＬＢがＨｉｇｈ）となると制御回路２は、このＩＮＬ信号が入力されてＣ４信号等を出力する。この出力されたＣ４はＬｏｗを出力し、このＣ４が入力されたレベル変換コア回路１内のｐ−ＭＯＳがオンしてＯＵＴＨＢをプルアップする。その結果、制御回路２によりＣ４はＨｉｇｈを出力してＯＵＴＨＢに接続されるレベル変換コア回路１内のｐ−ＭＯＳスイッチをオフしてＯＵＴＨＢのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨＢがＬｏｗに引き下げられると、このＯＵＴＨＢがゲートに入力されるレベル変換コア回路内のｐ−ＭＯＳはオンとなり、Ｃ５がゲートに入力されるレベル変換コア回路内のｐ−ＭＯＳもオンとなり、他方のプルアップを終えるとともに、制御回路２によりＣ３はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路２によりＣ４はＬｏｗを出力してプルアップおよび／またはプルダウン回路３内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＨｉｇｈ、ＩＮＬＢがＬｏｗ、ＯＵＴＨがＨｉｇｈ、ＯＵＴＨＢがＬｏｗになる。
次に、外部の第１の論理回路４によりＩＮＬＢがＨｉｇｈ（ＩＮＬがＬｏｗ）となると、この信号が入力されて制御回路２により、Ｃ４はＬｏｗを出力してＯＵＴＨＢに接続されるレベル変換回路１内のｐ−ＭＯＳがオンに遷移してＯＵＴＨＢをプルアップするとともに、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるレベル変換コア回路１内のｎ−ＭＯＳがオンに遷移してＯＵＴＨをプルダウンし、制御回路２によりＣ５はＨｉｇｈを出力してＯＵＴＨに接続されるレベル変換コア回路１内のｐ−ＭＯＳスイッチをオフに遷移してＯＵＴＨのプルアップを抑制し、同時にレベル変換コア回路１の動作によりＯＵＴＨがＬｏｗに引き下げられると、制御回路２によりＣ４はＨｉｇｈを出力してレベル変換コア回路１内のｐ−ＭＯＳはオフとなりプルアップを終えるとともに、制御回路２によりＣ５はＬｏｗを出力してレベル変換コア回路１内のｎ−ＭＯＳはオフとなりプルダウンを終え、制御回路によりＣ５はＬｏｗを出力してレベル変換コア回路１内のｐ−ＭＯＳスイッチはオンとなる。そして、ＩＮＬがＬｏｗ、ＩＮＬＢがＨｉｇｈ、ＯＵＴＨがＬｏｗ、ＯＵＴＨＢがＨｉｇｈとなる。なおここでプルアップおよび／またはプルダウン回路３内のｎ−ＭＯＳ（トランジスタ）、ｐ−ＭＯＳ（トランジスタ）は、上記したような図３３で示される構成を採用した場合について説明した。しかしながら、ｎ−ＭＯＳをｐ−ＭＯＳに入れ替えおよび／またはｐ−ＭＯＳをｎ−ＭＯＳに入れ替えた構成を採用した場合には、ＯＵＴＨ信号とＯＵＴＨＢ信号の接続を換え、前記動作の説明でも、そのように入れ替えて解釈することによって動作されることとなる。
このようなプルアップおよび／またはプルダウン回路３の両方を省略した構成であっても、ｐ−ＭＯＳスイッチを制御回路出力の第２の電源レベルでしっかり制御できるため、レベル変換動作マージン改善に有効である。
本第５実施形態のレベル変換コア回路１を、同様の機能を有するレベル変換コア回路に変更してもよい。なお、本発明が上記各実施形態に限定されずに解釈されるべきであり、本発明の技術思想の範囲内において、各実施形態は適宜変更可能であり、これらの変形例も、当然に本発明に含まれる。なお図面中、ｐ−ＭＯＳトランジスタには、ゲートの部分に丸（○）を書いて表示した。
上記した実施形態１〜５では、第２の論理回路を制御する制御信号ＯＵＴＨまたはＯＵＴＨＢのうち、少なくとも１方を用いることができる。すなわち、第２の論理回路を制御するために、ＯＵＴＨまたはＯＵＴＨＢを用いるか、ＯＵＴＨとＯＵＴＨＢの両方をその目的に応じて、適宜、用いることができる。
【産業上の利用可能性】
以上説明したように、本発明によれば、第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、第２の電源が供給されるレベル変換コア回路と第２の電源が供給される制御回路と第２の電源が供給されるプルアップ／プルダウン回路を設ける基本構成に基づき第１の電源と第２の電源の電位差が大きくなった場合にもレベル変換動作マージンの確保、遅延増加抑制を実現したレベル変換が得られる。
また、本発明によれば、レベル変換コア回路を有する基本構成とし、当該レベル変換コア回路を制御する制御信号を出力する制御回路および／または当該レベル変換コア回路により制御されるプルアップおよび／またはプルダウン回路を設ける基本構成に基づき第１の電源と第２の電源の電位差が大きくなった場合にもレベル変換動作マージンの確保、遅延増加抑制を実現したレベル変換が得られる。
Claims (13)
- 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、制御回路が制御するおよび／またはプルアップおよび／またはプルダウン回路を制御するレベル変換コア回路を設け、
前記レベル変換コア回路は、前記第２の電源と、前記第１の論理回路からの出力信号を入力し、前記第２の論理回路に入力する信号を出力し、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、からなり、
前記２つのＮＯＲ回路の各出力信号を制御信号として出力することを特徴とするレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、制御回路が制御するおよび／またはプルアップおよび／またはプルダウン回路を制御するレベル変換コア回路を設け、
前記レベル変換コア回路は、前記第２の電源と、前記第１の論理回路からの出力信号を入力し、前記第２の論理回路に入力する信号を出力し、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする複数のインバータとからなり、
前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することを特徴とするレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、レベル変換を実現するレベル変換コア回路と、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、
前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、からなり、
前記２つのＮＯＲ回路の各出力信号を制御信号として出力することを特徴とするレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、レベル変換を実現するレベル変換コア回路と、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、
前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＯＲ回路と、前記第２の電源が供給され前記各ＮＯＲ回路出力を入力とする複数のインバータとからなり、
前記ＮＯＲ回路と前記インバータの各出力信号を制御信号として出力することを特徴とするレベル変換回路。 - 前記ＮＯＲ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、閾値の極性は負で絶対値が高い少なくとも１つの条件のトランジスタからなっていることを特徴とする請求項１〜４のいずれか１項に記載のレベル変換回路。
- 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、制御回路が制御するおよび／またはプルアップおよび／またはプルダウン回路を制御するレベル変換コア回路を設け、
前記レベル変換コア回路は、前記第２の電源と、前記第１の論理回路からの出力信号を入力し、前記第２の論理回路に入力する信号を出力し、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、からなり、前記２つのＮＡＮＤ回路の出力信号を制御信号として出力していることを特徴とするレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、レベル変換を実現するレベル変換コア回路と、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、
前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、からなり、前記２つのＮＡＮＤ回路の出力信号を制御信号として出力していることを特徴とするレベル変換回路。 - 第１の電源が供給される第１の論理回路の信号レベルを第２の電源が供給される第２の論理回路の信号レベルに変換するレベル変換回路において、
前記レベル変換回路は、レベル変換を実現するレベル変換コア回路と、
レベル変換コア回路のレベル変換出力に前記第２の電源が供給されるプルアップおよび／またはプルダウン回路と、
前記第２の電源が供給されレベル変換入力信号と前記レベル変換出力信号とを入力する制御回路により前記プルアップおよび／またはプルダウン回路とを制御する制御回路とを設け、
前記制御回路は、前記第２の電源が供給され前記レベル変換入力信号の正転信号と前記レベル変換出力信号の反転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記レベル変換入力信号の反転信号と前記レベル変換出力信号の正転信号を入力とするＮＡＮＤ回路と、前記第２の電源が供給され前記ＮＡＮＤ回路の各出力を入力とする複数のインバータとからなり、前記ＮＡＮＤ回路と前記インバータの各出力信号を制御信号として出力していることを特徴とするレベル変換回路。 - 前記ＮＡＮＤ回路は、ＣＭＯＳ回路構成であり、前記レベル変換入力信号が接続されるｐ−ＭＯＳはチャネル幅／チャネル長の比が小さいか、閾値の極性が負で絶対値が高い、少なくともいずれかの条件を有するトランジスタからなっていることを特徴とする請求項６〜８のいずれか１項に記載のレベル変換回路。
- 前記レベル変換コア回路は、複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとを有し、
前記ｐ−ＭＯＳの各ソース端子が第２の電源に接続され、前記ｐ−ＭＯＳの各ゲート端子に各ドレイン端子であるレベル変換出力が接続され、前記差動ｎ−ＭＯＳスイッチの前記ｎ−ＭＯＳは、ソース端子が各ＧＮＤ電源に接続され、前記レベル変換出力に前記ｎ−ＭＯＳのドレイン端子が接続され、レベル変換入力に前記ｎ−ＭＯＳのゲート端子が接続されたことを特徴とする請求項１〜４または６〜８のいずれか１項に記載のレベル変換回路。 - 前記プルアップおよび／またはプルダウン回路は、前記第２の電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力にそれぞれのドレイン端子が接続される複数のｐ−ＭＯＳと、前記ＧＮＤ電源にソース端子が、前記制御回路からの制御信号に各ゲート端子が、前記レベル変換出力に各ドレイン端子がそれぞれ接続される複数のｎ−ＭＯＳからなっていることを特徴とする請求項請求項１〜４または６〜８のいずれか１項に記載のレベル変換回路。
- 前記レベル変換コア回路は、前記第２の電源に各ソース端子が、前記各レベル変換出力の各ゲート端子が接続された複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、前記複数のｐ−ＭＯＳのドレイン端子に各ソース端子が、前記各レベル変換入力に各ゲート端子が、前記レベル変換出力に各ドレイン端子が接続された複数のｐ−ＭＯＳスイッチと、ＧＮＤ電源に各ソース端子が、前記レベル変換出力に各ドレイン端子が、レベル変換入力に各ゲート端子がそれぞれ接続された複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチとなっていることを特徴とする請求項請求項１〜４または６〜８のいずれか１項に記載のレベル変換回路。
- 前記レベル変換コア回路は、前記第２の電源にそれぞれソース端子が、ゲート端子にそれぞれのドレイン端子であるレベル変換出力が接続された複数のｐ−ＭＯＳからなるｐ−ＭＯＳクロスカップルラッチと、ＧＮＤ電源にそれぞれのソース端子が、前記レベル変換出力にそれぞれのドレイン端子が、レベル変換入力に各ゲート端子が接続された複数のｎ−ＭＯＳからなる差動ｎ−ＭＯＳスイッチと、前記第１の電源にそれぞれドレイン端子が、前記レベル変換入力に各ゲート端子が、前記レベル変換出力に各ソース端子が接続されたｎ−ＭＯＳを有することを特徴とする請求項請求項１〜４または６〜８のいずれか１項に記載のレベル変換回路。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002323082 | 2002-11-06 | ||
| JP2002323082 | 2002-11-06 | ||
| PCT/JP2003/014107 WO2004042923A1 (ja) | 2002-11-06 | 2003-11-05 | レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPWO2004042923A1 JPWO2004042923A1 (ja) | 2006-03-09 |
| JP4389787B2 true JP4389787B2 (ja) | 2009-12-24 |
Family
ID=32310409
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2004549615A Expired - Fee Related JP4389787B2 (ja) | 2002-11-06 | 2003-11-05 | レベル変換回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US7282981B2 (ja) |
| JP (1) | JP4389787B2 (ja) |
| AU (1) | AU2003277555A1 (ja) |
| WO (1) | WO2004042923A1 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3796034B2 (ja) * | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
| KR100833179B1 (ko) * | 2006-02-15 | 2008-05-28 | 삼성전자주식회사 | 클러스터드 전압 스케일링을 위한 레벨 컨버팅 플립플롭 및펄스 발생기 |
| US7719313B2 (en) * | 2006-06-28 | 2010-05-18 | Qualcomm Incorporated | Versatile and compact DC-coupled CML buffer |
| US20080084238A1 (en) * | 2006-10-06 | 2008-04-10 | Himax Technologies Limited | Latch-type level shift circuit |
| US7932702B1 (en) * | 2006-10-27 | 2011-04-26 | Motorola Mobility, Inc. | Method and apparatus for charging a battery to an enhanced capacity |
| US7605633B2 (en) * | 2007-03-20 | 2009-10-20 | Kabushiki Kaisha Toshiba | Level shift circuit which improved the blake down voltage |
| US8456194B2 (en) * | 2010-11-17 | 2013-06-04 | Advanced Micro Devices, Inc. | Level shifter with primary and secondary pull-up circuits |
| GB2530238B (en) * | 2014-06-05 | 2021-07-21 | Advanced Risc Mach Ltd | Power gating in an electronic device |
| WO2018055666A1 (ja) * | 2016-09-20 | 2018-03-29 | 三菱電機株式会社 | インターフェース回路 |
| US11606093B2 (en) * | 2020-09-29 | 2023-03-14 | Mediatek Inc. | Level converting enable latch |
Family Cites Families (27)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3828202A (en) * | 1971-07-06 | 1974-08-06 | Burroughs Corp | Logic circuit using a current switch to compensate for signal deterioration |
| US4450371A (en) * | 1982-03-18 | 1984-05-22 | Rca Corporation | Speed up circuit |
| US4532436A (en) * | 1983-09-30 | 1985-07-30 | Rca Corporation | Fast switching circuit |
| US4695744A (en) * | 1985-12-16 | 1987-09-22 | Rca Corporation | Level shift circuit including source follower output |
| JPS63152220A (ja) | 1986-12-16 | 1988-06-24 | Nec Corp | レベル変換回路 |
| JPH06243680A (ja) * | 1993-02-22 | 1994-09-02 | Mitsubishi Electric Corp | 信号レベル変換回路 |
| JPH06268452A (ja) * | 1993-03-16 | 1994-09-22 | Mitsubishi Electric Corp | レベル変換回路 |
| JP3335700B2 (ja) * | 1993-03-30 | 2002-10-21 | 富士通株式会社 | レベルコンバータ及び半導体集積回路 |
| JPH07264047A (ja) * | 1994-03-18 | 1995-10-13 | Fujitsu Ltd | Ｅｃｌ回路 |
| KR0172380B1 (ko) * | 1995-06-17 | 1999-03-30 | 김광호 | 반도체 메모리장치의 데이터 출력버퍼 |
| JPH0974348A (ja) * | 1995-09-06 | 1997-03-18 | Seiko Epson Corp | 半導体装置 |
| JPH1084274A (ja) | 1996-09-09 | 1998-03-31 | Matsushita Electric Ind Co Ltd | 半導体論理回路および回路レイアウト構造 |
| US5966030A (en) * | 1997-08-05 | 1999-10-12 | Lsi Logic Corporation | Output buffer with regulated voltage biasing for driving voltages greater than transistor tolerance |
| US6002290A (en) * | 1997-12-23 | 1999-12-14 | Sarnoff Corporation | Crisscross voltage level shifter |
| JP3055515B2 (ja) * | 1997-12-24 | 2000-06-26 | 日本電気株式会社 | 電圧変換バッファ回路 |
| JP3796034B2 (ja) * | 1997-12-26 | 2006-07-12 | 株式会社ルネサステクノロジ | レベル変換回路および半導体集積回路装置 |
| JPH11205140A (ja) * | 1998-01-07 | 1999-07-30 | Mitsubishi Electric Corp | アナログデジタル変換器及びレベルシフタ |
| JP2000124792A (ja) * | 1998-10-20 | 2000-04-28 | New Japan Radio Co Ltd | レベルシフト回路 |
| GB2349996A (en) * | 1999-05-12 | 2000-11-15 | Sharp Kk | Voltage level converter for an active matrix LCD |
| JP2000349618A (ja) * | 1999-06-07 | 2000-12-15 | Matsushita Electronics Industry Corp | 電圧レベルシフト回路 |
| JP3251268B2 (ja) * | 1999-08-26 | 2002-01-28 | エヌイーシーマイクロシステム株式会社 | レベルシフト回路 |
| KR100308792B1 (ko) * | 1999-09-28 | 2001-11-02 | 윤종용 | 레벨시프터를 가지는 반도체 장치의 데이터 출력회로 및 데이터 출력방법 |
| JP2001319490A (ja) * | 2000-05-12 | 2001-11-16 | Mitsubishi Electric Corp | 高電圧スイッチ回路および当該高電圧スイッチ回路を備える半導体記憶装置 |
| JP2001339290A (ja) * | 2000-05-29 | 2001-12-07 | Mitsubishi Electric Corp | 信号電位変換回路 |
| US6388602B1 (en) * | 2000-08-23 | 2002-05-14 | International Business Machines Corporation | Bubble and meta-stability error immune gray-code encoder for high-speed A/D converters |
| JP3866111B2 (ja) * | 2002-01-18 | 2007-01-10 | 株式会社ルネサステクノロジ | 半導体集積回路及びバーンイン方法 |
| JP3657235B2 (ja) * | 2002-03-25 | 2005-06-08 | Ｎｅｃマイクロシステム株式会社 | レベルシフタ回路及び該レベルシフタ回路を備えた半導体装置 |
-
2003
- 2003-11-05 WO PCT/JP2003/014107 patent/WO2004042923A1/ja active Application Filing
- 2003-11-05 US US10/533,807 patent/US7282981B2/en not_active Expired - Fee Related
- 2003-11-05 JP JP2004549615A patent/JP4389787B2/ja not_active Expired - Fee Related
- 2003-11-05 AU AU2003277555A patent/AU2003277555A1/en not_active Abandoned
Also Published As
| Publication number | Publication date |
|---|---|
| JPWO2004042923A1 (ja) | 2006-03-09 |
| AU2003277555A1 (en) | 2004-06-07 |
| US20060164147A1 (en) | 2006-07-27 |
| WO2004042923A1 (ja) | 2004-05-21 |
| US7282981B2 (en) | 2007-10-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20061013 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20090915 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20090928 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121016 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131016 Year of fee payment: 4 |
|
| LAPS | Cancellation because of no payment of annual fees |